JPS61187199A - 半導体メモリ− - Google Patents
半導体メモリ−Info
- Publication number
- JPS61187199A JPS61187199A JP60027074A JP2707485A JPS61187199A JP S61187199 A JPS61187199 A JP S61187199A JP 60027074 A JP60027074 A JP 60027074A JP 2707485 A JP2707485 A JP 2707485A JP S61187199 A JPS61187199 A JP S61187199A
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- JP
- Japan
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- error
- output
- circuit
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- error correction
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、誤り訂正回路を内蔵した半導体メモリーに関
する。
する。
（従来の技術）
近年、半導体メモリーにおける、寸法の微細化、記憶容
量の大容量化に伴い、歩留シに多大な影響をあたえる少
数の欠陥ビットを救済して、歩留シ向上を計る目的で、
符号理論に基づく誤り訂正回路を内蔵したメモリーが実
用化されている。
量の大容量化に伴い、歩留シに多大な影響をあたえる少
数の欠陥ビットを救済して、歩留シ向上を計る目的で、
符号理論に基づく誤り訂正回路を内蔵したメモリーが実
用化されている。
従来の半導体メモリにおいては、内蔵する誤ル訂正回路
によシ、娯〕訂正動作が自動的に実行されて、出力され
ていた。
によシ、娯〕訂正動作が自動的に実行されて、出力され
ていた。
第３図は従来の半導体メモリーの誤）訂正回路のブロッ
ク図で、ｍ＋にビットの入力符号５はパリティ検査回路
４に入力され、入力符号５のうちのにビットからなる訂
正前情報と、トロとパリティ検査回路４から出力される
ｍビ、トからなるシンドローム３が入力される誤り訂正
部回路１からにビットからなる訂正後情報ビット２が出
力される。
ク図で、ｍ＋にビットの入力符号５はパリティ検査回路
４に入力され、入力符号５のうちのにビットからなる訂
正前情報と、トロとパリティ検査回路４から出力される
ｍビ、トからなるシンドローム３が入力される誤り訂正
部回路１からにビットからなる訂正後情報ビット２が出
力される。
（発明が解決しようとする問題点）
上述した従来の半導体メモリーでは、誤り訂正動作が内
部において実行され、訂正後の符号のみが出力されるた
めメモリーの欠陥の有無は外部から判断できない。すな
わち、半導体メモリーの出力が正しい場合でも、それが
、本来誤りがあったにもかかわらす誤り訂正動作の結果
正しくなったものか、初めからメモリーに誤りがなくて
、出力が正しいものなのか、区別が出来ない。このため
に、従来の読み出しテストにおける良品と不良品の区別
とは異なった半導体メモリー内部の欠陥の有無の区別が
必要となるという問題点があった。
部において実行され、訂正後の符号のみが出力されるた
めメモリーの欠陥の有無は外部から判断できない。すな
わち、半導体メモリーの出力が正しい場合でも、それが
、本来誤りがあったにもかかわらす誤り訂正動作の結果
正しくなったものか、初めからメモリーに誤りがなくて
、出力が正しいものなのか、区別が出来ない。このため
に、従来の読み出しテストにおける良品と不良品の区別
とは異なった半導体メモリー内部の欠陥の有無の区別が
必要となるという問題点があった。
なぜなら、本来誤りがあったＫもかかわらす誤り訂正の
結果、正しい出力が得られたものは、メモリーの製造工
程中に、なんらかの不良工程があったためであシ、この
不良工程を解明することは、歩留り向上につながるから
である。そこで、量産時においても製品としての良品す
なわち、誤り訂正による良品と、完全良品とは分ける手
段が必要となる。
結果、正しい出力が得られたものは、メモリーの製造工
程中に、なんらかの不良工程があったためであシ、この
不良工程を解明することは、歩留り向上につながるから
である。そこで、量産時においても製品としての良品す
なわち、誤り訂正による良品と、完全良品とは分ける手
段が必要となる。
本発明は、かかる必要性に鑑み、１回の読み出しテスト
で、かつ出力端子の増大を最少限におさえて、容易に、
誤り訂正回路の効果を外部に出力することのできる機能
を有する誤り訂正回路を内蔵した半導体メモリーを提供
するものである。
で、かつ出力端子の増大を最少限におさえて、容易に、
誤り訂正回路の効果を外部に出力することのできる機能
を有する誤り訂正回路を内蔵した半導体メモリーを提供
するものである。
（問題点を解決するための手段）
本発明は、誤り訂正回路を有する半導体メモリーにおい
て、誤り訂正回路に入力される情報ビットと検査ビット
中の誤りの有無を検出して外部へ出力する手段を含むこ
とを特徴とする。
て、誤り訂正回路に入力される情報ビットと検査ビット
中の誤りの有無を検出して外部へ出力する手段を含むこ
とを特徴とする。
（作用）
ブロック符号を用いた誤り訂正回路の基本動作は、パリ
ティ−検査行列を８１ とする時、）Ｊ１〜・１Ｌ＝ｏ
（０はゼロベクトル）で表わされる。ここでＲは符号ベ
クトル（情報ビット＋検査ビット）である。誤り検出時
の動作は、１−１１・（ＩＲ＋１ε）＝Ｈ１・旧＝＄で
表わされる。ここで旧は誤りヘクトル、＄ハシンドロー
ムである。
ティ−検査行列を８１ とする時、）Ｊ１〜・１Ｌ＝ｏ
（０はゼロベクトル）で表わされる。ここでＲは符号ベ
クトル（情報ビット＋検査ビット）である。誤り検出時
の動作は、１−１１・（ＩＲ＋１ε）＝Ｈ１・旧＝＄で
表わされる。ここで旧は誤りヘクトル、＄ハシンドロー
ムである。
実際の誤り訂正動作は、出１の行ベクトルもしくは小行
列とＳとの比較一致を検出してなされるが、＄ＮＯの場
合は、使用した誤り訂正符号の訂正能力を超えて、誤り
が存在する場合も含めて、誤りが存在しておシ、８＝０
の場合＃：Ｌｉｉ！４シが無いか、符号ベクトルが誤ま
ってＯ（符号によっては１も）になる場合で、訂正動作
は行なわれない。しかし、誤り訂正能力を超えるものは
、読み出しテストで不良品となるので考慮外である。し
たがって、本発明の半導体メモリーは＄二〇かＳ失０か
を検出して、その結果を外部へ出力している。
列とＳとの比較一致を検出してなされるが、＄ＮＯの場
合は、使用した誤り訂正符号の訂正能力を超えて、誤り
が存在する場合も含めて、誤りが存在しておシ、８＝０
の場合＃：Ｌｉｉ！４シが無いか、符号ベクトルが誤ま
ってＯ（符号によっては１も）になる場合で、訂正動作
は行なわれない。しかし、誤り訂正能力を超えるものは
、読み出しテストで不良品となるので考慮外である。し
たがって、本発明の半導体メモリーは＄二〇かＳ失０か
を検出して、その結果を外部へ出力している。
（実施例）
次に図面を参照して本発明について説明する。
第１図は本発明の一実施例のブロック図で、シンドロー
ム３が判定回路１０にも入力される点を除いて第３図と
同様である。
ム３が判定回路１０にも入力される点を除いて第３図と
同様である。
判定回路１０はシンドローム３がＯであるか０でないか
くすなわち８＝０１または８ＮＯを判定して誤り検出出
力１１を外部へ出力する。
くすなわち８＝０１または８ＮＯを判定して誤り検出出
力１１を外部へ出力する。
第２図は第１図に示す実施例のよシ具体的なものの一例
の回路図で、例として（１２，８）ハミング符号誤り訂
正回路を示す。１２は誤り訂正部回路、１３はパリティ
検査回路１４は本発明による＄＝０判定回路である。１
５は誤り検出出力である。情報人力Ｄ Ｏ−Ｄ ７が第
１図の訂正前情報ビワトロに、情報入力ＤＯ〜Ｄ７と検
査人力Ｃ８〜Ｃ１１とが入力符号５に相当する。
の回路図で、例として（１２，８）ハミング符号誤り訂
正回路を示す。１２は誤り訂正部回路、１３はパリティ
検査回路１４は本発明による＄＝０判定回路である。１
５は誤り検出出力である。情報人力Ｄ Ｏ−Ｄ ７が第
１図の訂正前情報ビワトロに、情報入力ＤＯ〜Ｄ７と検
査人力Ｃ８〜Ｃ１１とが入力符号５に相当する。
第２図の動作を説明する。情報入力ＤＯ〜Ｄ７と検査入
力０８〜Ｃ１ｌとがパリティ−検査回路１３へ入力され
、パリティ行列Ｉ−（１に応じたパリティ−検査が行な
われる。その結果、出力１６としてシンドロームＳが出
力される。
力０８〜Ｃ１ｌとがパリティ−検査回路１３へ入力され
、パリティ行列Ｉ−（１に応じたパリティ−検査が行な
われる。その結果、出力１６としてシンドロームＳが出
力される。
誤り訂正部回路１２は、パリティ−検査回路１３の出力
１６と情報人力ＤＯ−Ｄ７が入力され、訂正後情報出力
Ａ Ｏ−Ａ ７を出力する。またＮＯ九回路からなる判
定回路１４は、パリティ−検査回路１３の出力１６が入
力され誤り検出出力１５を出力する。
１６と情報人力ＤＯ−Ｄ７が入力され、訂正後情報出力
Ａ Ｏ−Ａ ７を出力する。またＮＯ九回路からなる判
定回路１４は、パリティ−検査回路１３の出力１６が入
力され誤り検出出力１５を出力する。
検査入力０８〜Ｃ１ｌはあらかじめ、パリティ−行列Ｈ
１に従って決められているため、情報入力ＤＯ〜Ｄ７と
検査人力Ｃ８〜Ｃ１ｌの中に１ビツト誤りがあると出力
１６からなるシンドロームＳＮ６となる。（ハミング符
号は入力の中の１ビ、ト誤りを訂正する能力を有してい
る。）そこで、たとえ情報出力Ａ Ｏ−Ａ ７が正しく
ても入力ＤＯ〜Ｄ７，０８〜Ｃ１ｌの中に１ビツト誤り
があれば、出力１５はＬレベル（低レベル）となる。（
８＝６の時は出力１５はＨレベル（高レベル））シたが
って、メモリー読み出し試験時に情報出力ＡＯ〜Ａ７以
外に同時に誤り検出出力１５を検出しておけば、１回の
試験で誤り訂正可能な誤り（この場合入力中の１と、ト
誤り）の存在の有無が判定される。１ビット誤り訂正符
号の場合、出力１５のカウントは、そのまま、不良ビッ
ト数を表し、このカウント値によっては、たとえ、誤り
が誤り訂正回路によって訂正され、製品としての良品と
なっても、メモリー製造工程上の不良が生じている可能
性があシ、製品の信頼性上の良否の判断基準として、用
いることが出来る。
１に従って決められているため、情報入力ＤＯ〜Ｄ７と
検査人力Ｃ８〜Ｃ１ｌの中に１ビツト誤りがあると出力
１６からなるシンドロームＳＮ６となる。（ハミング符
号は入力の中の１ビ、ト誤りを訂正する能力を有してい
る。）そこで、たとえ情報出力Ａ Ｏ−Ａ ７が正しく
ても入力ＤＯ〜Ｄ７，０８〜Ｃ１ｌの中に１ビツト誤り
があれば、出力１５はＬレベル（低レベル）となる。（
８＝６の時は出力１５はＨレベル（高レベル））シたが
って、メモリー読み出し試験時に情報出力ＡＯ〜Ａ７以
外に同時に誤り検出出力１５を検出しておけば、１回の
試験で誤り訂正可能な誤り（この場合入力中の１と、ト
誤り）の存在の有無が判定される。１ビット誤り訂正符
号の場合、出力１５のカウントは、そのまま、不良ビッ
ト数を表し、このカウント値によっては、たとえ、誤り
が誤り訂正回路によって訂正され、製品としての良品と
なっても、メモリー製造工程上の不良が生じている可能
性があシ、製品の信頼性上の良否の判断基準として、用
いることが出来る。
（発明の効果）
以上説明したように本発明の半導体メモリーは、従来と
同様な１回の読み出し試験によって誤ル訂正可能な誤り
の存在を、容易に、かつ、１本のみの出力端子を増設す
ることのみで、外部よシ知ることができ、完全良品と誤
り訂正可能な部分に欠陥のある不良品との区別ができ、
メモリー製造上有益な情報を得ることができる。
同様な１回の読み出し試験によって誤ル訂正可能な誤り
の存在を、容易に、かつ、１本のみの出力端子を増設す
ることのみで、外部よシ知ることができ、完全良品と誤
り訂正可能な部分に欠陥のある不良品との区別ができ、
メモリー製造上有益な情報を得ることができる。
第１図は本発明の一実施例のプロ、り図、第２図は第１
図に示す実施例のよシ具体的な一例の回路図、第３図は
従来の半導体メモリーのブロック図である。 １．１２・・・・・・誤り訂正部回路、２．ＡＯ−Ａ７
・・・・・・訂正後情報ビット出力、３，１６・・・・
・・シンドローム、４，１３・・・・・・パリティ−検
査回路、５・・・・・・入力符号（検査ビット十訂正前
情報ビット）、６、ＤＯ〜Ｄ７・・・・・・訂正前情報
ビット入力、１３・・・・・・パリティ−検査回路、１
４・・・・・・判定回路、１５・・・・・・誤り検出出
力、０８〜Ｃ１ｌ・・・・・・検査ビット入力、ＤＯ〜
Ｄ７・・・・・・訂正前情報と、ト入力。 ＄ ３ 図
図に示す実施例のよシ具体的な一例の回路図、第３図は
従来の半導体メモリーのブロック図である。 １．１２・・・・・・誤り訂正部回路、２．ＡＯ−Ａ７
・・・・・・訂正後情報ビット出力、３，１６・・・・
・・シンドローム、４，１３・・・・・・パリティ−検
査回路、５・・・・・・入力符号（検査ビット十訂正前
情報ビット）、６、ＤＯ〜Ｄ７・・・・・・訂正前情報
ビット入力、１３・・・・・・パリティ−検査回路、１
４・・・・・・判定回路、１５・・・・・・誤り検出出
力、０８〜Ｃ１ｌ・・・・・・検査ビット入力、ＤＯ〜
Ｄ７・・・・・・訂正前情報と、ト入力。 ＄ ３ 図
Claims (1)
- 誤り訂正回路を有する半導体メモリーにおいて、前記
誤り訂正回路に入力される情報ビットと検査ビット中の
誤りの有無を検出して外部へ出力する手段を含むことを
特徴とする半導体メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027074A JPS61187199A (ja) | 1985-02-14 | 1985-02-14 | 半導体メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027074A JPS61187199A (ja) | 1985-02-14 | 1985-02-14 | 半導体メモリ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187199A true JPS61187199A (ja) | 1986-08-20 |
Family
ID=12210920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027074A Pending JPS61187199A (ja) | 1985-02-14 | 1985-02-14 | 半導体メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187199A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146200A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 電気的に消去可能なプログラマブルロム装置 |
| US6295617B1 (en) | 1997-06-30 | 2001-09-25 | Nec Corporation | Testing method of semiconductor memory device and semiconductor memory device applicable to the method |
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
-
1985
- 1985-02-14 JP JP60027074A patent/JPS61187199A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146200A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 電気的に消去可能なプログラマブルロム装置 |
| US6295617B1 (en) | 1997-06-30 | 2001-09-25 | Nec Corporation | Testing method of semiconductor memory device and semiconductor memory device applicable to the method |
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
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