JP5541792B2 - 半導体メモリ装置及びそれのデータ処理方法 - Google Patents

Description

本発明は半導体メモリ装置に関し、特にメモリに貯蔵される使用者データを処理する半導体メモリ装置及びそれのデータ処理方法に関する。

一般に、半導体メモリ装置はメモリにデータを記入したり読み込む際、エラーが発生し得る。このようなエラーを訂正するために、半導体メモリ装置は、エラー訂正コード（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）ブロックを使用する。

また、使用者データをメモリに記入したり読み込む際、使用者データにエラーが発生し得る。このようなエラーを検出及び訂正するために、エラー訂正コードブロックが使用される。エラー訂正コードブロックは、使用者データを記入する際に、使用者データのパリティデータを使用者データと共に貯蔵する。パリティデータは、エラー訂正コードブロックのエラー訂正エンコーディング動作を通じて生成され、エラー検出及び訂正のために使用される。エラー訂正コードブロックは、使用者データを読み込む際に、パリティデータを使用者データと共に読み込んでエラーを検出及び訂正する。

従って、エラー訂正コードブロックは、許容される範囲内に存在するエラーに対して検出及び訂正することができる。

一方、メモリ装置には、メモリの中にデータを書き込むために消去された、使用されていないフリーページデータが存在する。フリーページデータは一例として、同一である１つのビット（ビット‘１’）によって構成される。即ち、フリーページデータは全てビット‘１’によって構成できる。

エラー訂正コードブロックは、データを読み込む際に、フリーページデータを検出する。例えば、エラー訂正コードブロックは、フリーページデータを検出すると、フリーページデータに対してはエラー検出及び訂正動作を行わない。然し、使用者データがフリーページデータと同一ビット、一例としてビット‘１’によって構成されることもある。この際、使用者データが全てビット‘１’によって構成されると、使用者データのパリティデータも全て‘１’によって構成される。即ち、メモリに貯蔵される使用者データとパリティデータが全てビット‘１’によって構成される。

このように、フリーページデータと同一ビットによって構成された使用者データは、パリティデータまでフリーページデータと同一ビットによって構成される。従って、エラー訂正コードブロックは、フリーページデータと同一ビットによって構成された使用者データをフリーページデータとみなす。この際、エラー訂正コードブロックは、フリーページとみなされた使用者データのエラー訂正及びエンコーディング動作を行わない。

韓国公開特許２００７−９９５８６号公報

本発明は上述した技術課題を解決するために案出されており、本発明の目的は、使用者データとフリーページデータを区分する半導体メモリ装置を提供することである。

本発明の他の目的は、フリーページデータと同一なデータを有する使用者データをフリーページデータと区分する半導体メモリ装置を提供することである。

本発明による半導体メモリ装置は、使用者データをエラー訂正エンコーディングしてパリティデータを生成するエラー訂正コードブロック、及び前記使用者データと前記パリティデータを貯蔵するメモリを含み、前記エラー訂正コードブロックは、フリーページデータと同一である使用者データのパリティデータを前記フリーページデータと区分するための少なくとも２ｔ（ｔは自然数）個のビットを生成することを特徴とする。

この実施形態において、前記エラー訂正コードブロックは、前記使用者データのパディングデータに前記フリーページデータとの区分のためのインジケータを挿入して前記パリティデータを生成することを特徴とする。

この実施形態において、前記インジケータは、前記フリーページデータを構成するビットと異なる少なくとも１つのビットによって構成されることを特徴とする。

この実施形態において、前記ｔは、前記エラー訂正コードブロックにより訂正できる最大のエラー数であることを特徴とする。

この実施形態において、前記エラー訂正コードブロックは、インバーティングされたエラー訂正コードブロックであることを特徴とする。

この実施形態において、前記エラー訂正コードブロックは、前記使用者データをインバーティングする第１インバータ、前記使用者データと前記フリーページデータが同一であると、前記インバーティングされた使用者データに前記インジケータが挿入されたパディングデータをパディングするパディングデータ挿入器、前記インバーティングされた使用者データと前記パディングデータを使用してパリティビットを生成するパリティビット生成器、及び前記インバーティングされた使用者データと前記パリティビットをインバーティングして前記メモリに貯蔵する第２インバータを含む。

半導体メモリ装置のデータ記録方法において、前記使用者データをエラー訂正エンコーディングしてパリティデータを生成する段階と、前記使用者データと前記パリティデータを貯蔵する段階を含み、前記パリティデータを生成する段階は、フリーページデータと前記使用者データが同一であると、前記フリーページデータと区分するための少なくとも２ｔ（ｔは自然数）個のビットを生成することを特徴とする。

この実施形態において、前記パリティデータを生成する段階は、前記フリーページデータと前記使用者データが同一である場合、前記使用者データのパディングデータに前記フリーページデータと異なるビットによって構成されたインジケータを挿入する段階、及び前記使用者データと前記インジケータが含まれたパディングデータを使用して前記フリーページデータと区分するための少なくとも２ｔ個のビットを含む前記パリティデータを生成する段階を含む。

この実施形態において、前記インジケータは、前記フリーページデータを構成するビットと異なる少なくとも１つのビットによって構成されることを特徴とする。

この実施形態において、前記ｔは、前記エラー訂正コードブロックにより訂正できる最大のエラー数であることを特徴とする。

本発明によると、半導体メモリ装置は、使用者データのパディングデータにフリーページと区分のためのインジケータを挿入し、パリティデータを生成することによって、フリーページデータと同一データを有する使用者データを区分する。

本発明の実施形態による半導体メモリ装置の構造を示した図面である。 図１に図示されたエラー訂正コードブロックのエンコーディング動作を示した順序図である。 図１に図示されたエラー訂正コードブロックのデコーディング動作を示した順序図である。 本発明の好ましい実施形態による半導体メモリ装置を含む半導体メモリシステムを示した図面である。 図４に図示されたエラー訂正コードブロックの詳細構造を示した図面である。 図５のエラー訂正コードのエンコーディングによるデータ等を示した図面である。 図５に図示されたエラー訂正コードブロックの動作を示した順序図である。 本発明の他の実施形態によるメモリシステム構造を示した図面である。 本発明の実施形態による半導体メモリ装置を含むコンピューティングシステムを示した図面である。

以下に、本発明による好ましい実施形態を添付された図面を参考にして詳しく説明する。下記の説明では本発明を理解するのに必要な部分だけが説明され、その他の部分の説明は本発明の要旨から外れないよう省略する。

本発明はフリーページデータ（ｆｒｅｅｐａｇｅ ｄａｔａ）と同一なビットによって構成された使用者データ（ｕｓｅｒ ｄａｔａ）を区分する半導体メモリ装置及びそれのデータ記録方法を提供する。

図１は本発明の実施形態による半導体メモリ装置の構造を示した図面である。

図１を参考にすると、半導体メモリ装置はインタフェース装置（ｉｎｔｅｒｆａｃｅ ｄｅｖｉｃｅ）１０と記憶装置２０を含む。

半導体メモリ装置は記憶装置２０の中のフリーページデータと同一ビットによって構成された使用者データを区分する。

記憶装置２０は使用者データを貯蔵する。記憶装置２０は、データ記録のために消去された状態のデータ、即ちフリーページデータを含む。ここで、フリーページデータは全て１つのビット（例えば、‘１’）だけで構成されたデータを意味する。

インタフェース装置１０は使用者データの交換をインタフェースする。即ち、インタフェース装置１０は、使用者データを記憶装置２０に記録したり、記憶装置２０に貯蔵された使用者データを読み込む。

一方、インタフェース装置１０は、エラーが発生された使用者データのエラー訂正のためのエラー訂正コード（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）ブロック１１を含む。

本発明でエラー訂正コードブロック１１は、貯蔵装置２０のフリーページデータ（ｆｒｅｅ ｐａｇｅ ｄａｔａ）と同一である使用者データを区分するために、インジケータ（ｉｎｄｉｃａｔｏｒ）を使用する。ここで、インジケータは、フリーページデータを構成するビット（例えば、ビット‘１’）と異なるビット（例えば、ビット‘０’）を含む。

エラー訂正コードブロック１１は、エラー訂正コードのエンコーディングの際に使用者データに付加されるパディングデータ（ｐａｄｄｉｎｇ ｄａｔａ）に、インジケータを挿入する。ここで、パディングデータは、既に決定されたコードワードの長さを形成するために使用者データに付加されるデータである。

エラー訂正コードブロック１１は、使用者データとインジケータが挿入されたパディングデータを使用してパリティデータを生成する。この際に生成されたパリティデータは、フリーページデータを構成するビットと異なる２ｔ個のビットを含む。ここで、ｔは、エラー訂正コードブロック１１により訂正可能な最大のエラー数（エラー検出及び訂正が許容される全てのエラー数）である。ｔは自然数である。パリティデータは使用者データと共に貯蔵装置２０に記録されるデータである。また、パリティデータは、エラー訂正コードがデコーディングされる間に使用者データと共に読み込まれるデータである。

エラー訂正コードブロック１１はパディングデータにインジケータを挿入する。そうすると、エラー訂正コードブロック１１は、デコーディングされる間に使用者データと共に読み込まれたパリティデータ（フリーページデータを構成するビットと異なる少なくとも２ｔ個のビットを含む）を通じて、使用者データをフリーページデータと区分できる。

一方、エラー訂正コードブロック１１は、ハードウェアで実現できると共に、ソフトウェアによっても実現できる。

図２は図１に図示されたエラー訂正コードブロックのエンコーディング動作を示した順序図である。

図２を参考にすると、Ｓ１１０段階で、エラー訂正コードブロック１１は、外から使用者データを入力される。

Ｓ１２０段階で、エラー訂正コードブロック１１は、入力された使用者データがフリーページデータと同一であるか否かを判断する。

Ｓ１２０段階で、エラー訂正コードブロック１１は、入力された使用者データとフリーページデータが異なる場合にＳ１３０段階に移行する。Ｓ１３０段階で、エラー訂正コードブロック１１は、第１エンコーディングを行なう。第１エンコーディングは前のエラー訂正コードブロック１１から行なわれた使用者データのエラー訂正エンコーディングと同一である。

また、Ｓ１２０段階で、エラー訂正コードブロック１１は、入力された使用者データとフリーページデータが同一である場合、Ｓ１４０段階に移行する。Ｓ１４０段階で、エラー訂正コードブロック１１は、第２エンコーディングを行なう。使用者データとフリーページデータが同一である場合、使用者データのパリティデータ生成の際に、エラー訂正コードブロック１１は、パディングデータにインジケータを挿入する。これのために、エラー訂正コードブロック１１は、使用者データに付加されるパディングデータの中の少なくとも一部にインジケータを挿入する。

Ｓ１５０段階で、エラー訂正コードブロック１１は、第１エンコーディングまたは第２エンコーディングを通じて生成されたコードワードを、貯蔵装置２０に貯蔵する。ここで、コードワードは、使用者データとパリティデータを含む。

図３は図１に図示されたエラー訂正コードブロックのデコーディング動作を示した順序図である。

図３を参考にすると、Ｓ２１０段階で、エラー訂正コードブロック１１は、貯蔵装置２０からデータを読み込む。

Ｓ２２０段階で、エラー訂正コードブロック１１は、読み込まれたデータがフリーページデータであるか否かを判断する。

Ｓ２２０段階で、エラー訂正コードブロック１１は、読み込まれたデータがフリーページデータである場合には、エラー検出及びエラー訂正動作を行わないで終了する。

Ｓ２２０段階で、エラー訂正コードブロック１１は、読み込まれたデータがフリーページデータではない場合には、Ｓ２３０段階に移行する。ここで、エラー訂正コードブロック１１によって読み込まれたデータは、使用者データとパリティビットを含むコードワードである。

Ｓ２３０段階で、エラー訂正コードブロック１１は、使用者データと共に読み込まれたパリティデータを使用して、使用者データのエラー検出及び訂正を行なう。

図４は本発明の好ましい実施形態による半導体メモリ装置を含む半導体メモリシステムを示した図面である。

図４を参考にすると、半導体メモリシステムは、半導体メモリ装置１００とホスト２００を含む。

半導体メモリ装置１００は、データ等が貯蔵されるメモリ１１０と、メモリ１１０を制御するためのメモリコントローラ１２０を含む。

メモリコントローラ１２０は、ホストインタフェース１２１、プロセッサ１２２、ＲＡＭ１２３、エラー訂正コードブロック１２４、及びメモリインタフェース１２５を含む。

ホストインタフェース１２１は、ホスト２００とデータ交換をインタフェーシングする。ＲＡＭ１２３は、使用者データをメモリ１１０に貯蔵するために、使用者データを一時的に貯蔵する。ＲＡＭ１２３はプロセッサ１２２のワーキングメモリとして使用される。エラー訂正コード回路１２４は、メモリ１１０に貯蔵されたデータのビットエラーを分析または訂正することに使用される。メモリインタフェース１２５は、メモリ２００と連結され、コマンド、アドレス、データ及び制御信号をインタフェーシングする。プロセッサ１２２はデータ交換のための全般的な動作を行う。

本発明で、エラー訂正コードブロック１２４は、フリーページデータと同一であるユーザデータを、フリーページデータと区分する。

エラー訂正コードブロック１２４は、使用者データの書き込み際にエラー訂正コードのエンコーディング動作を行い、使用者データの読み込み際にエラー訂正コードのデコーディング動作を行う。

エラー訂正コードブロック１２４は、エラー訂正のエンコーディング際に、使用者データに対応するパリティデータを生成する。エラー訂正コードブロック１２４は、フリーページデータと同一である使用者データを使用してパリティデータを生成すると共に、パリティデータは、フリーページデータと同一データ値になる。従って、エラー訂正コードブロック１２４は、パディングデータにフリーページデータとの区分のためのインジケータを挿入する。即ち、エラー訂正コードブロック１２４は、パディングデータのビットの中の少なくとも１つを、インジケータに変更する。即ち、パディングデータにインジケータが含まれる。

エラー訂正コードブロック１２４は、エラー訂正コードのエンコーディングを通じて、フリーページデータのビットだけで構成されないパリティデータを生成する。エラー訂正コードブロック１２４は、使用者データとパリティデータを、共にメモリ１１０に貯蔵する。

使用者データの読み込み動作の際、エラー訂正コードブロック１２４は、フリーページデータのエラー訂正コードのデコーディング動作を行わない。エラー訂正コードブロック１２４は、パリティデータをフリーページデータと同一にならないよう生成することによって、フリーページと同一であるユーザデータを、パリティデータを通じてフリーページデータと区分できる。

本発明のエラー訂正コードは、一例として、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｑｕｅｎｂｈｅｍ）コード、リードソロモン（ＲＳ：Ｒｅｅｄ−ｓｏｌｏｍｏｎ）符号のようなブロックコード等が使用できる。

図５は図４に図示されたエラー訂正コードブロックの詳細構造を示した図面である。

図５を参考にすると、エラー訂正コードブロック１２４は、第１インバータ３１０、パディングデータ挿入器３２０、パリティデータ生成器３３０、及び第２インバータ３４０を含む。

第１インバータ３１０は入力された使用者データＵをインバーティングする。一例として、第１インバータ３１０は、使用者データに含まれたビット‘１’をビット‘０’に変換したり、使用者データに含まれたビット‘０’をビット‘１’に変換する。

パディングデータ挿入器３２０は、入力された使用者データＵにパディングデータＰａｄを挿入、即ちパディングする。この際、パディングデータ挿入器３２０は、インバーティングされた使用者データＵ’とフリーページデータが同一である場合、パディングデータＰａｄの中の一部をインジケータに変更して、インバーティングされた使用者データＵ’にパディングする。パディングデータ挿入器３２０は、インバーティングされた使用者データＵ’とフリーページデータが同一ではない場合、パディングデータＰａをインバーティングされた使用者データＵ’にパディングする。

パリティデータ生成器３３０は、インバーティングされた使用者データＵ’とパディングデータＰａを使用して、パリティデータＰ’を生成する。フリーページデータと同一である使用者データのパリティデータは、フリーページデータを構成するビットとは異なる、少なくとも２ｔ個のビットを含む。

第２インバータ３４０は、インバーティングされたユーザデータＵ’とパリティデータＰ’をインバーティングして出力する。第２インバータ３４０の動作も第１インバータ３１０の動作と類似している。第２インバータ３４０からインバーティングされて出力されるユーザデータＵとインバーティングされたパリティデータＰは、メモリ１１０に貯蔵されるコードワードに含まれる。

図６は図５のエラー訂正コードのエンコーディングによるデータ等を示した図面である。

図６を参考にすると、エラー訂正エンコーダ１２４は、全てビット‘１’によって構成された使用者データを入力される。一例として、フリーページデータは、全てビット‘１’によって構成されるものと仮定する。

第１インバータ３１０は、ビット‘１’によって構成された使用者データＵをインバーティングして、全てビット‘０’によって構成されたインバーティングされた使用者データＵ’を生成する。

パディングデータ挿入器３２０は、ビット‘０’のパディングデータＰａｄをパディングする。この際、入力された使用者データＵは、全てビット‘１’によって構成され、フリーページデータ（全てビット‘１’によって構成）と同一形態を有する。この際、パディングデータ挿入器３２０は、ビット‘１’のインジケータをパディングデータＰａｄに挿入する。インジケータはパリティデータのビットを全て‘０’にならないようにする。インジケータは２つ以上の‘１’によって構成されることもある。然し、インジケータの個数（ビット数）が増加すると、エラー検出及び訂正性能が減少する。

パリティデータ生成器３３０はパリティデータＰ’を生成する。パディングデータＰａｄにインジケータが含まれる場合、パリティデータ生成器３３０は、少なくとも２ｔ個のビット‘１’を含むパリティデータＰ’を生成する。

第２インバータ３４０は、インバーティングされた使用者データ（ビット‘０’によって構成）とパリティデータ（少なくとも２ｔ個のビット‘１’を含む）をインバーティングして、メモリ１１０に貯蔵する。

メモリ１１０は、全てビット‘１’によって構成された使用者データと少なくとも異なる２ｔ個のビット‘０’を含むパリティデータを、共に貯蔵する。メモリコントローラ１２０（または、エラー訂正コードブロック１１）がメモリ１１０を読み込む際に、使用者データは、パリティデータ（フリーページデータと異なる値を有する）によって、フリーページデータと区分される。

図７は図５に図示されたエラー訂正コードブロックの動作を示した順序図である。

図７を参考にすると、Ｓ３１０段階で、第１インバータ３１０は、入力されたユーザデータＵをインバーティングする。

Ｓ３２０段階で、第１パディングデータ挿入器３２０は、インバーティングされたユーザデータＵ’とフリーページデータが同一であるかを判断する。

Ｓ３２０段階で、第１パディングデータ挿入器３２０は、インバーティングされたユーザデータＵ’とフリーページデータが同一である場合、Ｓ３３０段階に移行する。

Ｓ３３０段階で、パディングデータ挿入器３２０は、パディングデータＰａｄにインジケータを挿入しＳ３４０段階に移行する。

一方、Ｓ３２０段階で、パディングデータ挿入器３２０は、インバーティングされたユーザデータＵ’とフリーページデータが同一である場合、Ｓ３４０段階に移行する。

Ｓ３４０段階で、パディングデータ挿入器３２０は、インバーティングされた使用者データＵ’にパディングデータＰａｄをパディングする。使用者データＵとフリーページデータが異なる場合に、パディングデータ挿入器３２０は、一般的なパディングデータＰａｄをパディングする。使用者データＵとフリーページデータが同一である場合、パディングデータ挿入器３２０は、インジケータが含まれたパディングデータＰａｄをパディングする。

Ｓ３５０段階で、パリティデータ生成器３３０は、パディングデータＰａｄがパディングされたユーザデータＵ’、Ｐａを使用して、パリティデータＰ’を生成する。

Ｓ３６０段階で、第２インバータ３４０は、インバーティングされたユーザデータＵ’とパリティデータＰ’をインバーティングする。

Ｓ３７０段階で、第２インバータ３４０は、インバーティングされたコードワード、即ちユーザデータＵとパリティデータＰを、メモリ１１０に貯蔵する。ここで使用者データとパリティビットを含むコードワードは、フリーページデータと区分される。

図８は本発明の他の実施形態によるメモリシステム構造を示した図面である。

図８を参考にすると、メモリシステムは、メモリ４１０とコントローラ４２０を含む。メモリ４１０は、メモリセル４１１とエラー訂正コードブロック４１３を含む。メモリセル４１１は、複数の行（即ち、ワードライン）と複数の列（即ち、ビットライン）の交差領域に配列される。

一方、メモリ４１０のエラー訂正コードブロック４１３は、ソフトウェアまたはハードウェアの形態で実現できる。この際、エラー訂正コードブロック４１３は、ユーザデータとフリーページデータの区分のための動作を行う。

この際、エラー訂正コードブロック４１３は、メモリコントローラ４２０の制御により、パディングデータＰａｄにインジケータを挿入することによって、フリーページデータと同一であるユーザデータのパリティデータを、フリーページデータと異なるように生成する。

上述した本発明で、エラー訂正コードブロックは、パディングデータにフリーページと異なるビット値を有するインジケータを使用した。然し、エラー訂正コードブロックは、使用者データの少なくとも一部にインジケータを挿入して、ユーザデータとパリティデータがいつもフリーページデータのビットだけで構成されることを防止できる。この際、エラー訂正コードブロックは、ユーザデータにインジケータを挿入するインジケータ挿入器を含む。

一方、インジケータは、フリーページデータとの区分のために挿入されるものであり、エラー訂正のデコーディングの側面ではエラーに該当する。例えば、インジケータを１つのビットによって構成できる。この際、エラー訂正コードブロックにおいてエラー検出及び訂正が許容される全体エラーの数は、t−１個（一例として、インジケータが２ビットによって構成される場合、t−２個）に減る。従って、インジケータのビット数が減るほど、エラー訂正コードブロックのエラー訂正性能は向上される。

図９は本発明の実施形態による半導体メモリ装置を含むコンピューティングシステムを示した図面である。

図９を参考にすると、コンピューティングシステム５００は、プロセッサ５１０、メモリコントローラ５２０、入力装置５３０、出力装置５４０、メモリ５５０、そして主記憶装置５６０を含む。ここで、メモリは、本発明が適用される半導体メモリ装置である。図面の実線は、データまたは命令信号が移動するシステムバス（Ｓｙｓｔｅｍ ｂｕｓ）を示す。

メモリコントローラ５２０とメモリ５５０はメモリカードを構成する。プロセッサ５１０、入力装置５３０、出力装置５４０、そして主記憶装置５６０は、メモリカードを記憶装置に使用するホストを構成する。

本発明によるコンピューティングシステム５００は、入力装置５３０（キーボード、カメラ等）を通じて、外からデータを入力される。入力されたデータは、使用者による命令データまたはカメラ等による映像データ等のマルチメディアデータであっても良い。入力されたデータは、フラッシュメモリ５５０または主記憶装置５６０に貯蔵される。

プロセッサ５１０による処理結果は、フラッシュメモリ５５０または主記憶装置５６０に貯蔵される。出力装置５４０は、フラッシュメモリ５５０または主記憶装置５６０に貯蔵されたデータを出力する。出力装置５４０は、デジタルデータを人間が感知可能である形態に出力する。例えば、出力装置５４０は、ディスプレーまたはスピーカー等を含む。

メモリコントローラ５２０またはメモリ５５０の中には、本発明によるユーザデータとページデータを区分するエラー訂正コードブロックが含まれる。エラー訂正コードブロックは、メモリ５５０に記録されるユーザデータのパリティビットをフリーページデータと異なるビット値を有するよう生成することによって、フリーページと同一であるユーザデータを区分する。

メモリ５５０及び／又はメモリコントローラ５２０は、様々な形態のパッケージを利用して実装できる。例えば、メモリ５５０及び／又はコントローラ５２０は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ ＤｕａｌＩｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装できる。

また、図面には図示されていないが、コンピューティングシステム５００の動作に必要な電源を供給するための電源供給部（Ｐｏｗｅｒ ｓｕｐｐｌｙ）が構成される。そして、コンピューティングシステム５００が携帯用機器（ｍｏｂｉｌｅ ｄｅｖｉｃｅ）である場合、コンピューティングシステム５００の動作電源を供給するためのバッテリが追加で構成される。

図９において、本発明によって提案された半導体メモリ装置がコンピューティングシステムに適用されることを例示して説明したものであり、本発明によって提案された半導体メモリ装置は、移動端末装置の他に様々な装置等に適用できる。例えば、本発明によって提案された半導体メモリ装置は、一例として、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）にも適用できる。また、本発明による半導体メモリ装置は、移動形貯蔵装置に使用できる。従って、ＭＰ３、デジタルカメラ、ＰＤＡ、電子ブック、ＵＳＢメモリ等の貯蔵装置に使用できる。また、デジタルＴＶ、コンピュータ等の貯蔵装置に使用できる。

例えば、本発明によって提案された半導体メモリ装置は、コンピューティングシステムに接続されるＵＳＢメモリであると仮定する。このとき、入力装置と出力装置は、ＵＳＢメモリの接続が可能であるＵＳＢポートによって構成される。ＵＳＢメモリは、コンピューティングシステムの制御により、コンピューティングシステムにデータを出力したり、コンピューティングシステムから受信されるデータを貯蔵する。

一方、本発明の詳しい説明では実施形態を例にして説明したが、本発明の範囲から外れない限度内で様々に変更できるだろう。

従って、本発明の範囲は、上述した実施形態に限らず、本発明の特許請求範囲だけではなく特許請求範囲と均等技術によって決められるべきである。

１０ インタフェース装置
１１ エラー訂正コードブロック
２０ 記憶装置
１１０、４１０ メモリ
１２０、４２０、５２０ メモリコントローラ
１２１ ホストインタフェース
１２２、５１０ プロセッサ
１２３ ＲＡＭ
１２４ エラー訂正コードブロック
１２５ メモリインタフェース
２００ ホスト
３１０ 第１インバータ
３２０ パディングデータ挿入器
３３０ パリティデータ生成器
３４０ 第２インバータ
４１１ メモリセル
４１３ エラー訂正コードブロック
５００ コンピューティングシステム
５３０ 入力装置
５４０ 出力装置
５５０ フラッシュメモリ
５６０ 主記憶装置

Claims (9)

1. 使用者データをエラー訂正エンコーディングしてパリティデータを生成するエラー訂正コードブロックと、
   前記使用者データと前記パリティデータを貯蔵するメモリを含み、
   前記エラー訂正コードブロックは、フリーページデータと同一である使用者データのパリティデータを前記フリーページデータと区分するための少なくとも２ｔ（ｔは自然数）個のビットを生成することを特徴とする半導体メモリ装置。
2. 前記エラー訂正コードブロックは、前記使用者データのパディングデータに前記フリーページデータとの区分のためのインジケータを挿入して前記パリティデータを生成することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記インジケータは、前記フリーページデータを構成するビットと異なる少なくとも１つのビットによって構成されることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記ｔは、前記エラー訂正コードブロックにより訂正できる最大のエラー数であることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記エラー訂正コードブロックは、
   前記使用者データをインバーティングする第１インバータと、
   前記使用者データと前記フリーページデータが同一であると、前記インバーティングされた使用者データに前記インジケータが挿入されたパディングデータをパディングするパディングデータ挿入器と、
   前記インバーティングされた使用者データと前記パディングデータを使用してパリティビットを生成するパリティビット生成器と、
   前記インバーティングされた使用者データと前記パリティビットをインバーティングして前記メモリに貯蔵する第２インバータを含むことを特徴とする請求項１に記載の半導体メモリ装置。
6. 半導体メモリ装置のデータ記録方法において、
   使用者データをエラー訂正エンコーディングしてパリティデータを生成する段階と、
   前記使用者データと前記パリティデータを貯蔵する段階を含み、
   前記パリティデータを生成する段階は、フリーページデータと前記使用者データが同一であると、前記フリーページデータと区分するための少なくとも２ｔ個のビットを生成することを特徴とするデータ記録方法。
7. 前記パリティデータを生成する段階は、
   前記フリーページデータと前記使用者データが同一である場合、前記使用者データのパディングデータに前記フリーページデータと異なるビットによって構成されたインジケータを挿入する段階と、
   前記使用者データと前記インジケータが含まれたパディングデータを使用して前記フリーページデータと区分するための少なくとも２ｔ（ｔは自然数）個のビットを生成する段階を含むことを特徴とする請求項６に記載のデータ記録方法。
8. 前記インジケータは、前記フリーページデータを構成するビットと異なる少なくとも１つのビットによって構成されることを特徴とする請求項７に記載のデータ記録方法。
9. 前記ｔは、前記エラー訂正コードブロックにより訂正できる最大のエラー数であることを特徴とする請求項６に記載のデータ記録方法。

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