JPS6273339A - マイクロプロセツサ開発支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ開発支援装置に関する。特
に、マイクロプロセッサの実行を停止させる機能、マイ
クロプロセッサの経時変化をトレースする装置のトレー
ス動作の開始および停止を制御する機能（以下、この二
種類の機能をブレーク・トレース制御機能という。）と
、マイクロプロセッサから出力されたアドレスの範囲を
記憶する機能（以下刃バレージ機能という。）とを有す
るマイクロプロセッサ開発支援装置に関する。

〔（既要〕

本発明は、ブレーク・トレース機能とカバレージ機能に
基づいてディバッグを行うマイクロプロセッサ開発支援
装置において、 ブレーク・トレース機能にかかわる情報およびカバレー
ジ機能にかかわる情報とを所望のメモリ領域に格納する
ことにより、 メモリの有効利用を図ることができるようにしたもので
ある。

〔従来の技術〕

従来例マイクロプロセッサ開発支援装置では、ブレーク
・トレース制御用メモリとカバレージ用メモリとがそれ
ぞれ固定的な目的に用いられている。たとえば、プログ
ラムの初期時ディバッグを行う場合には、通常ブレーク
・トレース制御用メモリは使用されるがカバレージ用の
メモリはほとんど使用されない。一方、最終時ディバッ
グを行う場合には、カバレージ用メモリを使用してデバ
ッグを行いブレーク・トレース制御用のメモリはほとん
ど使用されない。さらに、ブレーク・トレース用メモリ
およびカバレージ用メモリはメモリ容量が大きく広範囲
に亘ってブレーク・トレースの制御とカバレージの機能
が行える方が、ディバッグあるいは評価が実行し易くな
る。時に最近のマイクロプロセッサは大容量のメモリ空
間を持つようになってきており、大容量のブレーク・ト
レース制御用およびカバレージ用メモリが要求されてい
る。このような要求にもかかわらず、プログラムのディ
バッグおよび評価の状態により、ブレ一り・トレース制
御用メモリは使用されるがガバレージ用メモリは使用さ
れなかったり、ガバレージ用メモリは使用されるがブレ
ーク・トレース制御用メモリは使用されないことが頻繁
に起こり、メモリの使用効率が低くなる欠点があった。

第２図は従来例開発支援装置の構成を示す。メモ１７１
３はブレーク・トレース制御用に、またメモＩＪ１４は
カバレージ用に用途が固定されているので、プログラム
のディバッグを行う場合に、ブレーク・トレース制御用
のメモリ１３は使用するがカバレージ用のメモ１月４は
使用しない状態が起こり、またプログラムの評価を行う
場合に、カバレージ用のメモ１月４は使用するがブレー
ク・トレース制御用のメモリ１３は使用しない状態が起
こる。したがって、ブレーク・トレース制御用およびカ
バレージ用のアドレスを広範囲にとりたくても使用され
ないメモリが有効に使えない欠点があった。

また、ブレーク・トレース制御用メモリだけを有するマ
イクロプロセッサ開発支援装置もあるが、この装置では
、カバレージ機能を使用した評価が行えない欠点があっ
た。

〔発明が解決しようとする問題点〕

従来例開発支援装置は以上述べたように、ブレーク・ト
レース制御用あるいはカバレージ用メモリが有効に使用
されていなかったり、またカバレージ用メモリを有して
いないのでプログラムのカバレージ機能を使用したディ
バッグが行えない欠点があった。

本発明は、このような欠点を除去するもので、カバレー
ジ機能を使用しないときには、すべてのメモリがブレー
ク・トレース制御用に使用できるようにし、ブレーク・
トレース制御用として使用しないときには、すべてのメ
モリがカバレージ機能に使用できるようにし、しかも、
ブレーク・トレース制御用として使用しながらメモリの
一部をカバレージ機能用として使用してディバッグを可
能にするマイクロプロセッサ開発支援装置を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明は、マイクロプロセッサの命令実行を停止させる
情報またはこのマイクロプロセッサの経時変化をトレー
スする装置のトレース動作の開始および停止にかかわる
情報にかかわる第一の情報と、上記マイクロプロセッサ
から出力されるアドレスの範囲にかかわる第二の情報と
を記憶する領域を有するメモリを備えたマイクロプロセ
ッサ開発支援装置において、 上記メモリの所望の領域に上記第一の情報または上記第
二の情報のいずれか一方を格納する選択手段を備えたこ
とを特徴とする。

〔作用〕

プログラムの初期ディバッグ時には、ブレーク・トレー
ス制御用プログラムが使用されるが、カバレージ用プロ
グラムはほとんど使用されない。

一方、最終時ディバッグでは、カバレージ用プログラム
が使用されるが、ブレーク・トレース制御用プログラム
にはほとんど使用されない。

本発明では、ブレーク・トレース制御用に選択されたメ
モリ領域はブレーク・トレースの制御に使用されるアド
レスの情報を保持し、カバレージ用に選択されたメモリ
領域はマイクロプロセッサが出力するアドレスの範囲を
記憶するメモリとして動作する。また、選択可能なメモ
リ領域の数が増えれば、ブレーク・トレース制御用およ
び力／ｓｌレージ用に指定できるアドレスの範囲を細か
く調節することができる。これにより、メモリの有効活
用が図れる。

〔実施例〕

以下、本発明実施例装置を図面を参照して説明する。

第１図は本発明実施例装置の構成を示すブロック構成図
である。

まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置は、マイクロプロセッサ開発支援装
置コントローラ（以下、第一コントローラという。）１
と、ブレーク・トレースコントローラ（以下、第二コン
トローラという、）２と、アドレス選択器３と、デコー
ダ４と、選択器１）−１および１）−２と、メモリ１３
および１４と、分配器２１−１および２１−４と、選択
器２１−２．２１−３．２１−５および２１−６と、ノ
アゲート２８−１および２８−２とを備える。

第一コントローラ１はマイクロプロセッサ開発支援装置
全体を制御する手段であり、メモリ１３および１４に対
するアドレス６と、デコーダ４のデコード情報をセット
するデコーダセット信号７と、メモｉ月３および１４に
対するチップセレクト信号１０−１および１０−２と、
メモ１月３および１４に対する書込み信号１６と、メモ
リ１３および１４の出力データ信号１８−１および１８
−２、メモリ１３および１４の入力データ信号１９、第
二コントローラ制御信号２４とメモリ１３および１４の
それぞれの動作をブレーク・トレース制御用のメモリと
しての動作を行わせるか、またはカバレージ用のメモリ
としての動作を行わせるかを選択する動作指定信号（こ
の信号はロウレベルでカバレージ用の動作指定になり、
ハイレベルでブレーク・トレース制御用の動作指定にな
る。）２６−１および２６−２の各信号とを制御する。

第二コントローラ２は図外のマイクロプロセッサのエミ
ュレーション実行およびトレース回路の制御を行う手段
であり、メモリ１３および１４からのブレーク・トレー
ス用データ１７−１および１７−２がマイクロプロセッ
サのエミュレーション中にロウレベルになったときに、
マイクロプロセッサをブレークさせたり、あるいはトレ
ースの開始および停止を行わせるブレーク・トレース制
御信号２５を出力する。さらに、エミュレーションＣＰ
Ｕの状０１を判別してエミュレーションを実行中なのか
ブレーク中なのかを示すステータス信号（この信号はロ
ウレベルでエミュレーション実行中、）Ｘイレベルでブ
レーク中を示す、）２３を出力する。第二コントローラ
２自体は第二コントローラ制御信号２４に基づき、メモ
１月３および１４からのブレーク・トレース制御データ
１７−１および１７−２をブレーク動作に使用するかト
レーサの開始あるいは停止に使用するかなどの機能に決
められる。

アドレス選択器３はマイクロプロセッサ用アドレス５と
第一コントローラ１のアドレス６のいずれかを選択して
メモリ用アドレス８としてメモリ１３および１４にアド
レスを供給する選択器であり・選択はステータス信号２
３によって決り、エミュレーション実行中はマイクロプ
ロセッサ用アドレス５を選択し、ブレーク中は第一コン
トローラ１からのアドレス６を選択する。

デコーダ４はマイクロプロセッサからの有効な命令フェ
ッチアドレスであるマイクロプロセッサ用アドレス５が
第一コントローラ１から出力されるデコーダセット信号
７によって指定されるアドレス範囲内のアドレスであれ
ば、チップセレクト信号９−１および９−２をロウレベ
ルにするデコーダである。

選択器１）−１および１）−２はデコーダ４から出力さ
れるアドレス・デコードチップセレクト信号９−１およ
び９−２か第一コントローラ１から出力されるチップセ
レクト信号１０−１および１０−２かを選択する選択器
である。選択はステータス信号２３によつ決り、エミュ
レーション実行中はアドレス・デコードチップセレクト
信号９−１および９−２を選択し、ブレーク中はチップ
セレクト信号１０−１および１０−２を選択し、メモ１
月３および１４にメモリ用チップセレフト信号１２−１
および１２−２を出力する。

メモリ１３および１４はブレーク・トレース制御用ある
いはカバレージ用に使用されるメモリである。

メモリ用アドレス８でアドレスを指定し、メモリ用チッ
プセレクト信号１２−１および１２−２でそれぞれのメ
モリをイネーブルにするがディスエーブルにするかを指
定する。また、メモリ出力データ２２−１および２２−
４、メモリ入力データ２２−２および２２−５とメモリ
書込み信号２２−３および２２−６とが接続されている
。

分配器２１−１および２１−４はメモリ１３および１４
から出力されるメモリ出力データ２２−１および２２−
４をブレーク・トレース信号１７−１および１７−２と
して第二コントローラ２に出力するか出力データ信号１
８−１および１８−２として第一コントローラｌに出力
するかを選択する選択器であり、動作指定信号２６−１
および２６−２に基づいて選択される。動作指定信号２
６−１および２６−２がハイレベルすなわちブレーク・
トレース用の動作モードに設定されているときに、メモ
リ出力データ２２−１および２２−４をブレーク・トレ
ース制御データ１７−１および１７−２を介して第二コ
ントローラ２に出力し、ロウレベルすなわちカバレージ
用の動作モードに設定されているときに、メモリ出力デ
ータ２２−１および２２−４を出力データ信号１８−１
および１８−２を介して第一コントローラ１に出力する
。分配器２１−１および２１−４は選択されていない出
力をハイレベルにジテオ＜。

選択器２１−２および２１−５はロウレベル入力信号２
ｏ−１および２０−２か入力データ信号１９かのいずれ
かの信号を選択してメモリ１３および１４にメモリ入力
データ２２−２および２２−５を介して出力する選択器
である。

選択はステータス信号２３に基づいて選択され、エミュ
レーション中はロウレベル入力信号２ｏ−１および２０
−２が選択され、ブレーク中は入力データ信号１９が選
択される。

選択器２１−３および２１−６は第一コントローラ１が
出力する書込み信号１６かまたはマイクロプロセッサが
コードをフェッチするアドレスが有効になった時点ごと
に書込みパルスを発生する実行アドレス書込み信号１５
のいずれかを選択する選択器である。選択器２１−３で
は、ステータス信号２３と動作指定信号２６−１をノア
ゲー１−２８−１でノア演算した出力であるカバレージ
指定信号２７−１に基づいて選択される。すなわち、エ
ミュレーション中でありかつカバレージ用動作の指定で
あったときにかぎり実行アドレス書込み信萼１５が選択
され、他の組合せでは、第一コントローラ１が出力する
書込み信号１６が選択される。選択器２１−６でも、同
様にステータス信号２３と動作指定信号２６−２とをノ
アゲート２Ｂ−２でノア演算した出力であるカバレージ
指定信号２７−２に基づいて選択される。

次に、本発明の実施例装置の動作を動作モードごとに説
明する。

一番目に、動作指定信号２６−１および２６−２をとも
にハイレベルすなわちブレーク・トレース制御用のモー
ドに設定した場合の第一の動作モードでの動作をブレー
ク用の用途に限定して説明する。

マイクロプロセッサがブレーク中に、第一コントローラ
１はデコーダ４と、メモ１月３および１４と第二コント
ローラ２とに次の設定を行う。まず、デコーダ４には、
マイクロプロセッサが持つアドレス空間のどの部にメモ
リ１３および１４を指定するかを示す指定情報をデコー
ダセント信号７で設定する。この設定によって、メモリ
１３および１４をマイクロプロセッサが持つアドレス空
間内のブレークさせたい任意の部分に指定する。メモ１
月３および１４には、マイクロプロセッサのエミュレー
ションをブレークさせたいアドレスに対応するメモリ１
３および工４のビットにロウレベルを書込む。次に、メ
モリ１３に限定して説明する。まず、選択器および分配
器２１−１〜２１−３はマイクロプロセッサがブレーク
中であるので、選択器１）−１がチップセレクト信号１
０−１を、分配器２１−１がブレーク・トレース制御デ
ータ１７−１を、選択器２１−２が入力データ信号１９
を、選択器２１−３が書込み信号１６を、またアドレス
選択器３がアドレス６を選択している。第一コントロー
ラ１は入力データ信号１９をハイレベルにし、チップセ
レクト信号１０−１をロウレベルにしてメモ１月３をイ
ネーブルにし、アドレス６と書込み信号１６を操作し、
メモリ１３の内容をすべてハイレベルにする。次に、入
力データ信号１９をロウレベルにし、ブレークさせたい
アドレスをアドレス６に設定し、書込み信号１６を操作
し、指定アドレスにロウレベルを書込む。ブレークさせ
たいアドレスは複数個あってもかまわない。以上の設定
終了後に、書込み信号１６とチップセレクト信号１０−
１とをハイレベル（インアクティブ）に固定し、マイク
ロプロセッサのエミュレーションを開始する。このとき
に、ステータス信号２３はロウレベルになるので、アド
レス選択器３はマイクロプロセッサ用アドレス５を選択
し、選択器１）−１はアドレス・デコードチップセレク
ト信号９−１を選択する。選択器２１−２も選択が変わ
るが、書込みは行わないので関係がない。この状態でマ
イクロプロセッサがメモ１月３に書込まれたロウレベル
を保持したビットを指定するアドレスを出力すると、メ
モ１月３からロウレベルが出力され、第二コントローラ
２がブレーク要求を認識し、ブレーク・トレース制御信
号２５を操作してブレーク処理を行う。メモリ１４に関
しても、メモリ１３と同様に動作する。メモリ１３がマ
イクロプロセッサのアドレス空間より小さい場合に、メ
モ１月４を使用するとより広い空間にブレーク・アドレ
スの設定が可能になる。

二番目に、動作指定信号２６−１および２６−２の両方
をロウレベルすなわちカバレージ用のモードに設定した
場合の第二の動作モードの動作を説明する。

まず、ブレーク中に第一コントローラｌはデコーダ４と
メモリ１３および１４とに対し次の設定を行う、デコー
ダ４には、第一の動作モードと同様に、メモリ１３およ
び１４をマイクロプロセッサが有するアドレス空間の任
意の部分にデコーダセント信号７で指定する。ここで、
任意の部分とはエミュレーション中のマイクロプロセッ
サが出力する命令フェッチ用アドレスを確認したい範囲
である。メモ１月３および１４には、すべての内容にハ
イレベルを書込む。以下、メモリ１３に限定してこの設
定手順を説明する。まず、選択器２１−４〜２１−６は
マイクロプロセッサがブレーク中であるので、選択ａｌ
ｌ−１がチップセレクト信号１０−１を、分配器２１−
１が出力データ信号１８−１を、選択器２１−２が入力
データ信号１９を、選択器２１−３が書込み信号１６を
、アドレス選択器３がアドレス６を選択している。第一
コントローラ１は入力データ信号１９をハイレベルにし
、チップセレクト信号１０−１をロウレベルにして、メ
モ１月３をイネーブルにしアドレス６と書込み信号１６
を操作し、メモ１月３の内容をすべてハイレベルにする
。以上の設定終了後に書込み信号１’６とチップセレク
ト信号１０−１をハイレベルに固定し、マイクロプロセ
ッサのエミュレーションを開始する。

このときに、ステータス信号２３はロウレベルになるの
で、アドレス選択器３はマイクロプロセッサ用アドレス
５を、選択器１）−１はアドレス・デコードチップセレ
クト信号９−１を、選択器２１−２はロウレベル入力信
号２０−１を、また選択器２１−３は実行アドレス書込
み信号１５を選択する。この状態でエミュレーショが実
行されると、デコーダ４で指定したアドレス範囲内のア
ドレスがマイクロプロセッサから出力され、実行アドレ
ス書込み信号Ｘ５がロウレベルになると、マイクロプロ
セッサが出力するアドレスに対応するメモリ１３のピン
トの内容がロウレベルになる。この繰り返しで、マイク
ロプロセッサが実行したアドレスの内容がデコーダ４で
指定したアドレス範囲内でメモリ１３にロウレベルで書
込まれる。書込まれた内容をマイクロプロセッサがブレ
ークした後に、第一コントローラ１からメモリ１３の内
容を読み出すことにより、マイクロプロセッサが実行し
たプログラムの範囲を確認してデバッグを行うことがで
きる。メモリ１４に関してもメモリ１３と同様に動作す
る。すなわち、マイクロプロセッサが実行したアドレス
の確認範囲が二倍になる。

三番目に、動作指定信号２６−１および２６−２のいず
れか一方をロウレベルに設定し、他方をハイレベルに設
定した場合すなわち一方のメモリをブレーク・トレース
制御用モードに設定し、他方のメモリをカバレージ用の
メ・そりに設定した場合の第三の動作モードの動作を説
明する。

たとえば、動作指定信号２６−１をハイレベルに、また
動作指定信号２６−２をロウレベルに設定すると、メモ
リ１３はブレーク・トレース制御用モードに、またメモ
リ１４はカバレージ用モードに指定される。

それぞれのメモリ内容の設定を第一および第二の動作モ
ードに従って行い、マイクロプロセッサのエミュレーシ
ョンを開始すれば、メモ１月３はブレーク・トレース制
御用として、メモリ１４はカバレージ用として動作する
。動作指定信号２６−１をロウレベルに、また動作指定
信号２６−２ヲハイレヘルニ設定しても、同様に第三の
動作モードの動作をする。

以上のように、本実施例装置によると、ディバッグの目
的に応じて、ブレーク・トレース制御用およびカバレー
ジ用メモリの最適利用が行える。

さらに選択可能なメモリの数を増やせば、ブレーク・ト
レース制御用のメモリが指定できるアドレスの範囲とカ
バレージ用のメモリが指定できるアドレスの範囲が細か
く調節できる。すなわち、ｎ個の選択可能なメモリを用
意した場合に、ｋ個のメモリをブレーク・トレース制御
用に設定すれば、（ｎ−ｋ）個をカバレージ用に使用す
ることが可能になる。また、本実施例ではブレーク・ト
レース制御用メモリのブレークあるいはトレース開始停
止アドレスの設定およびエミュレーション中におけるカ
バレージメモリへのマイクロプロセッサ出力アドレスの
書込みに対象とされるアドレスをすべて実行アドレスと
したが、この実行アドレスの指定をオペランド読出しア
ドレスあるいはオペランド書込みアドレスに指定できる
ようにすることにより、緻密なディバッグが可能になる
。さらに、メモリが１個であっても、メモリの機能を選
択できるようにすれば、ディバッグの状況において必要
な機能に使用することができる。

〔発明の効果〕

本発明は以上説明したように、第一の動作モードでは、
用意されたメモリをすべて異なったアドレス範囲を有す
るブレーク・トレース制御用メモリとして使用してディ
バッグすることを可能にし、第二の動作モードでは、用
意されたメモリをすべて異なったアドレス範囲を有する
カバレージ用メモリとして使用してディバッグすること
を可能にし、第三の動作モードでは、用意されたメモリ
の一部をブレーク・トレース制御用メモリとして、また
残りをカバレージ用メモリとして使用してディバングす
ることを可能にする。

すなわち、ディバッグの目的に応じて、備えられたブレ
ーク・トレース制御用およびカバレージ用メモリの最適
利用が行える効果がある。

【図面の簡単な説明】

第１図は本発明の実施例装置を示すブロック構成図。 第２図は従来実施例装置の構成を示すブロック構成図。 ■、２・・・コントローラ、３・・・アドレス選択器、
４・・・デコーダ、５・・・マイクロプロセッサ用アド
レス、６・・・アドレス、７・・・デコーダセント信号
、８・・・メモリ用アドレス、９−１．９−２・・・ア
ドレス・デコードチップセレクト信号、１ｏ−１，１ｏ
−２・・・チップセレクト信号、１）−１．１）−２．
２１．２１−２．２１−３．２１−５．２１−６・・・
選択器、１２−１．１２−２・・・メモリ用チップセレ
クト信号、１３．１４・・・メモリ、１５・・・実行ア
ドレス書込み信号、１６・・・書込み信号、１７．１７
−１．１７−２・・・ブレーク・トレース制御データ、
１８．１８−１．１８−２・・・出力データ信号、１９
・・・入力データ信号、２ｏ−１，２０−２・・・ロウ
レベル入力信号、２１−１．２】−４・・・分配器、２
２−１．２２−４・・・メモリ出力データ、２２−２．
２２−５・・・メモリ入力データ、２２−３．２２−６
・・・メモリ書込み信号、２３・・・ステータス信号、
２４・・・第二コントローラ制御信号、２５・・・ブレ
ーク・トレース制御信号、２６−１．２６−２・・・動
作指定信号、２７−１．２７−２・・・カバレージ指定
信号、２８−１．２８−２・・・ノアゲート。

Claims (1)

【特許請求の範囲】
1. （１）マイクロプロセッサの命令実行を停止させる情報
   またはこのマイクロプロセッサの経時変化をトレースす
   る装置のトレース動作の開始および停止にかかわる情報
   にかかわる第一の情報と、上記マイクロプロセッサから
   出力されるアドレスの範囲にかかわる第二の情報とを記
   憶する領域を有するメモリを備えたマイクロプロセッサ
   開発支援装置において、 上記メモリの所望の領域に上記第一の情報または上記第
   二の情報のいずれか一方を格納する選択手段を備えたこ
   とを特徴とするマイクロプロセッサ開発支援装置。