JPS60126733A - レジスタの読出しリセツト方式 - Google Patents
レジスタの読出しリセツト方式Info
- Publication number
- JPS60126733A JPS60126733A JP58235869A JP23586983A JPS60126733A JP S60126733 A JPS60126733 A JP S60126733A JP 58235869 A JP58235869 A JP 58235869A JP 23586983 A JP23586983 A JP 23586983A JP S60126733 A JPS60126733 A JP S60126733A
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- JP
- Japan
- Prior art keywords
- register
- address
- odd number
- even number
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はレジスタの読出し命令を有し、此の読出し命令
を実行するとレジスタの内容をリセットする情報処理装
置における、レジスタの続出しリセット方式に関するも
のである。
を実行するとレジスタの内容をリセットする情報処理装
置における、レジスタの続出しリセット方式に関するも
のである。
（ｂ） 従来技術と問題点
情報処理装置には、レジスタを読出す命令を記憶回路に
格納し、此のレジスタを読出しを行うとレジスタの内容
をリセットする方法が用いられている。然しなから此の
方法は処理装置を運用中に障害が発生し、例えば保守用
のプログラムを通用して当該装置を調査しようとすると
運用中のレジスタを上記したようにリセットしてしまう
と、保守プログラムが終了したる際にレジスタの内容が
リセットされてしまっており、運用再開の為に再開位置
が分からず、最初から処理を始める事と成り、処理に時
間を要するばかりでなく、効率が想いと言つた欠点があ
った。
格納し、此のレジスタを読出しを行うとレジスタの内容
をリセットする方法が用いられている。然しなから此の
方法は処理装置を運用中に障害が発生し、例えば保守用
のプログラムを通用して当該装置を調査しようとすると
運用中のレジスタを上記したようにリセットしてしまう
と、保守プログラムが終了したる際にレジスタの内容が
リセットされてしまっており、運用再開の為に再開位置
が分からず、最初から処理を始める事と成り、処理に時
間を要するばかりでなく、効率が想いと言つた欠点があ
った。
（Ｃ１発明の目的
以上従来の欠点に鑑み本発明は、レジスタを読出す命令
を格納するアドレスを偶数或いは奇数に定め此の偶数或
いは奇数アドレスを判定してこの結果によってレジスタ
のリセ・ノドの制御を行む）、プログラム再開に便利な
レジスタの読出しリセ・ノド方式を提供することを目的
とするものである。
を格納するアドレスを偶数或いは奇数に定め此の偶数或
いは奇数アドレスを判定してこの結果によってレジスタ
のリセ・ノドの制御を行む）、プログラム再開に便利な
レジスタの読出しリセ・ノド方式を提供することを目的
とするものである。
（ｄｉ 発明の構成
簡単に述べると本発明は、レジスタの読出し命令を格納
する記憶回路を有し、該続出し命令を実行したる後に前
記レジスタの内容をリセットする情報処理装置に於いて
、前記情報処理装置に前記読出し命令を前記記憶回路の
偶数或いは奇数アドレスに格納する手段と該アドレスが
偶数或いは奇数なることを判定する手段とを備え、前記
アドレスが奇数或いは偶数なるときに前記レジスタをリ
セットするようにしたことを特徴とするものである。
する記憶回路を有し、該続出し命令を実行したる後に前
記レジスタの内容をリセットする情報処理装置に於いて
、前記情報処理装置に前記読出し命令を前記記憶回路の
偶数或いは奇数アドレスに格納する手段と該アドレスが
偶数或いは奇数なることを判定する手段とを備え、前記
アドレスが奇数或いは偶数なるときに前記レジスタをリ
セットするようにしたことを特徴とするものである。
（ｅ） 発明の実施例
以下本発明の実施例を図によって詳細に説明する。
図は本発明のレジスタの読出しリセット方式を説明する
為の一実施例のブロック図である。
為の一実施例のブロック図である。
図において、１は操作部、２は主メモリ、３は処理装置
、１１は割り込み操作キー、１２はアドレス指示部、３
１は処理部、３２ははアドレスデコーダ、３３と３５は
アンドゲート部、３４はフリップフロップ回路、３６は
レジスタをそれぞれ示す。
、１１は割り込み操作キー、１２はアドレス指示部、３
１は処理部、３２ははアドレスデコーダ、３３と３５は
アンドゲート部、３４はフリップフロップ回路、３６は
レジスタをそれぞれ示す。
主メモリ２には、処理プログラムと保守プログラムとが
格納され、通常状態にては処理プログラムが処理部３１
にて実行されている。此の処理装置にて何らかの理由に
依って障害が発生して、保守プログラムを運用して障害
を調査する際には、先ず操作部１のアドレス指示部１２
を操作してレジスタ３６のアドレスを指定する。アドレ
スを指定したる後に、割り込み操作キー１１を操作して
処理部３１に割り込みを行う。此の割り込みによって処
理部３１は主メモリ２に格納されている保守プログラム
を起動する。保守プログラムはアドレス指定部１２の指
定アドレスを読取り、此のアドレスで指示されたレジス
タ３６を読出す読出し命令を主メモリ２の偶数アドレス
に配置して、此の命令を実行する。
格納され、通常状態にては処理プログラムが処理部３１
にて実行されている。此の処理装置にて何らかの理由に
依って障害が発生して、保守プログラムを運用して障害
を調査する際には、先ず操作部１のアドレス指示部１２
を操作してレジスタ３６のアドレスを指定する。アドレ
スを指定したる後に、割り込み操作キー１１を操作して
処理部３１に割り込みを行う。此の割り込みによって処
理部３１は主メモリ２に格納されている保守プログラム
を起動する。保守プログラムはアドレス指定部１２の指
定アドレスを読取り、此のアドレスで指示されたレジス
タ３６を読出す読出し命令を主メモリ２の偶数アドレス
に配置して、此の命令を実行する。
処理部３１が此の命令を主メモリ２から取り出す時（フ
ェッチ）には、アドレスデコーダ３２はアドレスバス＾
から此のアドレスが主メモリを指していれば論理値“１
°、レジスタ３６を指していれば論理値“０゛を出力す
る。此の出力信号はアンドゲート部３３に入力される。
ェッチ）には、アドレスデコーダ３２はアドレスバス＾
から此のアドレスが主メモリを指していれば論理値“１
°、レジスタ３６を指していれば論理値“０゛を出力す
る。此の出力信号はアンドゲート部３３に入力される。
更にアンドゲート部３３には処理部３１のリード信号Ｂ
も入力され、論理積がアンドゲート部３３にて処理され
る。従って今の場合はアドレスバスＡのアドレスに依っ
てアドレスデコーダ３２は論理値“ｌｏを出力してリー
ド信号Ｂによってアンドゲート部３３は論理値“１”を
出力する。
も入力され、論理積がアンドゲート部３３にて処理され
る。従って今の場合はアドレスバスＡのアドレスに依っ
てアドレスデコーダ３２は論理値“ｌｏを出力してリー
ド信号Ｂによってアンドゲート部３３は論理値“１”を
出力する。
此の出力はフリップフローツブ回路３４に入力されてフ
リップフロップ回路３４を作動させるタイミングとして
働く。従ってフリップフロップ回路３４は此のタイミン
グでアドレスバスＡのアドレスの最下位ビット即ち偶数
、奇数の状態を内部にセントする。即ち今の場合論理値
“０゛である。斯くしてフェッチが完了する。フェッチ
完了を受けて処理部３１はレジスタ続出し命令を解読し
て此の命令はレジスタ３６に対する続出しであると分か
ると、レジスタ３６のアドレスをアドレスバスＡに出力
せしめリード信号Ｂを出力する。此の時アドレスデコー
ダ３２はレジスタのアドレスであるので、論理値゛０゛
を出力する。その結果アンドゲート部３３は論理値°０
”を出力してフリップフロップ回路３４を更新すること
なくフリップフロップ回路３４は論理値“０°を保つ。
リップフロップ回路３４を作動させるタイミングとして
働く。従ってフリップフロップ回路３４は此のタイミン
グでアドレスバスＡのアドレスの最下位ビット即ち偶数
、奇数の状態を内部にセントする。即ち今の場合論理値
“０゛である。斯くしてフェッチが完了する。フェッチ
完了を受けて処理部３１はレジスタ続出し命令を解読し
て此の命令はレジスタ３６に対する続出しであると分か
ると、レジスタ３６のアドレスをアドレスバスＡに出力
せしめリード信号Ｂを出力する。此の時アドレスデコー
ダ３２はレジスタのアドレスであるので、論理値゛０゛
を出力する。その結果アンドゲート部３３は論理値°０
”を出力してフリップフロップ回路３４を更新すること
なくフリップフロップ回路３４は論理値“０°を保つ。
一方アドレスデコーダ３２が出力した論理値“０゛は反
転して論理“１°となりアンドゲート回路３５にフリッ
プフロップ回路３４の内容即ち論理値“０゛と共に入力
される。アンドゲート回路３５には更に、リード信号Ｂ
とレジスタ３６の内容をデータバスＣにセントしたこと
を示す信号とが入力される。従ってアンドゲート回路３
５は入力される４人力の論理積出力を論理値°１”なる
時レジスタ３６のリセット信号とする。今の場合、即ち
偶数アドレスにレジスタ続出し命令を格納した場合には
レジスタ３゛６の内容はリセットされない。奇数アドレ
スにレジスタ続出し命令を格納した場合には、フリップ
フロップ回路３４には論理値“１゛が格納されて、アン
ドゲート回路３５は論理値“１゛を出力しレジスタ３６
をリセットする。
転して論理“１°となりアンドゲート回路３５にフリッ
プフロップ回路３４の内容即ち論理値“０゛と共に入力
される。アンドゲート回路３５には更に、リード信号Ｂ
とレジスタ３６の内容をデータバスＣにセントしたこと
を示す信号とが入力される。従ってアンドゲート回路３
５は入力される４人力の論理積出力を論理値°１”なる
時レジスタ３６のリセット信号とする。今の場合、即ち
偶数アドレスにレジスタ続出し命令を格納した場合には
レジスタ３゛６の内容はリセットされない。奇数アドレ
スにレジスタ続出し命令を格納した場合には、フリップ
フロップ回路３４には論理値“１゛が格納されて、アン
ドゲート回路３５は論理値“１゛を出力しレジスタ３６
をリセットする。
以上の説明は、偶数アドレスにレジスタ続出し命令を格
納すると、レジスタはりセントされない例で説明したが
、説明と反対の偶数アドレスにレジスタ続出し命令を格
納してレジスタをリセットするのには、フリップフロッ
プ回路３４の出力回路にインバータ回路を挿入する事に
よって可能となる。
納すると、レジスタはりセントされない例で説明したが
、説明と反対の偶数アドレスにレジスタ続出し命令を格
納してレジスタをリセットするのには、フリップフロッ
プ回路３４の出力回路にインバータ回路を挿入する事に
よって可能となる。
ｆｆｌ 発明の効果
以上、詳細に説明したように本発明のレジスタの続出し
りセント方式は、レジスタを読出ず命令を格納するアド
レスを偶数或いは奇数に定め此の偶数或いは奇数アドレ
スを判定してこの結果によってレジスタのりセント動作
を制御でき、プログラム再開に便利なものとなり、情報
処理装置を運用する上で利点の多いものとなる。
りセント方式は、レジスタを読出ず命令を格納するアド
レスを偶数或いは奇数に定め此の偶数或いは奇数アドレ
スを判定してこの結果によってレジスタのりセント動作
を制御でき、プログラム再開に便利なものとなり、情報
処理装置を運用する上で利点の多いものとなる。
図は本発明のレジスタの続出しりセント方式を説明する
為の一実施例のブロック図である。 図において、１は操作部、２は主メモリ、３は処理装置
、１１は割り込み操作キー、１２アドレス指示部、３１
は処理部、３２ははアドレスデコーダ、３３と３５はア
ンドゲート部、３４フリップフロンプ回路、３６はレジ
スタをそれぞれ示す。
為の一実施例のブロック図である。 図において、１は操作部、２は主メモリ、３は処理装置
、１１は割り込み操作キー、１２アドレス指示部、３１
は処理部、３２ははアドレスデコーダ、３３と３５はア
ンドゲート部、３４フリップフロンプ回路、３６はレジ
スタをそれぞれ示す。
Claims (1)
- レジスタの読出し命令を格納する記憶回路を有し、該読
出し命令を実行したる後に前記レジスタの内容をリセッ
トする情報処理装置に於いて、前記情報処理装置に前記
読出し命令を前記記憶回路の偶数或いは奇数アドレスに
格納する手段と該アドレスが偶数或いは奇数なることを
判定する手段とを備え、前記アドレスが奇数或いは偶数
なるときに前記レジスタをリセットするようにしたこと
を特徴とするレジスタの続出しりセント方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235869A JPS60126733A (ja) | 1983-12-13 | 1983-12-13 | レジスタの読出しリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235869A JPS60126733A (ja) | 1983-12-13 | 1983-12-13 | レジスタの読出しリセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126733A true JPS60126733A (ja) | 1985-07-06 |
Family
ID=16992449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235869A Pending JPS60126733A (ja) | 1983-12-13 | 1983-12-13 | レジスタの読出しリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126733A (ja) |
-
1983
- 1983-12-13 JP JP58235869A patent/JPS60126733A/ja active Pending
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