JP2003271446A - 信号変換回路および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置のメモリへの入力信号の生成を、簡
素化された回路構成で、かつ少ない遅延時間で行う。 【解決手段】クロック分周器１１２は、基本クロック信
号１０１を２倍の周期に分周してメモリ動作用のクロッ
ク信号１０７とする。ロジック回路１０９は、本来のラ
イトイネーブル信号１０２を生成する。第１の遅延回路
１１３は、信号１０２を１段遅延させた信号１０３を出
力する。第２の遅延回路１１４は、信号１０３をさらに
１段遅延させた信号１０４を出力する。セレクタ１１１
は、信号１０２と１０３とのＡＮＤ出力１０６または信
号１０３と１０４とのＡＮＤ出力１０５を、クロック分
周器１１２の出力信号の位相を用いて選択した後、メモ
リ入力用のライトイネーブル信号１０８として出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基本動作クロック
を分周したクロックを用いてメモリ等の回路要素を動作
させることにより、消費電力の低減を図る信号変換回路
および半導体装置に関する。

【０００２】

【従来の技術】近年、半導体装置においては、機能の複
雑化および大規模化および動作高速化の傾向がある。一
方、小型化の要請、特に、携帯端末等への応用を意図し
て、一層の低消費電力化が求められている。

【０００３】低消費電力化を達成する技術の１つとし
て、動作クロックを制御することが挙げられる。例え
ば、回路要素の動作クロックの周波数を半分（２分周）
にすると、その回路要素の消費電力は１／２となる。こ
れは上記回路要素として、ロジック・メモリを問わない
共通の特徴であり、例えば、メモリのみ、もしくはロジ
ックを含む回路の一部のみを、その動作クロック信号の
周波数を下げて回路の消費電力を軽減することも可能で
ある。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
メモリ入力信号の生成では、イネーブル信号の発生から
分周クロックとの位相比較、メモリ入力信号の生成の処
理までを全て行う必要があり、それらの各処理回路の存
在により回路規模の増大、遅延時間の発生などの問題が
ある。

【０００５】本発明は、上記従来の問題を解決するもの
で、半導体装置のメモリへの入力信号の生成を、簡素化
された回路構成で、かつ少ない遅延時間で行うことがで
きる信号変換回路を提供することを目的としている。ま
た、本発明は、メモリの消費電力を簡単に節減すること
ができる半導体装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】この目的を達成するため
に、請求項１の信号変換回路は、基本クロック信号の２
倍の周期を持つ分周クロック信号で動作するメモリに、
クロック信号およびライトイネーブル信号を供給する信
号変換回路であって、前記基本クロック信号を２倍の周
期に分周して成るクロック信号を、前記メモリ用のクロ
ック信号として出力するクロック分周器（クロック分周
器１１２）と、前記基本クロック信号から、前記基本ク
ロック信号の１周期分に相当する長さのローレベル出力
区間を含む本来のライトイネーブル信号を生成するロジ
ック回路（ロジック回路１０９）と、前記ロジック回路
から出力される前記本来のライトイネーブル信号を、前
記ローレベル出力区間の長さ分だけ遅延させる第１の遅
延回路（遅延回路１１３）と、前記第１の遅延回路の出
力信号を、さらに前記ローレベル出力区間の長さ分だけ
遅延させる第２の遅延回路（遅延回路１１４）と、前記
ロジック回路の出力信号と前記第１の遅延回路の出力信
号との論理積を第１のライトイネーブル信号として出力
する第１の論理回路（ＡＮＤ回路１１６）と、前記第１
の遅延回路の出力信号と前記第２の遅延回路の出力信号
との論理積を第２のライトイネーブル信号として出力す
る第２の論理回路（ＡＮＤ回路１１５）と、前記第１の
ライトイネーブル信号および前記第２のライトイネーブ
ル信号のいずれか一方を、前記クロック分周器からの出
力信号の位相を用いて選択した後、前記選択された信号
を前記メモリ用のライトイネーブル信号として出力する
選択回路（セレクタ１１１）と、を備える。

【０００７】上記構成によれば、分周クロックとの位相
比較を行う回路要素が不要になるため、回路構成が簡素
化され、また、位相比較に伴う遅延時間の発生のない信
号変換回路を実現することができる。

【０００８】請求項２の信号変換回路は、請求項１記載
の信号変換回路において、前記選択回路は、前記第１の
ライトイネーブル信号と、前記第２のライトイネーブル
信号のうち、前記クロック分周器からの出力信号と位相
が一致している方の信号を選択する。

【０００９】請求項３の信号変換回路は、請求項２記載
の信号変換回路において、前記選択回路は、前記第１の
ライトイネーブル信号と、前記第２のライトイネーブル
信号のうち、ローレベルの始点が、前記クロック分周器
の出力信号レベルがローレベルからハイレベルに変化す
る時点と一致している方の信号を選択する。

【００１０】上記構成によれば、セレクタを使用し、ク
ロック分周器からの出力信号と位相が一致するライトイ
ネーブル信号またはローレベルの始点が、前記クロック
分周器の出力信号レベルがローレベルからハイレベルに
変化する時点と一致する信号を生成してメモリに送出す
ることができるので、構成が簡単な信号変換回路を実現
することができる。

【００１１】また、請求項４に係る半導体装置は、基本
クロック信号の２倍の周期を持つ分周クロック信号で動
作するメモリと、前記メモリにクロック信号およびライ
トイネーブル信号を供給する請求項１から３のいずれか
１項記載の信号変換回路と、を備える。

【００１２】上記構成によれば、簡素化された回路構成
で、かつ少ない遅延時間でメモリに入力する信号の信号
変換処理を行うことができるようになり、また、メモリ
の動作用クロックの周期が基本クロックの周期の２倍に
引き延ばされるので、メモリの消費電力を簡単に節減す
ることができる半導体装置を実現することができる。

【００１３】以下、本発明に係る信号変換回路の原理に
ついて説明する。図１は、本発明に係る信号変換回路の
原理を説明するための各信号のタイミングを示すタイミ
ングチャートである。本発明に係る信号変換回路では、
メモリに供給される本来のクロック信号の分周により消
費電力の低減を図る方法を実行する。ここで、図示しな
いロジックを含む回路は、基本クロック信号（分周前の
クロック信号）で動作しており、図示しないメモリに対
して出力する信号が、連続してイネーブル状態になるこ
とはないものとする。

【００１４】ここで、対象とするメモリへの出力信号
（本来の出力信号）は、前述の基本クロックと、本来の
ライトイネーブル２０２だけであり、この本来のライト
イネーブル２０２（本来のライトイネーブル信号）は、
信号レベルがＬ状態（ローレベル）の区間でメモリのイ
ネーブル状態を示すものとする。ここで、上記本来のラ
イトイネーブル信号は、連続でＬ状態となることはない
とする。本発明に係る信号変換回路は、出力信号がメモ
リに供給される供給地点とメモリとの間に介在し、この
メモリへの出力信号を省電力化可能な入力信号に変換す
る。

【００１５】以下、信号変換回路の動作について説明す
る。メモリに入る分周クロック２０７（クロック信号）
は、基本クロック２０１の２分周の周期を有する２分周
クロックであるものする。これにより、メモリに入力さ
れるライトイネーブル信号のＬ状態の区間も分周クロッ
ク２０７の１周期分、すなわち基本クロック２０１の２
周期分の長さとなる必要がある。

【００１６】まず、イネーブル状態が２周期分の長さに
渡って続く信号を生成するために、図１に示すように、
本来のライトイネーブル信号をそれぞれ１段、２段、３
段遅延させた信号２０３、２０４、２０９を生成する。
次に、信号２０２のＬ状態の区間を認識して、信号２０
３と信号２０４のＡＮＤをとって、Ｌ状態が基本クロッ
ク信号の２周期分の長さに渡って続く信号２０６と、信
号２０４と信号２０９とのＡＮＤをとって、結果的に信
号２０６を基本クロック２０１の１周期分だけ遅延させ
た信号２１０を生成する。最後に、このようにして生成
された信号２０６と、信号２１０のうちから分周クロッ
ク２０７の位相に一致した信号（ここでは信号２１０）
を選択して、実際にメモリへ入力されるライトイネーブ
ル信号２０８を生成する。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施の形態）図２は、本発明の第１の実施の形
態に係る信号変換回路の構成を示す回路図である。図２
において、１０９は基本クロック１０１で動作して後述
の信号１０２を出力するロジック回路、１１１はセレク
タ（選択回路）、符号１１２はクロック分周器、１１
３，１１４は遅延回路、符号１１５，１１６はＡＮＤ回
路である。

【００１８】また、１０１は基本クロック信号、１０７
は基本クロック１０１の２分周分の周期を持つ分周クロ
ック信号、１０２はロジック回路１０９から出力される
本来のライトイネーブル信号、１０３、１０４は、それ
ぞれ上記本来のライトイネーブル信号１０２を１段、２
段遅延させた信号、１０６は上記本来のライトイネーブ
ル信号１０２と上記信号１０３とのアンドをとった信号
（第１のライトイネ−ブル信号）、１０５は上記信号１
０３と信号１０４とのアンドをとった信号（第２のライ
トイネ−ブル信号）、１０８は、分周クロック１０７を
セレクト信号として信号１０５と信号１０６からセレク
トされてメモリに送り出されるメモリ入力用のライトイ
ネーブル信号である。

【００１９】以下、信号変換回路の動作について図３に
示すタイミングチャートを参照して説明する。図３は、
本発明の実施の形態に係る信号変換回路の各信号のタイ
ミングを示すタイミングチャートである。図２に示すロ
ジック回路１０９、クロック分周器１１２、遅延回路１
１３，１１４は、それぞれ基本クロック１０１で動作す
る。なお、実際にメモリに送出される分周クロック１０
７（クロック信号）は、基本クロック１０１の２周期分
の長さを有するクロックであるものする。また、実際に
メモリに入力されるライトイネーブル信号のＬ状態の区
間も、分周クロック１０７の１周期分の長さ、すなわち
基本クロック１０１の２周期分の長さを有するものとす
る。

【００２０】以下、信号生成について説明する。まず、
図２に示すロジック回路１０９は、図３に示す本来のラ
イトイネーブル信号１０２を生成する。この本来のライ
トイネーブル信号１０２は、対象となるメモリに本来的
に送り出されることになっていた本来のライトイネーブ
ル信号である。このライトイネーブル信号１０２のイネ
ーブル状態（信号レベルがＬすなわちローレベル）の区
間は、基本クロック１０１の１周期分の長さに渡って出
力される。

【００２１】図２に示すクロック分周回路１１２は、ロ
ジック回路１０９と並行して作動し、図３に示す分周ク
ロック１０７を生成する。この分周クロック１０７の周
期は、基本クロック１０１の２倍の長さを有する。次
に、図２に示す遅延回路１１３により、本来のライトイ
ネーブル信号をそれぞれ１段だけ遅延させた信号１０３
を生成し、さらに、図２に示す遅延回路１１４により、
この信号１０３をさらに１段だけ遅延させた信号１０４
を生成する。ここで、前記の１段の遅延とは、ライトイ
ネーブル信号１０２のイネーブル状態の区間の長さ（す
なわち、基本クロック１０１の１周期分の長さ）に相当
する遅延を示すものとする。

【００２２】次に、図２に示すＡＮＤ回路１１６によ
り、信号１０２と信号１０２の論理積をとって信号１０
６を生成し、さらに、ＡＮＤ回路１１５により、信号１
０３と信号１０４とのＡＮＤをとって、結果的に信号１
０６を基本クロック１０１の１周期分だけ遅延させた信
号１０５を生成する。

【００２３】最後に、図２に示すセレクタ１１１によ
り、このようにして生成された信号１０６（第１のライ
トイネーブル信号）と、信号１０５（第２のライトイネ
ーブル信号）のうちから、いずれか一方の信号をメモリ
に入力する実際のライトイネーブル信号１０８として選
択する。より具体的には、分周クロック２０７の位相に
一致した信号（ここでは信号１０６）を選択して、メモ
リへ入力する実際のライトイネーブル信号１０８を生成
する。

【００２４】なお、セレクタ１１１は、前記信号１０６
（第１のライトイネーブル信号）と、前記信号１０５
（第２のライトイネーブル信号）のうち、ローレベルの
始点が、前記分周クロック２０７の信号レベルがローレ
ベルからハイレベルに変化する時点と一致している方の
信号を選択して、メモリへ入力する実際のライトイネー
ブル信号１０８とすることができる。

【００２５】本特許は、分周クロック１０７と信号１０
２のイネーブル状態との位相比較を行う回路要素を不要
にすることを意図しているため、図２、３では、図１
（原理図）に示した信号２０６、２１０よりも１ステッ
プ分だけ早いタイミングの信号１０５と、信号１０６と
を、それぞれ実際にメモリに送出するライトイネーブル
信号として使用している。また、この２つの信号（信号
１０５と、信号１０６）からの選択に、分周クロック１
０７の位相を使用している。

【００２６】（第２の実施の形態）図４は、本発明の第
２の実施の形態に係る半導体装置の構成を示す回路図で
ある。第１の実施の形態に係る信号変換回路と、第２の
実施の形態に係る半導体装置の構成とを比べると、第２
の実施の形態に係る半導体装置は、メモリ１１０が追加
されており、他の構成は、第１の実施の形態に係る信号
変換回路の構成と同じである。すなわち、第２の実施の
形態に係る半導体装置は、第１の実施の形態に係る信号
変換回路と、メモリ１１０とを備える。

【００２７】第２の実施の形態に係る半導体装置のメモ
リ１１０は、第１の実施の形態に係る信号変換回路から
メモリ動作用の分周クロック１０７、およびライトイネ
ーブル信号１０８の供給を受けて作動する。

【００２８】

【発明の効果】以上のように、本発明によれば、分周ク
ロックとの位相比較を行う回路要素が不要になるため、
回路構成が簡素化され、また、位相比較に伴う遅延時間
の発生のない信号変換回路を実現することができる。

【００２９】また、本発明によれば、簡素化された回路
構成で、かつ少ない遅延時間でメモリに入力する信号の
信号変換処理を行うことができるようになり、また、メ
モリの動作用クロックの周期が基本クロックの周期の２
倍に引き延ばされるので、メモリの消費電力を簡単に節
減することができる半導体装置を実現することができ
る。

【図面の簡単な説明】

【図１】本発明に係る信号変換回路の原理を説明するた
めの各信号のタイミングを示すタイミングチャートであ
る。

【図２】本発明の第１の実施の形態に係る信号変換回路
の構成を示す回路図である。

【図３】本発明の実施の形態に係る信号変換回路の各信
号のタイミングを示すタイミングチャートである。

【図４】本発明の第２の実施の形態に係る半導体装置の
構成を示す回路図である。

【符号の説明】

１０１ 基本クロック １０２ 本来のライトイネーブル信号 １０３ 信号２０２の１段遅延信号 １０４ 信号２０２の２段遅延信号 １０５ 信号１０２と信号１０３のＡＮＤ（第１のライ
トイネーブル信号） １０６ 信号１０３と信号１０４のＡＮＤ（第２のライ
トイネーブル信号） １０７ 分周クロック（メモリ動作用） １０８ ライトイネーブル信号（メモリ入力用） １０９ ロジック回路 １１１ セレクタ（選択回路） １１２ クロック分周器 １１３、１１４ 遅延回路 １１５、１１６ ＡＮＤ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基本クロック信号の２倍の周期を持つ分
   周クロック信号で動作するメモリに、クロック信号およ
   びライトイネーブル信号を供給する信号変換回路であっ
   て、 前記基本クロック信号を２倍の周期に分周して成るクロ
   ック信号を、前記メモリ用のクロック信号として出力す
   るクロック分周器と、 前記基本クロック信号から、前記基本クロック信号の１
   周期分に相当する長さのローレベル出力区間を含む本来
   のライトイネーブル信号を生成するロジック回路と、 前記ロジック回路から出力される前記本来のライトイネ
   ーブル信号を、前記ローレベル出力区間の長さ分だけ遅
   延させる第１の遅延回路と、 前記第１の遅延回路の出力信号を、さらに前記ローレベ
   ル出力区間の長さ分だけ遅延させる第２の遅延回路と、 前記ロジック回路の出力信号と前記第１の遅延回路の出
   力信号との論理積を第１のライトイネーブル信号として
   出力する第１の論理回路と、 前記第１の遅延回路の出力信号と前記第２の遅延回路の
   出力信号との論理積を第２のライトイネーブル信号とし
   て出力する第２の論理回路と、 前記第１のライトイネーブル信号および前記第２のライ
   トイネーブル信号のいずれか一方を、前記クロック分周
   器からの出力信号の位相を用いて選択した後、前記選択
   された信号を前記メモリ用のライトイネーブル信号とし
   て出力する選択回路と、を具備したことを特徴とする信
   号変換回路。
2. 【請求項２】 前記選択回路は、前記第１のライトイネ
   ーブル信号と、前記第２のライトイネーブル信号のう
   ち、前記クロック分周器からの出力信号と位相が一致し
   ている方の信号を選択することを特徴とする請求項１記
   載の信号変換回路。
3. 【請求項３】 前記選択回路は、前記第１のライトイネ
   ーブル信号と、前記第２のライトイネーブル信号のう
   ち、ローレベルの始点が、前記クロック分周器の出力信
   号レベルがローレベルからハイレベルに変化する時点と
   一致している方の信号を選択することを特徴とする請求
   項２記載の信号変換回路。
4. 【請求項４】 基本クロック信号の２倍の周期を持つ分
   周クロック信号で動作するメモリと、前記メモリにクロ
   ック信号およびライトイネーブル信号を供給する請求項
   １から３のいずれか１項記載の信号変換回路と、を具備
   したことを特徴とする半導体装置。
5. 【請求項５】 請求項４記載の半導体装置を搭載する移
   動体通信端末。