JPH08180013A - コンピュータシステム、ｐｃｉバスクロック信号周波数における変化に応答してｐｃｉバス装置のコンフィギュレーションレジスタを再構成する方法、およびｐｃｉバス装置がｐｃｉバスと異なる動作速度を有することをオペレータに通知する方法 - Google Patents

コンピュータシステム、ｐｃｉバスクロック信号周波数における変化に応答してｐｃｉバス装置のコンフィギュレーションレジスタを再構成する方法、およびｐｃｉバス装置がｐｃｉバスと異なる動作速度を有することをオペレータに通知する方法

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JPH08180013A
JPH08180013A JP7233827A JP23382795A JPH08180013A JP H08180013 A JPH08180013 A JP H08180013A JP 7233827 A JP7233827 A JP 7233827A JP 23382795 A JP23382795 A JP 23382795A JP H08180013 A JPH08180013 A JP H08180013A
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pci bus
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Lee Sherman
シャーマン・リー
Michael T Wisor
マイケル・ティー・ワイザー
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Abstract

(57)【要約】 【課題】 ＰＣＩバスといった周辺バスのより高いクロ
ック周波数での動作を促進するためのシステムを提供す
る。 【解決手段】 イネーブルライン（６６ＭＨｚＥＮＡＢ
ＬＥ）がＰＣＩバス１００上に存在する各装置７０、８
０に接続される。装置すべてが高周波数動作（たとえば
６６ＭＨｚ）可能ならイネーブルラインはプルアップ抵
抗器６２を通してプルアップされる。高周波数動作の不
可能な装置は、現在の産業界での仕様に従えばイネーブ
ルラインを内部で接地に接続する。したがって、ＰＣＩ
装置７０、８０すべてが高周波数動作をサポートする場
合イネーブルラインはアサートされるが、そうでなけれ
ばデアサートされる。装置とバス能力との間の不一致を
システムが警告するための専用状態ビットを設けたり、
システムのパラメータが変化すれば、コンフィギュレー
ションレジスタを自動的に再構成してもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は包括的には高速周辺バスをサポ
ートするためのシステムに関する。より特定的には、本
発明は周辺バスクロックの動作周波数についての、周辺
構成部品の互換性を検査するシステムに関する。本発明
はさらに特定的に、周辺バス構成部品の動作パラメータ
を、周辺バスクロックの周波数における変化に基づいて
変更する必要があるかどうかを決定するシステムに関す
る。
【０００２】
【関連技術の説明】図１は、マイクロプロセッサ（ＣＰ
Ｕ）１２、システムメモリ１４、ブリッジ／メモリコン
トローラ１６、およびバスインタフェースユニット１８
を含むコンピュータシステム１０を示すブロック図であ
る。ＣＰＵローカルバス２０は、マイクロプロセッサ１
２を、ブリッジ／メモリコントローラ１６とバスインタ
フェースおよびアービタユニット１８とに結合する。シ
ステムメモリバス２２は、システムメモリ１４をブリッ
ジ／メモリコントローラ１６に結合する。第１の周辺装
置２６と第２の周辺装置２８とは、周辺バス３０を通し
てバスインタフェースユニット１８に結合される。
【０００３】周辺バス３０は、複数のＰＣＩマスタスレ
ーブ装置をサポートできる高性能ＰＣＩバスを含んでも
よい。したがって、周辺装置２６は、ＰＣＩマスタサイ
クルの間ＰＣＩバスの所有権をアサートできるＰＣＩマ
スタコントローラを含み得る。ＰＣＩマスタ装置２６
は、その他のコンピュータシステムを周辺バス３０に接
続するローカルエリアネットワーク（ＬＡＮ）装置を含
んでもよく、または周辺バス３０をその他の周辺バスに
接続する拡張バスインタフェースによっても実現可能で
ある。第２の周辺装置２８がまた、周辺バス３０に結合
されて示される。周辺装置２８は、たとえばディスクコ
ントローラ装置またはオーディオコントローラ装置とい
ったＰＣＩスレーブ装置を含んでもよい。
【０００４】図１に示されるマイクロプロセッサ１２
は、モデル８０４８６のマイクロプロセッサを含んでも
よく、ＣＰＵローカルバス２０は８０４８６型ローカル
バスを含むことが可能である。本発明の原理から逸脱せ
ずに、その他の型のマイクロプロセッサおよび／または
ローカルバスアーキテクチャを使用してもよい。８０４
８６ＣＰＵローカルバス２０のさまざまなバスサイクル
およびプロトコルに関する詳細は、当該技術においては
周知であり、数多くの刊行物から入手可能であるため、
この明細書中では詳しくは説明しない。ＣＰＵ１２、メ
モリコントローラ１６およびＰＣＩバスインタフェース
ユニット１８は従来、別個の集積回路チップ上に製造さ
れている。しかしながら、昨今のコンピュータシステム
開発における傾向では、ＣＰＵコアは単一の集積プロセ
ッサチップ上でさまざまな周辺装置と組合される。例示
の集積プロセッサチップは、内部ＣＰＵローカルバスと
外部ＰＣＩバスとの間に高性能のインタフェースを設け
るバスブリッジを含む。外部ＰＣＩバスへの高性能イン
タフェースを設けることにより、外部データ転送に関し
て非常に高性能の特性を得ることが可能である。
【０００５】バスインタフェースユニット１８は、ＣＰ
Ｕローカルバス２０と周辺またはＰＣＩバス３０との間
に標準インタフェースを提供する。したがって、バスイ
ンタフェース装置１８は、データ、アドレス、および制
御信号の２つのバス間での転送を調整する。ＰＣＩバス
３０は典型的には、多重化されたデータ／アドレスライ
ンを含みバーストモードのデータ転送をサポートする高
性能周辺バスを含む。ＰＣＩバスに関するさらなる特徴
は、オレゴン州ヒルズボロ（Hillsboro ）に在するＰＣ
Ｉスペシャルインタレストグループ（PCI Special Inte
rest Group）による、１９９３年４月３０日付、「ＰＣ
Ｉローカルバス仕様（PCI Local Bus Specification
）」の改定版２．０という刊行物に述べられており、
その詳細をこの明細書中に引用により援用する。
【０００６】「ＰＣＩローカルバス仕様」の改定版２．
０で述べられているように、ＰＣＩバスは、クロック速
度が最高３３ＭＨｚの同期バスを含む。ＰＣＩバスクロ
ック信号は典型的には、バスインタフェースユニット１
８内の回路により発生され、ＣＬＫラインを介して、Ｐ
ＣＩバス上に存在する各装置に伝送される。ＣＬＫライ
ンは、ＰＣＩバス３０における信号ラインのうちの１つ
を含み得ることを、当業者は理解するだろう。
【０００７】最近、本発明の譲受人は、ＰＣＩバス仕様
を修正して最高６６ＭＨｚのクロック速度でのバスの動
作を認可するよう提案し始めている。このような高速Ｐ
ＣＩバスを実現する上での問題の１つは、ＰＣＩ周辺装
置、特に過去に開発された装置の中には、６６ＭＨｚで
動作することが完全に不可能なものがあることである。
この制限のため、このような周辺装置は６６ＭＨｚ環境
では動作不可能かもしれず、さらに、もし６６ＭＨｚで
動作させた場合にはバス全体を誤動作させるかもしれな
い。したがって、遅い（３３ＭＨｚ）動作を行なってい
る周辺装置がＰＣＩバス上に存在するかどうかを判断で
き、バスの動作を修正してこれらの遅い装置に対応する
ことができるシステムを開発することが望ましいであろ
う。
【０００８】高速バスがインストールされ高速周辺装置
のオペレーションおよびコンフィギュレーションレジス
タが高クロック周波数で動作するように設定された後、
遅い周辺装置が加えられた場合、別の問題が生じる。こ
のように遅い装置がバスに加えられるというような状況
では、バスのクロック速度を減少させねばならず、それ
に応じていくらかのコンフィギュレーションレジスタを
再セットしなければならない。たとえば、ＭＡＸ＿ＬＡ
ＴおよびＭＩＮ＿ＧＮＴは各ＰＣＩ周辺装置において必
要な内部レジスタであり、周辺装置に関する何らかのタ
イミング情報を提供する。ＭＩＮ＿ＧＮＴはたとえば、
装置がそのトランザクションを完了するのに必要な時間
の長さを（０．２５μ秒周期で）特定する。オレゴン州
ヒルズボロに在するＰＣＩスペシャルインタレストグル
ープによる、１９９３年４月３０日付、「ＰＣＩローカ
ルバス仕様」改定版２．０を参照されたい。ＭＡＸ＿Ｌ
ＡＴは装置がいかなる頻度でＰＣＩバスへのアクセスを
得なければならないかを（これもまた０．２５μ秒周期
で）特定する。上記刊行物をまた参照されたい。これら
のレジスタにおいてセットされる周期の数は、バスの動
作速度次第で変化するだろう。同様に、速度の遅い周辺
装置がバスから取除かれてバスが高クロック周波数で動
作可能となれば、高速周辺装置のいくらかのレジスタを
再プログラムして高速で適切に動作するようにする必要
があるだろう。
【０００９】クロック周波数を判断でき、存在する周辺
装置に基づいてクロック周波数を変化させて出来る限り
最高に設定することができるシステムが開発されれば有
利であろう。クロック周波数における変化に応答してシ
ステムが周辺装置の必要なレジスタにおける値を自動的
に再セットし、オペレータが入力しなくても周辺装置が
即時動作可能になるようにできればさらに有利であろ
う。こういったシステムのこれらおよびその他の利点は
容易に明らかであるにもかかわらず、今まで係るシステ
ムは開発されていない。
【００１０】
【発明の概要】本発明は、ＰＣＩバス上に存在する各装
置が高クロック周波数（たとえば６６ＭＨｚ）で動作で
きるかどうかを自動的に判断するコンピュータシステム
を提供することにより、先行技術の短所および欠陥を克
服するものである。いずれかのＰＣＩ装置が高クロック
周波数で動作することができなければ、このシステムは
自動的にＰＣＩバスクロック信号を標準の低クロック周
波数（たとえば３３ＭＨｚ）速度で駆動する。反対に、
すべてのＰＣＩ装置が高クロック周波数で動作可能であ
れば、このシステムはその高周波数でＰＣＩバスクロッ
ク信号を動作する。さらに、クロック周波数における変
化に応答して、このシステムは自動的にＰＣＩ装置のい
くらかのレジスタにおける値を再セットし、新しいクロ
ック周波数での動作ができるようにする。
【００１１】本発明は、ＰＣＩバスとＣＰＵローカルバ
スとの間でのアドレスおよびデータ信号の転送を調整す
るバスインタフェースユニットを含む。バスインタフェ
ースユニットは好ましくは、高周波数イネーブル（好ま
しい実施例では６６ＭＨｚＥＮＡＢＬＥ）ラインの状態
によって決まる周波数でＰＣＩバスクロック信号を発生
するクロックドライバを含む。６６ＭＨｚＥＮＡＢＬＥ
ラインはプルアップ抵抗器を通して受動的にハイに引上
げられる。ＰＣＩバス上のすべての装置は６６ＭＨｚＥ
ＮＡＢＬＥライン（ＰＣＩバスの一部を形成する）に接
続し、これら装置のいずれもがラインをローに駆動して
この特定の装置が低周波数で動作しなければならないこ
とを示すことができる。いずれかのＰＣＩ装置により６
６ＭＨｚＥＮＡＢＬＥラインがローに駆動された場合、
クロックドライバはＰＣＩバスクロック信号を３３ＭＨ
ｚといった標準クロック周波数で駆動する。反対に、ど
のＰＣＩ装置も６６ＭＨｚＥＮＡＢＬＥラインをローに
駆動しなければ、クロックドライバはＰＣＩバスクロッ
ク信号を６６ＭＨｚといった高周波数で駆動する。すべ
ての３３ＭＨｚの装置は、６６ＭＨｚＥＮＡＢＬＥライ
ンに接続するこれらの装置の出力ピンが内部では接地に
接続しているため、６６ＭＨｚＥＮＡＢＬＥラインをロ
ーに駆動するだろう。
【００１２】ＰＣＩバス上に存在する各装置は、さまざ
まなシステム資源にコンフィギュレーションパラメータ
を提供する、ＭＩＮ＿ＧＮＴおよびＭＡＸ＿ＬＡＴを含
む、あるコンフィギュレーションレジスタを含む。さら
に、ＰＣＩバス上に存在する各装置は、専用の６６ＭＨ
ｚＣＡＰＡＢＬＥビットを有する状態レジスタを含む。
専用状態ビットは、ＰＣＩ装置が６６ＭＨｚ環境で動作
可能かどうかを示す。結果として、各装置はシステムの
初期化の間にポーリングされ、ＰＣＩ装置すべてが６６
ＭＨｚ動作をサポートするかどうかを判断できる。シス
テム構成における変化（たとえばＰＣＩ装置がＰＣＩバ
スに追加されたりまたはＰＣＩバスから除去された場
合）のためにクロック周波数が変化するだろうとシステ
ムが判断した場合、各ＰＣＩ装置のコンフィギュレーシ
ョンレジスタを修正して、新しいクロック周波数での適
切な動作を保証することが可能である。
【００１３】本発明のその他の目的および利点は、以下
の詳細な説明を読み、添付の図面を参照することにより
明らかになるであろう。
【００１４】本発明にはさまざまな修正形および代替形
の可能性があるが、特定の実施例を例示として図面に示
し、以下に詳細に説明する。しかしながら、図面および
詳細な説明は開示された特定的な形式に本発明を制限す
ることを意図するものではなく、反対に、すべての修正
形、等価形および代替形は前掲の特許請求の範囲により
規定された本発明の精神および範囲の範疇にあることを
意図するものである。
【００１５】
【発明の説明】図２を参照すれば、好ましい実施例に従
い構成されるコンピュータシステムは一般的に、ＣＰＵ
ローカルバス４０に接続された中央処理装置４５、オン
チップ周辺装置６５、ＰＣＩバス１００、ローカルバス
４０とＰＣＩバス１００との間でデータ、アドレス、お
よび制御信号をインタフェースすることができるバスイ
ンタフェースユニット５０、ならびにＰＣＩバス１００
に接続された１つまたはそれ以上の周辺装置７０、８０
を含む。好ましい実施例では、ＣＰＵ４５、オンチップ
周辺装置６５およびバスインタフェースユニット５０は
すべて、単一の集積回路上に製造され共通の集積回路パ
ッケージ内に収容される集積プロセッサの一部として提
供される。
【００１６】好ましい実施例では、ＣＰＵコア４５は、
モデル８０４８６マイクロプロセッサの命令セットをイ
ンプリメントし、ＣＰＵローカルバス４０は、モデル８
０４８６型ローカルバスを含む。したがって、好ましい
実施例では、ＣＰＵローカルバス４０は、３２ビットの
データラインのセットＤ［３１：０］、３２ビットのア
ドレスラインのセットＡ［３１：０］、および制御ライ
ンのセット（特には図示せず）を含む。しかしながら、
本発明の本質から逸脱することなく、ＣＰＵコア４５を
その他の型のマイクロプロセッサの命令セットをインプ
リメントするように構成可能であるということを認識せ
ねばならない。
【００１７】好ましくは、オンチップ周辺ブロック６５
は、集積プロセッサにおいて実現され得るさまざまな周
辺装置を代表する。たとえば、ダイレクトメモリアクセ
スコントローラ（「ＤＭＡ」）またはメモリコントロー
ラユニット（「ＭＣＵ」）といった構成部品を集積プロ
セッサパッケージの集積部分として含んでもよい。当業
者なら理解するように、さまざまな周辺装置を集積プロ
セッサの一部として設けることができるだろう。
【００１８】当業者なら理解するだろうが、バスインタ
フェースユニット（「ＢＩＵ」）５０は、ＣＰＵローカ
ルバス４０とＰＣＩバス１００との間に標準インタフェ
ースを提供する。したがって、ＢＩＵ５０は、ＣＰＵロ
ーカルバス４０とＰＣＩバス１００との間でのデータ、
アドレス、および制御信号の転送を調整する。上記のよ
うに当業者には周知の通り、好ましくはＣＰＵローカル
バス４０は、別々のアドレスおよびデータラインを備え
る８０４８６型ローカルバスを含むが、一方ＰＣＩバス
１００は複数の多重化されたアドレス／データラインＡ
Ｄ（３１：０）を含む。したがって、当業者が理解する
ように、ＢＩＵ５０は、好ましくは適切な多重化ユニッ
ト（図示せず）を通して、ローカルバス４０の３２ビッ
トアドレスラインＡ［３１：０］を、ＰＣＩバス１００
上の多重化されたアドレス／データラインＡＤ（３１：
０）に接続するように機能する。同様に、バスインタフ
ェースユニット５０は、ローカルバス４０の３２ビット
データラインＤ［３１：０］をＰＣＩバス１００の多重
化されたアドレス／データラインＡＤ［３１：０］に直
接接続する。好ましくは、バスインタフェースユニット
５０は、マイクロプロセッサ４５と、ＰＣＩバス１００
に結合された装置との間の制御、データ、およびアドレ
ス信号の調整および転送といった周知のインタフェース
機能を制御する従来の回路を含む。
【００１９】図２に示される本発明の好ましい実施例を
さらに参照すれば、好ましくはバスインタフェースユニ
ット５０はクロックドライバ回路５５および状態レジス
タ５７を含む。クロックドライバ５５は、ＣＬＫライン
を通してＰＣＩバス１００上に存在する各装置に与えら
れてＰＣＩ周辺装置７０、８０を駆動するＰＣＩバスク
ロック信号を発生する。付け加えて、クロックドライバ
５５は、好ましくは高周波数イネーブルライン（好まし
い実施例では６６ＭＨｚＥＮＡＢＬＥと称される）に接
続する。
【００２０】６６ＭＨｚＥＮＡＢＬＥラインは、指定さ
れたＰＣＩコネクタピンで各ＰＣＩ装置に接続する。好
ましくは、ＰＣＩコネクタピンは、３３ＭＨｚ装置上で
は接地として接続される、サイドＢピン４９を含む。高
周波数装置（好ましい実施例では３３ＭＨｚよりも高周
波数で動作可能なすべての装置を指し、６６ＭＨｚ装置
と称される）においては、６６ＭＨｚＥＮＡＢＬＥライ
ンは、フローティング状態にされている（すなわち３状
態である）。したがって、すべての装置が高周波数装置
であれば、６６ＭＨｚＥＮＡＢＬＥラインは、プルアッ
プ抵抗器６２を通して受動的にハイに引上げられる。も
しいずれかの装置が低速装置（３３ＭＨｚまたはそれよ
りも低い周波数で動作する装置であり、この明細書中で
は３３ＭＨｚ装置と称される）であれば、６６ＭＨｚＥ
ＮＡＢＬＥラインはローに引下げられる。この構成の結
果として、６６ＭＨｚＥＮＡＢＬＥラインは、もしＰＣ
Ｉ装置すべてが６６ＭＨｚ互換装置を含んでいればアサ
ートされるだろうが、もしＰＣＩ装置のうちいずれかが
３３ＭＨｚ装置を含んでいればデアサートされるだろ
う。
【００２１】当業者が認識するように、６６ＭＨｚＥＮ
ＡＢＬＥラインおよびＣＬＫラインは、ＰＣＩバス１０
０の一部として提供されるだろう。これらのラインは、
図２においては単に明瞭化のために、ＰＣＩバス１００
とは別個に示されている。
【００２２】状態レジスタ５７は、好ましくは１６ビッ
トレジスタを含むが、本発明の本質から逸脱することな
くその他のサイズのレジスタを使用することも可能であ
る。好ましい実施例では、状態レジスタ５７は、特定の
装置が６６ＭＨｚ動作をサポートできるかどうかを示す
専用ビット（好ましくはビット６）を含む。
【００２３】図２をさらに参照して、２つのＰＣＩ周辺
装置７０、８０が示される。しかしながら、所望のとお
りにまたシステム仕様の定めるとおりに、より多くのま
たはより少ない周辺装置を使用してもよいことを理解せ
ねばならない。好ましくは、各周辺装置７０、８０は、
ＢＩＵ５０の状態レジスタと同様に製造され構成された
状態レジスタ５７を含む。さらに、各周辺装置７０、８
０はそれぞれ、ＰＣＩバス１００、ＣＬＫライン、およ
び６６ＭＨｚＥＮＡＢＬＥラインに接続する。
【００２４】図２、３、４を参照してこのシステムの動
作を以下に説明する。最初に図２を参照すれば、バスイ
ンタフェースユニット５０およびＰＣＩ周辺装置７０、
８０を含め、ＰＣＩバス１００の上にある装置各々は、
６６ＭＨｚＥＮＡＢＬＥラインに接続する。もしある装
置が６６ＭＨｚ動作をサポートできなければ、６６ＭＨ
ｚＥＮＡＢＬＥラインは内部で接地に接続される。６６
ＭＨｚ動作をサポートできる装置は、６６ＭＨｚＥＮＡ
ＢＬＥラインを駆動しない。したがって、もしすべての
装置が６６ＭＨｚ動作をサポートすれば、６６ＭＨｚＥ
ＮＡＢＬＥラインは、プルアップ抵抗器６２を通して受
動的にハイに引上げられるだろう。
【００２５】クロックドライバ５５は、６６ＭＨｚＥＮ
ＡＢＬＥラインに接続し、そのラインの状態を検査す
る。もし６６ＭＨｚＥＮＡＢＬＥラインがアサートされ
れば（すなわちハイに引上げられれば）、クロックドラ
イバ５５は最高６６ＭＨｚの周波数でＰＣＩバスクロッ
ク信号を駆動する。反対に、もし６６ＭＨｚＥＮＡＢＬ
Ｅラインがデアサートされれば（すなわちローに駆動さ
れれば）、クロックドライバ５５は最高３３ＭＨｚの周
波数でＰＣＩバスクロック信号を駆動する。このよう
に、好ましい実施例では、クロックドライバ５５がＰＣ
Ｉバスクロック信号を駆動する速度は、６６ＭＨｚＥＮ
ＡＢＬＥラインの状態に依存する。
【００２６】本発明はまた、ＰＣＩ周辺装置とＰＣＩバ
スとの間の非互換性を検出するため、およびオペレータ
にこれら状態に関する通知を行なってオペレータがシス
テムに修正を施しシステム能力を最大とすることを可能
にするための技術を提供する。次に図３を参照すれば、
このシステム（たとえばＣＰＵ４５またはＢＩＵ５０）
は、ステップ１０２でＰＣＩバス上にある各装置からの
専用状態ビットを読出す。好ましくは専用状態ビットは
各ＰＣＩ装置からの状態レジスタ５７のビット６を含
む。次にステップ１０４において、このシステムはＰＣ
Ｉバスが６６ＭＨｚ動作をサポートできるかどうかを判
断する。もしサポートできれば、ステップ１０６におい
てシステムは、ＰＣＩバス上にあるすべての装置が６６
ＭＨｚ動作をサポートできることを示す専用状態ビット
が、すべてのＰＣＩ装置に対しセットされているかどう
かを判断する。もしすべての装置が６６ＭＨｚで動作可
能であり、もしＰＣＩバスが６６ＭＨｚで動作可能であ
れば、ＰＣＩバスは最高６６ＭＨｚの周波数で動作し
（ステップ１０８）、このことは、好ましい実施例に従
えば、図２のハードウェア構成に基づいて自動的に実現
されるものである。
【００２７】ＰＣＩバスは６６ＭＨｚで動作可能である
が、ステップ１０６で、少なくとも専用状態ビットのう
ち１つが、ＰＣＩバス上のある装置が６６ＭＨｚ動作を
サポートできないと示しているとシステムが判断すれ
ば、ステップ１１０で、３３ＭＨｚ装置が６６ＭＨｚＰ
ＣＩバス上に存在することがオペレータに通知される。
その特定の装置の識別がまた提供されるだろう。この通
知により、オペレータは３３ＭＨｚ装置をＰＣＩバスか
ら取除いて、遅延を最小とし、バスの帯域幅を増大する
ことができる。ステップ１１６で示されるように、ＰＣ
Ｉバスは３３ＭＨｚで動作し、このことは好ましい実施
例では図２のハードウェア構成に基づいて自動的に実現
されるだろう。
【００２８】ステップ１０４でＰＣＩバスの６６ＭＨｚ
動作が不可能であると判断されれば、ステップ１１２で
このシステムは、専用状態ビットのいずれかがセットさ
れて６６ＭＨｚ装置であることを示しているかどうかを
判断する。もしセットされている専用状態ビットがなけ
れば、ＰＣＩバスは３３ＭＨｚで動作する（ステップ１
１６）。反対にもし、１つまたはそれ以上の専用状態ビ
ットがセットされていれば、ステップ１１４において、
３３ＭＨｚバス上に６６ＭＨｚ装置が存在することがオ
ペレータに通知され、オペレータはもし所望されればよ
り低価格の装置を使用することができ、バスは３３ＭＨ
ｚで動作される（ステップ１１６）。
【００２９】本発明はまた、ＰＣＩバス上に存在する装
置における変化に基づいて、ＰＣＩ装置のコンフィギュ
レーションレジスタを自動的に修正するための技術を実
現する。この技術を実現するための好ましい方法は図４
に示され、システムが初期化されるたびに実行される。
ステップ２０２において、このシステム（たとえばＣＰ
Ｕ４５またはＢＩＵ５０）は、ＰＣＩバス上にある各装
置からの専用状態ビット（好ましくはビット６）を読出
す。ステップ２０４において、検査を行ないＰＣＩシス
テムが現在６６ＭＨｚ動作のために構成されているかど
うかを判断する。もしこのシステムが６６ＭＨｚ動作の
ために構成されていれば、ステップ２０６においてすべ
てのＰＣＩ装置の専用状態ビットが検査され、専用状態
ビットすべてがまだセットされているかどうかを判断す
る。もしセットされていれば、変更は行なわれず、サブ
ルーチンは終了する。しかしながら、専用状態ビットの
うち少なくとも１つがセットされていないと判断されれ
ば、このシステムはステップ２０８において、３３ＭＨ
ｚ動作に対してシステムを再構成するだろう。このこと
は、好ましくは、ＭＩＮ＿ＧＮＴおよびＭＡＸ＿ＬＡＴ
レジスタにおいてセットされた期間を再定義することを
含む。その代わりとして、このシステムは、ＰＣＩバス
クロック周波数における変化に基づいてこれらおよびそ
の他のレジスタの再定義の必要があることを単にオペレ
ータに通知することが可能であろう。
【００３０】ステップ２０４で、このシステムが６６Ｍ
Ｈｚ動作に対して構成されていないと判断されれば、次
にステップ２１０においてこのシステムは、専用状態ビ
ットがすべてセットされており６６ＭＨｚでの動作が可
能であることを示しているかどうかを判断する。もし専
用状態ビットすべてがセットされていなければ、サブル
ーチンは終了する。反対に、専用状態ビットすべてが現
在セットされていれば、ステップ２１２において、この
システムは６６ＭＨｚ動作のためにＰＣＩ装置を再構成
する。好ましくは、このことはＭＩＮ＿ＧＮＴおよびＭ
ＡＸ＿ＬＡＴレジスタにおいてセットされた期間を再定
義することを含む。その代わりとして、このシステム
は、ＰＣＩバスクロック周波数における変化に基づきこ
れらおよびその他のレジスタの再定義が必要であること
を単にオペレータに通知することが可能であろう。
【００３１】上記のとおり本発明の好ましい実施例が示
され、説明されているが、本発明の精神から逸脱するこ
となく当業者がその修正を行なうことが可能である。た
とえば、好ましい実施例では低クロック信号周波数を３
３ＭＨｚとし、高クロック信号周波数を６６ＭＨｚと特
徴づけている。本発明の原理は、特定的な周波数レート
にかかわらず低および高周波数クロックで包括的に動作
可能ないかなる周辺バスシステムにも応用可能であるこ
とが理解されるべきである。さらに、６６ＭＨｚ装置は
６６ＭＨｚＥＮＡＢＬＥラインから完全に切断され得る
ことが注目される。同様に、好ましい実施例では３３Ｍ
Ｈｚ装置は６６ＭＨｚＥＮＡＢＬＥラインをローに駆動
するように構成されているが、このシステムはその代わ
りとして３３ＭＨｚ装置がイネーブルライン（通常は受
動的にローに引下げられる）をハイに駆動するように構
成可能であろう。
【図面の簡単な説明】
【図１】周辺バスシステムを実現する、先行技術による
コンピュータシステムの図である。
【図２】本発明の好ましい実施例に従い構成されたＰＣ
Ｉバスシステムを実現するコンピュータシステムの図で
ある。
【図３】図２のＰＣＩバスシステムの動作を示すフロー
チャートの図である。
【図４】図２のＰＣＩバスシステムに対する自動構成モ
ードを示すフローチャートの図である。
【符号の説明】
４０ ＣＰＵローカルバス ５０ バスインタフェースユニット １００ ＰＣＩバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャーマン・リー アメリカ合衆国、90275 カリフォルニア 州、ランチョ・パロス・ベルデス、シーダ ーブラフ・ドライブ、28531 (72)発明者 マイケル・ティー・ワイザー アメリカ合衆国、78744 テキサス州、オ ースティン、サロマ・プレイス、4608 (54)【発明の名称】 コンピュータシステム、ＰＣＩバスクロック信号周波数における変化に応答してＰＣＩバス装置 のコンフィギュレーションレジスタを再構成する方法、およびＰＣＩバス装置がＰＣＩバスと異 なる動作速度を有することをオペレータに通知する方法

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 ローカルバスに接続されたＣＰＵと、 周辺バスと、 前記ローカルバスおよび前記周辺バスに結合され、前記
    ローカルバスと前記周辺バスとの間のデータおよびアド
    レス信号の転送を調整するためのバスインタフェースユ
    ニットと、 前記周辺バスに結合された周辺バス装置と、 前記周辺バスに接続され、クロック信号ラインを通して
    前記周辺バス装置に与えられる周辺バスクロック信号を
    特定の周波数で駆動するためのクロックドライバと、 前記周辺バス装置および前記バスインタフェースユニッ
    トに接続されたイネーブルラインとを含み、 前記イネーブルラインは前記クロックドライバによりモ
    ニタされ、前記クロックドライバが前記周辺バスクロッ
    ク信号を駆動する周波数は、前記イネーブルラインの状
    態に依存する、コンピュータシステム。
  2. 【請求項２】 前記クロックドライバは前記バスインタ
    フェースユニットの一部を形成する、請求項１に記載の
    システム。
  3. 【請求項３】 前記周辺バス装置は前記イネーブルライ
    ンを電源電圧に接続するための内部回路を含む、請求項
    １に記載のシステム。
  4. 【請求項４】 内部回路は、周辺バス装置が高周辺バス
    クロック信号周波数で動作する能力を示す、請求項３に
    記載のシステム。
  5. 【請求項５】 前記高周辺バスクロック信号周波数は、
    ３３ＭＨｚよりも高い周波数である、請求項４に記載の
    システム。
  6. 【請求項６】 前記高周辺バスクロック信号周波数は、
    およそ６６ＭＨｚの周波数である、請求項５に記載のシ
    ステム。
  7. 【請求項７】 前記周辺バスはＰＣＩバスを含む、請求
    項６に記載のシステム。
  8. 【請求項８】 前記クロックドライバは前記バスクロッ
    ク信号を最高６６ＭＨｚの周波数で駆動する、請求項７
    に記載のシステム。
  9. 【請求項９】 さらに第２の周辺バス装置を含み、前記
    第２の周辺バス装置は前記イネーブルラインを接地に接
    続する内部回路を含む、請求項３に記載のシステム。
  10. 【請求項１０】 前記第２の周辺バス装置の内部回路
    は、第２の周辺バス装置が高周辺バスクロック信号周波
    数で動作する能力がないことを示す、請求項９に記載の
    システム。
  11. 【請求項１１】 前記第２の周辺バス装置は比較的低い
    クロック信号周波数で動作可能である、請求項９に記載
    のシステム。
  12. 【請求項１２】 前記低いクロック信号周波数は３３Ｍ
    Ｈｚに等しいかまたはそれよりも低い、請求項１１に記
    載のシステム。
  13. 【請求項１３】 前記クロックドライバは比較的低いク
    ロック信号周波数で前記周辺バスクロック信号を駆動す
    る、請求項１１に記載のシステム。
  14. 【請求項１４】 ローカルバスに接続された中央処理装
    置と、 ＰＣＩバスと、 前記ローカルバスおよび前記ＰＣＩバスに結合され、前
    記ローカルバスと前記ＰＣＩバスとの間のデータおよび
    アドレス信号の転送を調整するためのバスインタフェー
    スユニットと、 前記ＰＣＩバスに結合された周辺ＰＣＩバス装置と、 前記ＰＣＩバスに接続され、ＰＣＩバス、前記バスイン
    タフェースユニット、および前記周辺ＰＣＩバス装置の
    能力に基づき少なくとも２つの周波数のうち１つでＰＣ
    Ｉバスクロック信号を駆動するためのクロックドライバ
    とを含む、コンピュータシステム。
  15. 【請求項１５】 前記２つの周波数は低周波数クロック
    信号および高周波数クロック信号を含み、もし前記ＰＣ
    Ｉバス、前記バスインタフェースユニットおよび前記周
    辺ＰＣＩバス装置が高周波数バスクロック信号に対応可
    能ならば、前記クロックドライバは前記ＰＣＩバスクロ
    ック信号を高周波数でしか駆動しない、請求項１４に記
    載のシステム。
  16. 【請求項１６】 前記ＰＣＩバスは、前記クロックドラ
    イバ、前記バスインタフェースユニットおよび前記周辺
    ＰＣＩバス装置に接続された高周波数イネーブルライン
    を含む、請求項１５に記載のシステム。
  17. 【請求項１７】 前記高周波数イネーブルラインは、前
    記バスインタフェースユニットが高周波数バスクロック
    信号に対応可能ならば、前記バスインタフェースユニッ
    トにより受動的にハイに引上げられる、請求項１６に記
    載のシステム。
  18. 【請求項１８】 前記高周波数イネーブルラインは、も
    し前記周辺ＰＣＩバス装置が高周波数バスクロック信号
    に対応可能ならば、前記周辺ＰＣＩバス装置により受動
    的にアサートされる、請求項１７に記載のシステム。
  19. 【請求項１９】 前記クロックドライバは、もし前記高
    周波数イネーブルラインがアサートされれば高周波数Ｐ
    ＣＩバスクロック信号を駆動する、請求項１８に記載の
    システム。
  20. 【請求項２０】 前記高周波数イネーブルラインは、も
    し前記周辺ＰＣＩバス装置が高周波数バスクロック信号
    に対応不可能であれば、前記周辺ＰＣＩバス装置により
    デアサートされる、請求項１７に記載のシステム。
  21. 【請求項２１】 前記クロックドライバは、もし前記高
    周波数イネーブルラインがデアサートされれば低周波数
    ＰＣＩバスクロック信号を駆動する、請求項２０に記載
    のシステム。
  22. 【請求項２２】 前記バスインタフェースユニットおよ
    び前記周辺ＰＣＩバス装置は各々、高周波数ＰＣＩバス
    クロック信号に対応する能力を示す専用ビットを有する
    状態レジスタを含む、請求項１４に記載のシステム。
  23. 【請求項２３】 前記周辺ＰＣＩバス装置はＭＩＮ＿Ｇ
    ＮＴレジスタおよびＭＡＸ＿ＬＡＴレジスタを含み、こ
    れらレジスタのパラメータはＰＣＩバスクロック信号周
    波数における変化に応答して修正される、請求項２２に
    記載のシステム。
  24. 【請求項２４】 ＭＩＮ＿ＧＮＴレジスタおよびＭＡＸ
    ＿ＬＡＴレジスタのパラメータは、ＰＣＩバスクロック
    信号周波数における変化に応答して自動的に修正され
    る、請求項２３に記載のシステム。
  25. 【請求項２５】 低周波数信号は０と３３ＭＨｚとの間
    であり、高周波数信号は３３ＭＨｚと６６ＭＨｚとの間
    である、請求項１５に記載のシステム。
  26. 【請求項２６】 ＰＣＩバスクロック信号周波数におけ
    る変化に応答してＰＣＩバス装置のコンフィギュレーシ
    ョンレジスタを再構成するための方法であって、 （ａ） ＰＣＩバスクロック信号周波数を判断するステ
    ップと、 （ｂ） ＰＣＩバスクロック信号周波数が変更されてい
    るかどうかを判断するステップと、 （ｃ） ＰＣＩバスクロック信号周波数における変化に
    応答して前記ＰＣＩバス装置のコンフィギュレーション
    レジスタを再構成するステップとを含む、ＰＣＩバス装
    置のコンフィギュレーションレジスタを再構成するため
    の方法。
  27. 【請求項２７】 コンフィギュレーションレジスタはＭ
    ＩＮ＿ＧＮＴおよびＭＡＸ＿ＬＡＴレジスタを含む、請
    求項２６に記載の方法。
  28. 【請求項２８】 ＰＣＩバスクロック信号周波数は、Ｐ
    ＣＩバスへの３３ＭＨｚ装置の追加に応答して、６６Ｍ
    Ｈｚから３３ＭＨｚに変更される、請求項２６に記載の
    方法。
  29. 【請求項２９】 装置のクロック速度は専用状態ビット
    から判断される、請求項２８に記載の方法。
  30. 【請求項３０】 ＰＣＩバスクロック信号周波数は、Ｐ
    ＣＩバスからの３３ＭＨｚ装置の除去に応答して、３３
    ＭＨｚから６６ＭＨｚに変更される、請求項２６に記載
    の方法。
  31. 【請求項３１】 装置のクロック速度は専用状態ビット
    から判断される、請求項３０に記載の方法。
  32. 【請求項３２】 ＰＣＩバス装置がＰＣＩバスと異なる
    動作速度を有することをオペレータに通知するための方
    法であって、 （ａ） ＰＣＩバスの動作速度能力を判断するステップ
    と、 （ｂ） 各装置に関する専用状態ビットの状態を検査す
    ることにより、ＰＣＩバス上に存在する各装置の動作速
    度能力を判断するステップと、 （ｃ） ＰＣＩバスの動作速度能力を各装置の動作速度
    能力と比較するステップと、 （ｄ） ＰＣＩバスの動作速度能力とＰＣＩ装置の動作
    速度能力とが異なれば、オペレータに対し出力信号を発
    生するステップとを含む、ＰＣＩバス装置がＰＣＩバス
    と異なる動作速度を有することをオペレータに通知する
    方法。
JP7233827A 1994-09-19 1995-09-12 コンピュータシステム、ｐｃｉバスクロック信号周波数における変化に応答してｐｃｉバス装置のコンフィギュレーションレジスタを再構成する方法、およびｐｃｉバス装置がｐｃｉバスと異なる動作速度を有することをオペレータに通知する方法 Pending JPH08180013A (ja)

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