JP5244037B2

JP5244037B2 - メモリデバイス、メモリデバイス制御装置

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Publication number: JP5244037B2
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Inventors: 英明山下; 健大塚
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Description

本発明は、メモリデバイスおよびメモリデバイス制御装置に関する。

メモリデバイスは、データを記憶可能な半導体記憶素子を内蔵している。メモリデバイス制御装置は、メモリデバイスに接続可能である。メモリデバイス制御装置は、メモリデバイスにデータを書き込んだり、メモリデバイスからデータを読み出したりすることができる。

従来のメモリデバイスおよびメモリデバイス制御装置は、それぞれバスを備えている。メモリデバイスのバスとメモリデバイス制御装置のバスとは、異なる速度で動作している。

特開２００６−１９５９４８号公報には、異なる速度で動作するバス間においてデータを転送可能とするバスブリッジを開示している。バスブリッジは、複数の様々な周波数に対応し、バス間に並列に接続されている。双方のバスのクロック周波数の関係に応じて、バスブリッジを選択することにより、異なった２つのバスが異なる速度で動作していても、バス間においてデータの転送が可能である。

図２５は、従来のメモリデバイスおよびメモリデバイス制御装置のブロック図である。ホストＰＣ１０１は、パーソナルコンピュータなどに代表される情報処理装置である。メモリデバイス１０３は、フラッシュメモリなどの不揮発性メモリを搭載している。アダプタ１０２は、ホストＰＣ１０１とメモリデバイス１０３とを接続することができる。アダプタ１０２は、第１のバスブリッジ２２２１、第２のバスブリッジ２２２２、第３のバスブリッジ２２２３、第４のバスブリッジ２２２４、第１の選択部２２３１、および第２の選択部２２３２を備えている。第１のバスブリッジ２２２１、第２のバスブリッジ２２２２、第３のバスブリッジ２２２３、第４のバスブリッジ２２２４は、それぞれ異なる周波数で動作する。第１の選択部２２３１は、ホストＰＣ１０１の動作周波数に応じてバスブリッジを選択可能である。第２の選択部２２３２は、メモリデバイス１０３の動作周波数に応じてバスブリッジの選択可能である。

特開２００６−１９５９４８号公報

しかしながら、図２５に示すメモリデバイス及びメモリデバイス制御装置は、ホストＰＣとメモリデバイスとは最大の動作周波数で動作させることができるが、各バス、ホストＰＣ、メモリデバイスの特性に合わせて最適な動作モードで動作させることができない。

本発明のメモリデバイスおよびメモリデバイス制御装置は、各バス、ホストＰＣ、メモリデバイスの特性に合わせて最適な動作モードで動作可能とすること目的とする。

本発明のメモリデバイス制御装置は、メモリデバイスを接続可能なメモリデバイス制御装置であって、当該メモリデバイス制御装置に前記メモリデバイスが接続されたことを認識した時に、前記メモリデバイスに対してデバイス情報を要求するデバイス情報要求部と、前記デバイス情報要求部で取得したデバイス情報に基づき、前記メモリデバイスの拡張機能を有効化する拡張機能有効化部とを備え、前記メモリデバイスにおける前記拡張機能を用いて前記メモリデバイスへアクセスを行うとともに、前記デバイス情報要求部は、ストライピング構成をデバイス情報として受け取り、ストライピング単位でデータ転送が完了した領域を判別する領域判定部と転送が完了したストライピング単位のデータを管理する領域カウンタによってストライピングサイズで内部バッファの管理を行い、前記メモリデバイスから当該メモリデバイス制御装置に転送されたデータのホスト機器への転送を開始するものである。

本発明によれば、各バス、ホストＰＣ、メモリデバイスの特性に合わせて最適な動作モードで動作可能とすることができる。

実施の形態１にかかるメモリデバイスおよびメモリデバイス制御装置のブロック図実施の形態１にかかるメモリデバイス制御装置の動作を示すフロー図実施の形態１にかかるメモリデバイスとメモリデバイス制御装置との間におけるコマンドとデータの流れを示す模式図実施の形態１にかかるメモリデバイスおよびメモリデバイス制御装置のバッファ管理を説明する模式図実施の形態１にかかるメモリデバイスおよびメモリデバイス制御装置のバッファ管理を説明する模式図実施の形態２にかかるメモリデバイスおよびメモリデバイス制御装置のブロック図実施の形態２にかかるメモリデバイスおよびメモリデバイス制御装置の制限値を示す特性図実施の形態２にかかるメモリデバイスおよびメモリデバイス制御装置の制限値を示す特性図実施の形態２にかかるメモリデバイスおよびメモリデバイス制御装置の制限値を示す特性図実施の形態２にかかるメモリデバイスおよびメモリデバイス制御装置の制限値を示す特性図実施の形態２にかかるメモリデバイスおよびメモリデバイス制御装置の動作を示すフロー図実施の形態３にかかるメモリデバイスおよびメモリデバイス制御装置のブロック図実施の形態３にかかるメモリデバイスおよびメモリデバイス制御装置の処理データの流れを説明する模式図実施の形態４にかかるメモリデバイスおよびメモリデバイス制御装置間で転送可能なデータテーブルを示す模式図実施の形態５にかかるメモリデバイスおよびメモリデバイス制御装置のプロトコル変換を説明する模式図実施の形態６にかかるメモリデバイスおよびメモリデバイス制御装置のブロック図実施の形態６にかかるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図実施の形態６にかかるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図実施の形態６にかかるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図実施の形態６にかかるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図実施の形態７にかかるメモリデバイスおよびメモリデバイス制御装置の構成を示すブロック図実施の形態７にかかるメモリデバイスおよびメモリデバイス制御装置を説明する模式図実施の形態７にかかるメモリデバイスおよびメモリデバイス制御装置のＨＤＤ上のアクセス順を示す模式図実施の形態７にかかるメモリデバイスおよびメモリデバイス制御装置のＨＤＤ上のアクセス順を示す模式図実施の形態８にかかるメモリデバイス及びメモリデバイス制御装置間のデータ転送の具体例を示すタイミングチャート規格情報のデータ構造を示す模式図拡張機能の有効化処理の流れを示すフローチャート従来のメモリデバイスおよびメモリデバイス制御装置のブロック図

本発明の第１のメモリデバイス制御装置は、メモリデバイスを接続可能なメモリデバイス制御装置であって、当該メモリデバイス制御装置に前記メモリデバイスが接続されたことを認識した時に、前記メモリデバイスに対してデバイス情報を要求するデバイス情報要求部と、前記デバイス情報要求部で取得したデバイス情報に基づき、前記メモリデバイスの拡張機能を有効化する拡張機能有効化部とを備え、前記メモリデバイスにおける拡張機能を用いて前記メモリデバイスへアクセスを行うものである。

本発明の第２のメモリデバイス制御装置は、ホスト機器とアダプタとを備え、メモリデバイスを制御可能なメモリデバイス制御装置であって、前記ホスト機器は、前記アダプタに対して満たさなければならない動作制約を通知する動作制約通知部を備え、前記アダプタは、前記動作制約通知部からの動作制約とメモリデバイスから取得したデバイス情報とをもとに有効にする拡張機能を選択する拡張機能選択部を備えたものである。

本発明のメモリデバイス制御装置は、上記構成を基本として、以下のような態様をとることができる。

本発明のメモリデバイス制御装置において、前記拡張機能有効化部は、前記デバイス情報要求部が取得した前記デバイス情報に拡張情報が含まれているか判断し、前記拡張情報が含まれている場合は、前記メモリデバイスにおける拡張機能を用いて前記メモリデバイスにアクセスを行う構成とすることができる。

本発明のメモリデバイス制御装置において、前記デバイス情報要求部は、最大データバス幅をデバイス情報として受け取り、前記拡張機能有効化部は、最大データバス幅で動作することを要求する構成とすることができる。

本発明のメモリデバイス制御装置において、前記デバイス情報要求部は、ストライピング構成をデバイス情報として受け取り、内部バッファの管理をストライピングサイズで行う構成とすることができる。

本発明のメモリデバイス制御装置において、動作制約と前記メモリデバイスからのデバイス情報とをもとに有効にする拡張機能を選択する拡張機能選択部を、さらに備えた構成とすることができる。

本発明のメモリデバイス制御装置において、前記拡張機能選択部は、動作制約の下限の制限値を満たす拡張機能とパラメータとを求め、次に、動作制約の上限の制約値を超えないように性能を高める拡張機能とパラメータとを求める構成とすることができる。

本発明のメモリデバイス制御装置において、前記デバイス情報通知部からのデバイス情報と前記動作制約通知部からの動作制約とから冗長部分を削減したプロトコルを生成する新プロトコル生成部を、さらに備え、前記メモリデバイスへ新プロトコルを通知して、新プロトコルでアクセスを行う構成とすることができる。

本発明のメモリデバイス制御装置において、前記新プロトコル生成部は、前記メモリデバイス標準のコマンド内で受け渡しする情報の中から、前記ホスト機器の制御に必要な情報のみを受け渡しする新コマンドを生成する構成とすることができる。

本発明のメモリデバイス制御装置において、前記新プロトコル生成部は、前記ホスト機器とのデータ転送のアクセス単位と同サイズの情報を受け渡しする新コマンドを生成する構成とすることができる。

本発明のメモリデバイス制御装置において、前記新プロトコル生成部は、前記アダプタ内に所定サイズのバッファを設けて前記メモリデバイス間の転送を物理的に連続した領域への転送に変換する構成とすることができる。

本発明のメモリデバイス制御装置において、前記新プロトコル生成部は、前記アダプタ内のバッファに蓄積後、前記ホスト機器のアドレス空間に変換して転送する構成とすることができる。

本発明のメモリデバイスは、メモリデバイス制御装置とインターフェースを介して接続可能なメモリデバイスであって、当該メモリデバイスの拡張機能を制御する拡張機能制御部と、前記メモリデバイス制御装置からの要求に対して前記メモリデバイス制御装置にデバイス情報を通知するデバイス情報通知部とを備え、前記拡張機能制御部は、前記メモリデバイス制御装置からの拡張機能の有効化の要求に対して拡張機能を有効にするものである。

本発明のメモリデバイスは、上記構成を基本として、以下のような態様をとることができる。

本発明のメモリデバイスにおいて、前記デバイス情報通知部は、動作クロックの最大動作周波数をデバイス情報として通知し、前記メモリデバイス制御装置からの最大動作周波数で動作することの要求を受けて、前記メモリデバイス制御装置からの拡張機能を用いたアクセスに応答する構成とすることができる。

本発明のメモリデバイスにおいて、前記デバイス情報通知部は、最大データバス幅をデバイス情報として通知し、前記メモリデバイス制御装置からの最大データバス幅で動作することの要求を受けて、前記メモリデバイス制御装置からの拡張機能を用いたアクセスに応答する構成とすることができる。

本発明のメモリデバイスにおいて、前記デバイス情報通知部は、ストライピング構成をデバイス情報として通知し、前記メモリデバイス制御装置からの最大データバス幅で動作することの要求を受けて、前記メモリデバイス制御装置からの拡張機能を用いたアクセスに応答する構成とすることができる。

本発明のメモリデバイスにおいて、前記メモリデバイス制御装置が生成した新プロトコルに対応する新プロトコル制御部を、さらに備えた構成とすることができる。

本発明のメモリデバイス制御装置において、前記デバイス情報要求部は、動作クロックの最大動作周波数をデバイス情報として前記メモリデバイスから受け取り、前記拡張機能有効化部は、最大動作周波数で動作することを要求する構成とすることができる。

（実施の形態１）
図１は、本発明の実施の形態１におけるメモリデバイスおよびメモリデバイス制御装置のブロック図である。

ホストＰＣ１０１は、パーソナルコンピューターなどに代表される情報処理装置である。ホストＰＣ１０１は、中央演算処理装置（ＣＰＵ）、ハードディスクドライブ（ＨＤＤ）、ランダムアクセスメモリ（ＲＡＭ）を備えている。

アダプタ１０２は、ホストＰＣ１０１とメモリデバイス１０３とに接続することができる。アダプタ１０２は、拡張機能有効化部１２１とデバイス情報要求部１２２とを備えている。拡張機能有効化部１２１は、デバイス情報要求部１２２がメモリデバイス１０３から取得したデバイス情報に基づき、メモリデバイス１０３の拡張機能制御部１３１に対して拡張機能の有効化を要求する。デバイス情報要求部１２２は、メモリデバイス１０３における機能及び特徴やアダプタ１０２とのインターフェースのデバイス情報などを取得するために、デバイス情報通知部１３２に対してデバイス情報の取得を要求する。

メモリデバイス１０３は、フラッシュメモリなどの不揮発性メモリを搭載している。メモリデバイス１０３は、少なくともデータを書き込みまたは読み出し可能な記憶素子を内蔵していればよい。メモリデバイス１０３は、拡張機能制御部１３１とデバイス情報通知部１３２とを備えている。拡張機能制御部１３１は、拡張機能有効化部１２１から有効化要求があれば、メモリデバイス１０３の拡張機能を有効化する。デバイス情報通知部１３２は、メモリデバイス１０３の機能及び特徴、およびメモリデバイス１０３とアダプタ１０２とのインターフェースなどのデバイス情報を、管理する。デバイス情報通知部１３２は、デバイス情報要求部１２２によるデバイス情報の取得要求があった際に、デバイス情報をデバイス情報要求部１２２に送る。

図２は、メモリデバイス制御装置の動作を示すフローチャートである。図２を参照して、アダプタ１０２に拡張機能を有するメモリデバイス１０３が接続された場合と、アダプタ１０２に拡張機能を有しないメモリデバイス１０３が接続された場合の動作を説明する。

まず、スタートステップＳ２０１において、アダプタ１０２の電源が投入されて初期化が完了する。次に、アダプタ１０２は、メモリデバイス１０３が接続されるまで待機する（Ｓ２０２）。アダプタ１０２にメモリデバイス１０３が接続されると、デバイス情報要求部１２２はメモリデバイス１０３からデバイス情報を取得する（Ｓ２０３）。次に、拡張機能有効化部１２１は、デバイス情報要求部１２２において取得したデバイス情報に拡張機能が存在する情報が含まれているか否かを判定する（Ｓ２０４）。拡張機能有効化部１２１は、デバイス情報に拡張機能が存在する情報が含まれている場合は、拡張機能を選択する（Ｓ２１１）。一方、拡張機能有効化部１２１は、デバイス情報に拡張機能が存在する情報が含まれていない場合は、通常動作を実行する（Ｓ２２１）。アダプタ１０２は、通常動作（Ｓ２２１）においては、拡張機能を有効にすることなく、ホストＰＣ１０１の標準の汎用インターフェースとして動作する。

拡張機能有効化部１２１は、拡張機能が選択された場合（Ｓ２１１）、メモリデバイス１０３の拡張機能制御部１３１に、拡張機能を有効にする要求を送る（Ｓ２１２）。次に、アダプタ１０２は、利用する拡張機能を有効にする（Ｓ２１３）。次に、アダプタ１０２は、拡張機能を利用してメモリデバイス１０３に対してアクセスを行う（Ｓ２１４）。

図３から図５を参照して、さらに詳しく拡張機能を有効にする場合の動作について具体的に説明を行う。

図３は、アダプタ１０２とメモリデバイス１０３との間のコマンドとデータの受け渡しを示すシーケンス図である。図３に示すように、まずアダプタ１０２は、メモリデバイス１０３に対してデバイス情報を要求する。メモリデバイス１０３は、アダプタ１０２からデバイス情報の要求があれば、デバイス情報をアダプタ１０２へ送る。デバイス情報は、最大動作周波数、最大データバス幅、ストライプ構成などが含まれている。次に、アダプタ１０２は、メモリデバイス１０３から送られるデバイス情報に基づき、メモリデバイス１０３に対して拡張機能を有効化する命令を送る。メモリデバイス１０３は、アダプタ１０２から拡張機能を有効化する命令が送られると、自身の拡張機能を有効化する。メモリデバイス１０３は、拡張機能の有効化処理が終われば、完了通知をアダプタ１０２に送る。アダプタ１０２は、メモリデバイス１０３から完了通知を受けると、メモリデバイス１０３に対するアクセスを開始する。このアクセスは、例えば、メモリデバイス１０３にデータを書き込むためのアクセス、メモリデバイス１０３に記憶されているデータを読み出すためのアクセスなどである。なお、アダプタ１０２は、メモリデバイス１０３が拡張機能に対応していない場合、あるいはメモリデバイス１０３における拡張機能が非動作状態の場合は、拡張機能を除く機能に基づいてメモリデバイス１０３にアクセスする。

拡張機能の一例として、最大周波数の変更を行う場合の動作を説明する。アダプタ１０２の拡張機能有効化部１２１は、メモリデバイス１０３から動作可能な最大周波数の通知を受けると、アダプタ１０２側において動作可能な最大周波数を選択する。

具体的には、外部インターフェースがＣａｒｄＢｕｓ規格に準拠したメモリデバイス１０３は、ホストＰＣ１０１と直接接続する際には、ＣａｒｄＢｕｓ規格で決められている方法で接続される。つまり、動作周波数は、ＣａｒｄＢｕｓ規格における最大の動作周波数である３３ＭＨｚに設定される。メモリデバイス１０３が６６ＭＨｚで動作可能な拡張機能を備えていたとしても、ホストＰＣ１０１がＣａｒｄＢｕｓ規格に準拠した３３ＭＨｚの動作周波数にしか対応していない場合は、ホストＰＣ１０１とメモリデバイス１０３とは３３ＭＨｚの動作周波数に基づいてアクセス可能な状態になる。なお、「ＰＣＭＣＩＡ」は、「Personal Computer Memory Card International Association」の略称である。「ＣａｒｄＢｕｓ規格」は、ＰＣＭＣＩＡが策定した３２ビットインターフェース規格である。

一方、このメモリデバイス１０３を、拡張機能に対応したアダプタ１０２に接続した場合、メモリデバイス１０３は、アダプタ１０２からの制御により拡張機能が「有効」に設定され、６６ＭＨｚの動作周波数で動作することができる。すなわち、ＣａｒｄＢｕｓ規格準拠のデータ転送に比べて、約２倍の転送速度でデータ転送が可能になる。

図４、図５を参照して、メモリデバイス１０３に物理メモリを複数内蔵して、データのストライピングを行った場合の動作を説明する。まず、アダプタ１０２は、メモリデバイス１０３から、デバイス情報としてストライプ情報を取得する。アダプタ１０２は、メモリデバイス１０３から取得したストライプ情報を用いて、自身の制御方法を変更する。

図４は、ストライプ情報を利用していないデフォルト状態のバッファ構成である。図４に示すアダプタ１０２には、サイズが１２８バイトのバッファメモリを４つ備えている。つまり、アダプタ１０２は、ホストＰＣ１０１からのアクセスを１２８バイトの基本単位で管理している。アダプタ１０２は、この基本単位に基づいて、メモリデバイス１０３へのアクセスを行う。

ここで、アダプタ１０２は、ストライプ情報を参照することによって、メモリデバイス１０３のバッファ構成が図５に示すバッファ構成（４Ｋバイト×４メモリ）であることを認識した場合、バッファの管理を３２Ｋバイト（８Ｋバイト×４）で管理する。アダプタ１０２は、メモリデバイス１０３への基本アクセス単位をメモリデバイス１０３のバッファ構成と合致させることにより、メモリデバイス１０３の特性に合わせた最適なアクセスが可能になる。なお、「ストライプ情報」は、ストライプサイズとストライプ数の情報を含む。

具体的には、近年の不揮発性メモリデバイスとして主流であるフラッシュメモリを用いたメモリデバイス１０３は、複数のフラッシュメモリを内蔵し、複数のフラッシュメモリを並列に動作させている。このような複数のフラッシュメモリを、管理テーブル等を用いてまとめて管理を行うことで、処理のオーバヘッドを削減して、データ転送速度の高速化を図っている。したがって、アダプタ１０２は、メモリデバイス１０３に対してストライピングの単位を意識したアクセスを行うことで、メモリデバイス１０３との間で高速にアクセスすることが可能になる。上記構成では、データサイズを変更することでアクセスの高速化を可能としているが、最大データバス幅などを変更したとしてもアクセスの高速化が可能である。

本実施の形態によれば、アダプタ１０２においてメモリデバイス１０３におけるストライプ情報を取得し、取得したストライプ情報に合わせてバッファ管理を行う構成としたことで、メモリデバイス１０３の特性に合わせた最適なアクセスが可能となる。したがって、アダプタ１０２とメモリデバイス１０３との間におけるアクセスを高速化できる。

なお、本実施の形態におけるホストＰＣ１０１は、本発明のホスト機器の一例である。本実施の形態におけるアダプタ１０２は、本発明のメモリデバイス制御装置の一例である。本実施の形態におけるメモリデバイス１０３は、本発明のメモリデバイスの一例である。本実施の形態における拡張機能有効化部１２１は、本発明の拡張機能有効化部の一例である。本実施の形態におけるデバイス情報要求部１２２は、本発明のデバイス情報要求部の一例である。本実施の形態における拡張機能制御部１３１は、本発明の拡張機能制御部の一例である。本実施の形態におけるデバイス情報通知部１３２は、本発明のデバイス情報通知部の一例である。

（実施の形態２）
図６は、本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置のブロック図である。

ホストＰＣ１０１は、パーソナルコンピューターなどに代表される情報処理装置である。ホストＰＣ１０１は、中央演算処理装置（ＣＰＵ）、ハードディスクドライブ（ＨＤＤ）、ランダムアクセスメモリ（ＲＡＭ）を備えている。ホストＰＣ１０１は、動作制約通知部６１１を備えている。

アダプタ１０２は、ホストＰＣ１０１とメモリデバイス１０３とに接続することができる。アダプタ１０２は、拡張機能有効化部１２１とデバイス情報要求部１２２とを備えている。拡張機能有効化部１２１は、デバイス情報要求部１２２がメモリデバイス１０３から取得したデバイス情報に基づき、拡張機能制御部１３１に対して拡張機能の有効化を要求する。デバイス情報要求部１２２は、メモリデバイス１０３における機能及び特徴やアダプタ１０２とのインターフェースのデバイス情報などを取得するために、デバイス情報通知部１３２に対してデバイス情報の取得を要求する。アダプタ１０２は、さらに拡張機能選択部６２１を備えている。

メモリデバイス１０３は、フラッシュメモリなどの不揮発性メモリを搭載している。メモリデバイス１０３は、少なくともデータを書き込みまたは読み出し可能な記憶素子を内蔵していればよい。メモリデバイス１０３は、拡張機能制御部１３１とデバイス情報通知部１３２とを備えている。拡張機能制御部１３１は、拡張機能有効化部１２１から有効化要求があれば、メモリデバイス１０３の拡張機能を有効化する。デバイス情報通知部１３２は、メモリデバイス１０３の機能及び特徴、メモリデバイス１０３とアダプタ１０２とのインターフェースのデバイス情報などの情報を、管理する。デバイス情報通知部１３２は、デバイス情報要求部１２２によるデバイス情報の取得要求があった際に、デバイス情報をデバイス情報要求部１２２に送る。

動作制約通知部６１１は、メモリデバイス１０３を利用する上での動作制約をアダプタ１０２に通知する。動作制約は、電力の上限値の情報、データの転送速度の情報を含む。電力の上限値は、ホストＰＣ１０１がアプリケーションプログラムを実行する時の電力の上限値である。転送速度は、映像（動画）をスムーズに表示することができるデータ転送の速度である。

拡張機能選択部６２１は、動作制約通知部６１１から通知される動作制約を満たすように、拡張機能を選択する。

図７Ａは、動作周波数とデータの転送速度との関係を示すグラフである。図７Ｂは、データ幅とデータの転送速度との関係を示すグラフである。図７Ｃは、動作周波数とホストＰＣの電力との関係を示すグラフである。図７Ｄは、データ幅とホストＰＣの電力との関係を示すグラフである。以下、拡張機能選択部６２１が、ホストＰＣ１０１が要求する動作制約を満たすように、拡張機能とそのパラメータを選択する動作について説明する。

まず、デバイス情報通知部１３２は、デバイス情報を保持している。デバイス情報通知部１３２が保持しているデバイス情報は、図７Ａ〜図７Ｄに示すように、メモリデバイス１０３として設定可能なパラメータと、そのパラメータを変化させた時に変化する値の関係である。デバイス情報通知部１３２が保持しているデバイス情報は、例えば、動作周波数を変更した場合の転送速度（図７Ａ参照）と、データ幅を変更した場合の転送速度（図７Ｂ参照）と、動作周波数を変更した場合の電力（図７Ｃ参照）と、データ幅を変更した場合の電力（図７Ｄ参照）などである。これらのデバイス情報は、数式、または不連続なサンプル点での値で表すことができる。図７Ａ〜図７Ｄに示す破線は、ホストＰＣ１０１での動作制約の制限値である。

拡張機能選択部６２１は、図７Ａ〜図７Ｄに示す特性値（図中の実線）と制限値（破線）との関係より、拡張機能を選択することができる。すなわち、拡張機能選択部６２１は、図７Ａ〜図７Ｄにおいて実線で示すメモリデバイス１０３の特性と、破線で示すホストＰＣ１０１の動作制約の制限値とに基づいて、最適な拡張機能とそのパラメータとを選択する。最適な拡張機能とそのパラメータとを選択する方法について、図８を参照して説明する。

図８は、拡張機能選択部６２１が最適な拡張機能とそのパラメータとを選択する際のフローを示す。拡張機能選択部６２１は、選択フローに入ると、下限値の動作制約を選択し（Ｓ８０１）、ホストＰＣ１０１の要求が満たせる設定値を演算して求める（Ｓ８０２）。制約項目の選択は、ホストＰＣ１０１からの要求により選択することができる。制約項目の選択は、ホストＰＣ１０１から要求がなければ、アダプタ１０２で所定の順序で選択したり、不規則な順序で選択することができる。拡張機能選択部６２１は、処理Ｓ８０１及びＳ８０２を、設定可能な設定値が求まるまで繰り返す（Ｓ８０３、Ｓ８０７）。設定値は、制限値を超え、かつ設定可能な最小の設定値を選択する。

ここで、このパラメータが制限値（上限値）に影響が及ぶ場合には、パラメータがすべての制限値（上限値）を超えないことを確認する。パラメータのうち、制限値（上限値）を超えるパラメータが一つでもある場合には、「設定不可能な値」として処理する（Ｓ８０３におけるＮＯ判断）。演算結果が「設定可能な値」であれば（Ｓ８０３におけるＹＥＳ判断）、動作制約項目（上限値）を選択するステップへ進む（Ｓ８０４）。一方、全動作制約項目で設定可能な値を求めることができなければ、終了処理を行う（Ｓ８１１）。

設定可能な値が求まった場合の動作制約項目（上限値）の選択動作（Ｓ８０５）について説明する。下限値の設定値は、ホストＰＣ１０１が要求する最低限の動作性能を保証する値である。上限値の設定処理は、アダプタ１０２とメモリデバイス１０３とを動作可能な最大の性能で動作させるための設定値を設定する処理である。処理Ｓ８０５では、処理Ｓ８０１と同様に設定可能な制約項目を選択して、制限値を超えない設定値を演算する。拡張機能選択部６２１は、処理Ｓ８０４及びＳ８０５を、動作制約項目が無くなるまで繰り返し実行する。拡張機能選択部６２１は、全ての制約項目に対して設定値を演算する（Ｓ８０６）。

本実施の形態によれば、アダプタ１０２に対して、ホストＰＣ１０１の動作制約通知部６１１が動作制約を通知し、メモリデバイス１０３のデバイス情報通知部１３２がデバイス情報を通知し、アダプタ１０２の拡張機能有効化部１２１がメモリデバイス１０３の拡張機能を有効にすることにより、ホストＰＣ１０１の制約を満たした上で、メモリデバイス１０３の標準の転送速度を超えて高速にデータ転送を行うことができる。

なお、本実施の形態では、設定項目として、動作周波数、データ幅、転送速度、電力を例に挙げたが、他の項目においても同等に処理可能である。

本実施の形態におけるホストＰＣ１０１は、本発明のホスト機器の一例である。本実施の形態におけるアダプタ１０２は、本発明のメモリデバイス制御装置の一例である。本実施の形態におけるメモリデバイス１０３は、本発明のメモリデバイスの一例である。本実施の形態における拡張機能有効化部１２１は、本発明の拡張機能有効化部の一例である。本実施の形態におけるデバイス情報要求部１２２は、本発明のデバイス情報要求部の一例である。本実施の形態における拡張機能制御部１３１は、本発明の拡張機能制御部の一例である。本実施の形態におけるデバイス情報通知部１３２は、本発明のデバイス情報通知部の一例である。本実施の形態における動作制約通知部６１１は、本発明の動作制約通知部の一例である。本実施の形態における拡張機能選択部６２１は、本発明の拡張機能選択部の一例である。

（実施の形態３）
図９は、本発明の実施の形態３におけるメモリデバイスおよびメモリデバイス制御装置のブロック図である。

アダプタ１０２は、ホストＰＣ１０１とメモリデバイス１０３とに接続することができる。アダプタ１０２は、拡張機能有効化部１２１とデバイス情報要求部１２２とを備えている。拡張機能有効化部１２１は、デバイス情報要求部１２２がメモリデバイス１０３から取得したデバイス情報に基づき、拡張機能制御部１３１に対して拡張機能の有効化を要求する。デバイス情報要求部１２２は、メモリデバイス１０３における機能及び特徴やアダプタ１０２とのインターフェースのデバイス情報などを取得するために、デバイス情報通知部１３２に対してデバイス情報の取得を要求する。アダプタ１０２は、さらに拡張機能選択部６２１、新プロトコル生成部９２１を備えている。

メモリデバイス１０３は、フラッシュメモリなどの不揮発性メモリを搭載している。メモリデバイス１０３は、少なくともデータを書き込みまたは読み出し可能な記憶素子を内蔵していればよい。メモリデバイス１０３は、拡張機能制御部１３１とデバイス情報通知部１３２とを備えている。拡張機能制御部１３１は、拡張機能有効化部１２１から有効化要求があれば、メモリデバイス１０３の拡張機能を有効化する。デバイス情報通知部１３２は、メモリデバイス１０３の機能及び特徴、メモリデバイス１０３とアダプタ１０２とのインターフェースのデバイス情報などの情報を、管理する。デバイス情報通知部１３２は、デバイス情報要求部１２２によるデバイス情報の取得要求があった際に、デバイス情報をデバイス情報要求部１２２に送る。メモリデバイス１０３は、さらに新プロトコル制御部９３１を備えている。

図９に示すように、本実施の形態のメモリデバイスおよびメモリデバイス制御装置は、アダプタ１０２の新プロトコル生成部９２１とメモリデバイス１０３の新プロトコル制御部９３１との間において、新しいコマンドを定義する。新しいコマンドを定義することにより、コマンド処理のオーバヘッドを最小化することができる。

図１０は、新プロトコルの生成シーケンスを示す模式図である。新プロトコル生成前のシーケンスは、アダプタ１０２において、ホストＰＣ１０１で必要な情報を特定していなかった。具体的には、アダプタ１０２は、メモリデバイス１０３から、情報［１］〜［１００］の１００個の情報を定型的に取り出し、ホストＰＣ１０１へ通知していた。つまり、アダプタ１０２は、ホストＰＣ１０１で必要な情報が［１０］，［２０］，［２１］，［３０］であったとしても、情報［１］〜［１００］をメモリデバイス１０３から取得していたため、不必要な情報をメモリデバイス１０３からアダプタ１０２へ転送していることになる。メモリデバイス１０３から取得する情報が、動的に変化する情報であり、かつデータの書き込み及び読み出し時にコマンド発行が必要である場合、データ転送時間のオーバヘッドが発生し、転送時間が長くなってしまう。本実施の形態では、アダプタ１０２とメモリデバイス１０３との間において新プロトコルとして必要な情報を通知するコマンドを、新プロトコル生成部９２１と新プロトコル制御部９３１とで定義する。このような構成とすることにより、不必要な情報の送受信を減らすことができるのでデータの転送時間を短縮することができ、転送性能を上げることが可能になる。

さらに、ホストＰＣ１０１とアダプタ１０２との間の通信プロトコルが、ＰＣＩ−Ｅｘｐｒｅｓｓ規格などのようにパケットでの通信を行うプロトコルである場合、アダプタ１０２とメモリデバイス１０３との間のコマンドを、パケット化に適したサイズを選択することができる。このような構成とすることにより、ホストＰＣ１０１とアダプタ１０２との間のデータ転送を、さらに効率的に行うことが可能になる。

本実施の形態では、新プロトコル生成部９２１と新プロトコル制御部９３１との間において、新しいコマンドを定義することにより、コマンド処理のオーバヘッドを最小化することができる。よって、不必要な情報の送受信を減らすことができ、転送性能を上げることが可能になる。

すなわち、アダプタ１０２の新プロトコル生成部９２１により、ホストＰＣ１０１側とメモリデバイス１０３側の転送の冗長部分を削除することにより、転送を効率化することができる。

本実施の形態におけるホストＰＣ１０１は、本発明のホスト機器の一例である。本実施の形態におけるアダプタ１０２は、本発明のメモリデバイス制御装置の一例である。本実施の形態におけるメモリデバイス１０３は、本発明のメモリデバイスの一例である。本実施の形態における拡張機能有効化部１２１は、本発明の拡張機能有効化部の一例である。本実施の形態におけるデバイス情報要求部１２２は、本発明のデバイス情報要求部の一例である。本実施の形態における拡張機能制御部１３１は、本発明の拡張機能制御部の一例である。本実施の形態におけるデバイス情報通知部１３２は、本発明のデバイス情報通知部の一例である。本実施の形態における動作制約通知部６１１は、本発明の動作制約通知部の一例である。本実施の形態における拡張機能選択部６２１は、本発明の拡張機能選択部の一例である。本実施の形態における新プロトコル生成部９２１は、本発明の新プロトコル生成部の一例である。本実施の形態における新プロトコル制御部９３１は、本発明の新プロトコル制御部の一例である。

（実施の形態４）
図１１は、メモリデバイスとメモリデバイス制御装置との間で転送可能なデータテーブルを示す模式図である。なお、図１１に示すデータは、図９に示すメモリデバイスとメモリデバイス制御装置との間で転送されるデータである。

近年のホストＰＣ１０１のメモリ管理方式は、限られた物理的なメモリ空間を有効に使うために、ページ単位で管理を行なっていることが多い。ページは、メモリデバイス１０３の記憶領域において離散的に配置されていることが多い。したがって、メモリデバイス１０３を直接ホストＰＣ１０１へ接続してデータ転送を行う際には、ホストＰＣ１０１は、メモリデバイス１０３からホストＰＣ１０１へ転送するデータがどのページに対応するかを記載したリスト（ＳＧリスト）を、メモリデバイス１０３から取得する。ホストＰＣ１０１は、ＳＧリストに従って、メモリデバイス１０３からデータを転送する。

このようなデータ転送を実行するためには、図１１の処理ＯＰ１〜ＯＰ６に示すように、各ページ（例えば処理ＯＰ２）の転送が完了した時点で、次のページを知るためにＳＧリスト取得処理（例えば処理ＯＰ３）が必要となる。図１１の処理ＯＰ１〜処理ＯＰ６に示す処理では、データ転送時のオーバヘッドが拡大し、メモリデバイス１０３からホストＰＣ１０１へのデータ転送を効率的に行うことができない。

本実施の形態では、図１１の処理ＯＰ７，ＯＰ８に示すように、アダプタ１０２内でページの連続領域を確保して転送する。これにより、データ転送途中のＳＧリスト取得処理が不要になる。よって、ＳＧリスト取得処理のオーバヘッドを削減することができ、メモリデバイス１０３からホストＰＣ１０１へのデータ転送を効率的に行うことが可能になる。

（実施の形態５）
図１２は、ホストＰＣ１０１とアダプタ１０２とメモリデバイス１０３との間におけるデータ転送の概念を示すブロック図である。なお、図１２に示すデータ転送動作は、図９に示すメモリデバイスおよびメモリデバイス制御装置が実行することができる。

近年のホストＰＣは、主記憶領域の増大により、ＣＰＵは３２ビット空間から６４ビット空間への拡張が図られている。図１２に示すように、３２ビット空間にのみ対応しているメモリデバイス１０３を６４ビット空間に対応しているホストＰＣ１０１に接続し、メモリデバイス１０３からホストＰＣ１０１へデータ転送を行う場合には、ホストＰＣ１０１は、自身の３２ビット空間へデータを転送した後、そのデータの複製を作成する。したがって、ホストＰＣ１０１において、無駄な処理が発生していた。

本実施の形態では、上記のような無駄な処理の発生を無くすことができる。まず、メモリデバイス１０３からアダプタ１０２へデータ転送を行う。具体的には、アダプタ１０２は、ホストＰＣ１０１からの転送要求を受けた場合、メモリデバイス１０３に転送要求を発行する。アダプタ１０２が発行する転送要求は、アダプタ１０２内部のバッファ（３２ビット空間以内に配置）に対してデータ転送を行う転送要求である。アダプタ１０２は、メモリデバイス１０３から自身のバッファへ転送されたデータを、ホストＰＣ１０１が要求したアドレス（６４ビット空間に対応）へ転送する。

アダプタ１０２は、３２ビット空間にのみ対応しているメモリデバイス１０３のプロトコルを、６４ビット空間へデータを転送可能なプロトコルへ変換する。したがって、ホストＰＣ１０１がアダプタ１０２に対して６４ビット空間への対応を要求した場合、アダプタ１０２は、３２ビット空間にのみ対応しているメモリデバイス１０３から読み出したデータを、ホストＰＣ１０１における６４ビット空間へ転送することができる。これにより、ホストＰＣ１０１における無駄な処理を不要にすることができ、効率的に処理を行うことが可能になる。

（実施の形態６）
図１３は、本発明の実施の形態６におけるメモリデバイスおよびメモリデバイス制御装置のブロック図である。

ホストＰＣ１０１は、パーソナルコンピューターなどに代表される情報処理装置である。ホストＰＣ１０１は、中央演算処理装置（ＣＰＵ）、ハードディスクドライブ（ＨＤＤ）、ランダムアクセスメモリ（ＲＡＭ）を備えている。アダプタ１０２は、ホストＰＣ１０１とメモリデバイス１０３とに接続することができる。メモリデバイス１０３は、フラッシュメモリなどの不揮発性メモリを搭載している。メモリデバイス１０３は、少なくともデータを書き込みまたは読み出し可能な記憶素子を内蔵していればよい。

メモリデバイス１０３は、フラッシュメモリの管理単位でストライピングの基本単位であるフラッシュメモリモジュールＡ（１３３０）、フラッシュメモリモジュールＢ（１３３１）、フラッシュメモリモジュールＣ（１３３２）、およびフラッシュメモリモジュールＤ（１３３３）を備えている。メモリデバイス１０３は、フラッシュメモリモジュール１３３０〜１３３３に対するデータの書き込み及び読み出し制御を行うメモリコントローラー１３３４を備えている。

アダプタ１０２は、共有メモリ１３２１、インターフェース制御部１３２２、ＣＰＵ１３２３、領域カウンタ１３２４、および領域判別部１３２５を備えている。共有メモリ１３２１は、メモリデバイス１０３とホストＰＣ１０１との間のデータの受け渡しを行うことができる。インターフェース制御部１３２２は、ホストＰＣ１０１側のインターフェースとメモリデバイス１０３側のインターフェースとの接続を制御することができる。ＣＰＵ１３２３は、アダプタ１０２全体のシーケンスを制御することができる。領域カウンタ１３２４は、フラッシュメモリモジュール１３３０〜１３３３におけるデータ転送が完了した領域を管理することができる。領域判別部１３２５は、フラッシュメモリモジュール１３３０〜１３３３に含まれる記憶領域のうち、データ転送が完了した領域を判別する。

図１４は、ホストＰＣ１０１、アダプタ１０２、メモリデバイス１０３間におけるコマンド及びデータ転送の流れを示すタイミングチャートである。図１４を参照して、ＰＣＩバス、ＰＣＩ−Ｅｘｐｒｅｓｓバスなど、汎用のＰＣインターフェースを経由した転送（メモリデバイス１０３からホストＰＣ１０１への転送）を行う場合の処理について説明する。なお、データの転送方式は、ＤＭＡ（Direct Memory Access）転送方式を用いた。

図１４（ａ）は、ホストＰＣ１０１からアダプタ１０２へのコマンドである。図１４（ｂ）は、メモリデバイス１０３からアダプタ１０２へのＤＭＡ転送の処理である。図１４（ｃ）は、アダプタ１０２からホストＰＣ１０１へのＤＭＡ転送の処理である。

まず、アダプタ１０２は、ホストＰＣ１０１からコマンド１を受けると、メモリデバイス１０３からデータ１の転送が行われる。ＰＣＩ規格、ＰＣＩ−Ｅｘｐｒｅｓｓ規格上、転送の順序は問わない。データ転送の順序は、メモリデバイス１０３内の処理に依存するため、アダプタ１０２は、メモリデバイス１０３からデータ１の転送が完了した後に、ホストＰＣ１０１へのＤＭＡ転送（データ１）を開始する。したがって、ホストＰＣ１０１は、アダプタ１０２からのＤＭＡ転送が完了しなければ、次のコマンド（コマンド２）を発行しない。そのため、メモリモジュール１０３からホストＰＣ１０１へデータが届くまでのレイテンシ時間は、メモリデバイス１０３からアダプタ１０２へのＤＭＡ転送時間に、アダプタ１０２からホストＰＣ１０１へのＤＭＡ転送時間を加えた時間になる。したがって、メモリモジュール１０３に記憶されている映像データ（動画）を再生する時などにおいては、ユーザーがホストＰＣ１０１に再生命令を入力してから、表示装置に映像が表示されるまでの時間が長くなってしまう。

図１５を参照して、ホストＰＣ１０１から見たときのメモリデバイス１０３内のデータのアドレス順序を説明する。フラッシュメモリモジュールＡ（１３３０）、フラッシュメモリモジュールＢ（１３３１）、フラッシュメモリモジュールＣ（１３３２）、フラッシュメモリモジュールＤ（１３３３）の順でストライピングする場合、アドレス順序は、フラッシュメモリモジュールＡ（１３３０）、フラッシュメモリモジュールＢ（１３３１）、フラッシュメモリモジュールＣ（１３３２）、フラッシュメモリモジュールＤ（１３３３）の順に繰り返し振られていくことになる。フラッシュメモリモジュールＡ（１３３０）のアドレス順は、アドレス０，アドレス４，アドレス８，アドレス１２となる。

フラッシュメモリモジュール１３３０〜１３３３は、各々独立して並列に動作しているために、メモリデバイス１０３から転送されるそれぞれのフラッシュメモリモジュール１３３０〜１３３３間でのデータの順序は決められない。しかし、それぞれのフラッシュメモリモジュール１３３０〜１３３３内でのデータの順は、決めることが可能である。つまり、フラッシュメモリモジュールＡ（１３３０）においては、アドレス０、アドレス４、アドレス８、アドレス１２の順でデータを出力することができる。したがって、この出力順をメモリデバイス１０３で規定することにより、メモリデバイス１０３からすべてのデータの転送が完了する前に、メモリデバイス１０３から出力されたデータを特定することが可能になる。

具体的には、領域判別部１３２５は、それぞれのフラッシュメモリモジュール１３３０〜１３３３単位で転送されたデータを判別し、判別結果を領域カウンタ１３２４へ送る。領域カウンタ１３２４は、転送が完了したストライピング単位のデータ（以下、ストライプデータ）を管理する。管理データの例を、図１６を参照して説明する。

図１６は、フラッシュメモリモジュールＡ（１３３０）において、アドレス０とアドレス４が転送完了し、「転送済」を表すフラグを立てて転送が完了したことを管理している図である。領域判別部１３２５は、例えば、それぞれのフラッシュメモリモジュール１３３０〜１３３３のストライプデータの最後のデータが転送されたかどうかで、転送が完了したことを判断することができる。また、メモリデバイス１０３のストライピング構成の情報を取得するには、実施の形態１にかかる方法で取得することができる。

本実施の形態によれば、メモリデバイス１０３からアダプタ１０２へのデータ転送を、フラッシュメモリモジュール１３３０〜１３３３におけるストライピング単位で管理するため、ホストＰＣ１０１がデータを取得するまでのレイテンシ時間を短くすることが可能になる。

図１７は、本実施の形態にかかるホストＰＣ１０１、アダプタ１０２、メモリデバイス１０３間におけるコマンド及びデータ転送の流れを示すタイミングチャートである。図１７に示すように、メモリデバイス１０３からアダプタ１０２へＤＭＡ転送を実行する場合、フラッシュメモリモジュール１３３０〜１３３３から所定のストライピング単位分の転送が完了した時点Ｔ１で、アダプタ１０２からホストＰＣ１０１への転送を開始することが可能になる。したがって、ホストＰＣ１０１がデータを取得するまでのレイテンシ時間を短くすることが可能になる。

また、本実施の形態によれば、メモリデバイス１０３のそれぞれのフラッシュメモリモジュール内での転送順序を固定し、アダプタ１０２がフラッシュメモリモジュールごとに領域判別部１３２５で転送経過を確認することができる。このような構成とすることにより、ホストＰＣ１０１への転送開始までの時間を短縮することができ、高速な転送が可能になる。

なお、本実施の形態において、フラッシュメモリモジュールとして、４つのモジュール構成で説明したが、４つ以外の構成でも良い。

また、本実施の形態では、所定のストライピング単位をアドレス０のデータとしたが、他のストライピング単位としてもよい。例えば、メモリデバイス１０３からアダプタ１０２へアドレス０とアドレス１のデータ転送後、アダプタ１０２からホストＰＣ１０１へアドレス０とアドレス１のデータを転送する構成とすることができる。

（実施の形態７）
図１８は、本発明の実施の形態７におけるメモリデバイスおよびメモリデバイス制御装置のブロック図である。

ホストＰＣ１０１は、パーソナルコンピューターなどに代表される情報処理装置である。アダプタ１０２は、ホストＰＣ１０１とメモリデバイス１８３０〜１８３３とに接続することができる。メモリデバイス１８３０〜１８３３は、フラッシュメモリなどの不揮発性メモリを搭載している。メモリデバイス１８３０〜１８３３は、少なくともデータを書き込みまたは読み出し可能な記憶素子を内蔵していればよい。

アダプタ１０２は、共有メモリ１３２１、インターフェース制御部１３２２、データ送出制御部１８２１、および速度計測部１８２２を備えている。共有メモリ１３２１は、メモリデバイス１８３０〜１８３３とホストＰＣ１０１との間のデータの受け渡しを行うことができる。インターフェース制御部１３２２は、ホストＰＣ１０１側のインターフェースとメモリデバイス１０３側のインターフェースとの接続を制御することができる。データ送出制御部１８２１は、ホストＰＣ１０１へ設定された所定の転送条件に従ってデータを転送するよう制御する。速度計測部１８２２は、データ送出制御部１８２１の転送条件ごとに転送速度を計測して、計測結果を保持する。アダプタ１０２は、メモリデバイスＡ（１８３０）、メモリデバイスＢ（１８３１）、メモリデバイスＣ（１８３２）、およびメモリデバイスＤ（１８３３）の全てあるいは少なくともいずれか一つに接続可能である。

ホストＰＣ１０１は、ハードディスクドライブ（ＨＤＤ）１８１１を備えている。ＨＤＤ１８１１は、ホストＰＣ１０１内で利用するデータを蓄積するとともに、アダプタ１０２との間でデータ転送を行うためのデータを蓄積することができる。

ホストＰＣ１０１が複数のメモリデバイス１８３０〜１８３３へアクセスを行った場合、データ送出制御部１８２１は、メモリデバイス１８３０〜１８３３からのアクセスが所定の条件を満たした場合に、メモリデバイス１８３０〜１８３３からホストＰＣ１０１へデータの転送を行う。具体的には、データ送出制御部１８２１は、タイマーによる所定のタイムスライス間隔や、所定のデータサイズごとにデータ転送を行うよう制御する。速度計測部１８２２は、データ送出制御部１８２１におけるタイムスライス間隔またはデータサイズを変更し、転送速度の変化を計測し、性能が引き出せる設定値（タイムスライス間隔、データサイズ）を特定する。

図１９は、データ転送の概念を示すブロック図である。図１９に示すように、メモリデバイスＡ（１８３０）は、ファイル０Ａとファイル０Ｂとを記憶している。メモリデバイスＢ（１８３１）は、ファイル１Ａとファイル１Ｂとを記憶している。メモリデバイスＣ（１８３２）は、ファイル２Ａとファイル２Ｂとを記憶している。メモリデバイスＤ（１８３３）は、ファイル３Ａとファイル３Ｂとを記憶している。図１９は、ホストＰＣ１０１がアダプタ１０２経由で、メモリデバイスＡ（１８３０）のファイル０Ａ、メモリデバイスＢ（１８３１）のファイル１Ａ、メモリデバイスＣ（１８３２）のファイル２Ａ、およびメモリデバイスＤ（１８３３）のファイル３Ａを読み出した場合のデータの流れを示している。

ファイルは、バスまたはメモリデバイスにおけるデータ転送速度、バスまたはメモリデバイスのバッファサイズに応じて分断化されて、アダプタ１０２に転送される。たとえば、メモリデバイスＡ（１８３０）のファイル０Ａは、データ０Ａ（０），データ０Ａ（１），データ０Ａ（２）に分割されて、アダプタ１０２に転送される。メモリデバイスＢ（１８３１）のファイル１Ａは、データ１Ａ（０），データ１Ａ（１），データ１Ａ（２）に分割されて、アダプタ１０２に転送される。メモリデバイスＣ（１８３２）のファイル２Ａは、データ２Ａ（０），データ２Ａ（１），データ２Ａ（２）に分割されて、アダプタ１０２に転送される。メモリデバイスＤ（１８３３）のファイル３Ａは、データ３Ａ（０），データ３Ａ（１），データ３Ａ（２）に分割されて、アダプタ１０２に転送される。これらの分割されたデータは、アダプタ１０２への到着順に、アダプタ１０２からホストＰＣ１０１へ転送される。図１９に示す例では、データ０Ａ（０）、データ１Ａ（０），データ２Ａ（０），データ３Ａ（０）の順で、ホストＰＣ１０１へ転送される。

図２０は、ＨＤＤ１８１１へのアクセス動作を説明するための模式図である。ホストＰＣ１０１におけるＨＤＤ１８１１のアクセス動作について、図２０を参照して説明する。ＨＤＤ１８１１に記録されたファイルは、通常、ＨＤＤ１８１１における記憶領域に連続して配置される。図２０に示すように、ＨＤＤ１８１１に記録されたファイルは、ファイル０Ａ、ファイル１Ａ、ファイル２Ａ、ファイル３Ａのように物理的に連続した領域が確保される。これらのファイルに対して、データ０Ａ（０）、データ１Ａ（０）、データ２Ａ（０）の順でアクセスすると、各データにアクセスするたびにＨＤＤ１８１１のヘッドが移動（ヘッドシーク）する。ヘッドシークは、物理的にヘッドが移動するために、移動時間が長く、データ転送速度が低下するということにつながる。

図２１は、データ送出制御部１８２１により、所定の条件を満たした上で転送した場合の転送動作を説明するための図である。図２１に示すように、ファイル０Ａにおいては、データ０Ａ（０）、データ０Ａ（１）、データ０Ａ（２）、データ０Ａ（３）をまとめて転送する。図２１に示す例では、データ０Ａ（０）、データ０Ａ（１）、データ０Ａ（２）、データ０Ａ（３）の転送を行った後に、ヘッドシークが発生する。ファイル１Ａ、ファイル２Ａ、ファイル３Ａへのアクセスも、ファイル０Ａへのアクセス時と同様に動作する。図２１に示すアクセス方法によれば、ヘッドシークの発生回数が、図２０に示すアクセス方法におけるヘッドシークの発生回数の４分の１になり、全体の転送速度が向上する。

本実施の形態によれば、アダプタ１０２に、データ送出制御部１８２１を設けてホストＰＣ１０１へのデータ転送を行う条件を設定することにより、ホストＰＣ１０１内にＨＤＤ１８２１のようにシークにより転送時間が低下するデバイスに対しても、転送速度の低下を最低限にすることができる。

（実施の形態８）
図２２は、実施の形態８にかかるメモリデバイス及びメモリデバイス制御装置間のデータ転送の具体例を示すシーケンス図である。図２２は、主にアダプタ１０２とメモリデバイス１０３との間におけるコマンドやデータの送受信の具体例を示す。なお、図２２に示すコマンドやデータは一例であり、本発明は図２２に示す内容に限定されない。また、図２２に示すシーケンスは、実施の形態１〜７にかかるメモリデバイス及びメモリデバイス制御装置に適用可能である。

図２３は、規格情報のデータ構造を示す模式図である。

まず、ホストＰＣ１０１とアダプタ１０２とが接続されていることを前提とする。ホストＰＣ１０１は、所定時間（例えば１秒）おきに、アダプタ１０２におけるメモリデバイス１０３の接続状態を監視している。アダプタ１０２は、メモリデバイス１０３が接続された場合、メモリデバイス１０３に対してデバイス情報を要求する（Ｓ１）。

メモリデバイス１０３は、アダプタ１０２からデバイス情報の要求があれば、デバイス情報を発行する（Ｓ２）。デバイス情報は、例えばベンダーＩＤ、デバイスＩＤを含む。ベンダーＩＤは、メモリデバイス１０３のベンダー名などのベンダー固有の情報である。デバイスＩＤは、メモリデバイスの品番情報やシリアル番号などのデバイス固有の情報である。

アダプタ１０２は、デバイス情報を受け取ると、メモリデバイスの初期設定を開始する（Ｓ３）。処理Ｓ１〜Ｓ３は、ＣａｒｄＢｕｓ規格に基づく物理的接続を確立する処理である。

次に、アダプタ１０２は、Identify＿Device命令をメモリデバイス１０３へ送る（Ｓ４）。

メモリデバイス１０３は、アダプタ１０２から送られるIdentify＿Device命令に対して、規格情報２２００を返す（Ｓ５）。規格情報２２００は、図２３に示すように、ＡＴＡ規格（ATA:Advanced Technology Attachment）に関する情報２２０１と、ベンダーユニーク情報２２０２とを含む。ＡＴＡ規格に関する情報２２０１は、メモリデバイス１０３の容量の情報、ＡＴＡプロトコルのバージョン情報、デバイスの名称情報などが含まれている。ベンダーユニーク情報２２０２は、データのバス幅、ストライプ情報などが含まれている。ベンダーユニーク情報２２０２は、図２３に示すように拡張機能情報２２０３を含む。拡張機能情報２２０３は、メモリデバイス１０３が拡張機能に対応しているか否かを表すフラグである。拡張機能情報２２０３におけるフラグが「１」の場合は、拡張機能に対応していることを表している。拡張機能は、例えば６６ＭＨｚの動作周波数で動作可能な機能である。

アダプタ１０２は、メモリデバイス１０３から送られる規格情報に基づき、初期設定を行う（Ｓ６）。処理Ｓ４〜Ｓ６を実行することにより、ホストＰＣ１０１は、メモリデバイス１０３へのデータの書き込み及びメモリデバイス１０３からのデータの読み出しの制御が可能な状態になる。なお、処理Ｓ４〜Ｓ６は、ＡＴＡ規格上で動作する処理である。

図２４は、拡張機能を有効化する処理を示すフローチャートである。まず、アダプタ１０２は、接続されたメモリデバイス１０３の規格情報を参照し（Ｓ１１）、接続されたメモリデバイス１０３が拡張機能に対応したメモリデバイスであるか否かを判断する（Ｓ１２）。アダプタ１０２は、メモリデバイス１０３が拡張機能に対応しているメモリデバイスであると判断した場合、規格情報２２００内の拡張機能情報２２０３（図２３参照）を参照する（Ｓ１３）。アダプタ１０２は、拡張機能情報２２０３のフラグが「１」であると判断した場合（Ｓ１４のＹＥＳ判断）、拡張機能を有効化する。具体的には、アダプタ１０２は、６６ＭＨｚの動作周波数でメモリデバイス１０３にアクセス可能な状態に初期設定する（Ｓ１５）。

一方、アダプタ１０２は、接続されたメモリデバイス１０３が拡張機能に対応していないメモリデバイスであると判断した場合（Ｓ１２におけるＮＯ判断）、デフォルトの動作周波数である３３ＭＨｚでメモリデバイス１０３にアクセス可能な状態に初期設定する（Ｓ１６）。また、アダプタ１０２は、拡張機能情報２２０３のフラグが「０」であると判断した場合（Ｓ１４のＮＯ判断）、デフォルトの動作周波数である３３ＭＨｚでメモリデバイス１０３にアクセス可能な状態に初期設定する（Ｓ１６）。

本実施の形態によれば、アダプタ１０２は、接続されたメモリデバイス１０３が拡張機能に対応し、かつ拡張機能情報のフラグが「１」に設定されていると判断した場合、拡張機能を有効化し、メモリデバイス１０３に対して動作周波数６６ＭＨｚでアクセス可能な状態にする。したがって、アダプタ１０２は、メモリデバイス１０３に最適な動作周波数でアクセスが可能となる。

なお、本実施の形態では，ＣａｒｄＢｕｓ規格及びＡＴＡ規格に準拠したアダプタ１０２及びメモリデバイス１０３について説明したが、本発明のメモリデバイス及びメモリデバイス制御装置は、これらの規格に限定されない。

本実施の形態に関して、以下の付記を開示する。

（付記１）
メモリデバイスを接続可能なメモリデバイス制御装置であって、
当該メモリデバイス制御装置に前記メモリデバイスが接続されたことを認識した時に、前記メモリデバイスに対してデバイス情報を要求するデバイス情報要求部と、
前記デバイス情報要求部で取得した前記デバイス情報に基づき、前記メモリデバイスの拡張機能を有効化する拡張機能有効化部とを備え、
前記メモリデバイスにおける前記拡張機能を用いて前記メモリデバイスへアクセスを行う、メモリデバイス制御装置。

（付記２）
前記拡張機能有効化部は、
前記デバイス情報要求部が取得した前記デバイス情報に拡張情報が含まれているか判断し、
前記拡張情報が含まれている場合は、前記メモリデバイスにおける拡張機能を用いて前記メモリデバイスにアクセスを行う、付記１記載のメモリデバイス制御装置。

（付記３）
前記デバイス情報要求部は、動作クロックの最大動作周波数をデバイス情報として前記メモリデバイスから受け取り、
前記拡張機能有効化部は、最大動作周波数で動作することを要求する、付記１または２記載のメモリデバイス制御装置。

（付記４）
前記デバイス情報要求部は、最大データバス幅をデバイス情報として受け取り、
前記拡張機能有効化部は、最大データバス幅で動作することを要求する、付記１から３のうちいずれか一項に記載のメモリデバイス制御装置。

（付記５）
前記デバイス情報要求部は、ストライピング構成をデバイス情報として受け取り、
内部バッファの管理をストライピングサイズで行う、付記１から４のうちいずれか一項に記載のメモリデバイス制御装置。

（付記６）
動作制約と前記メモリデバイスからのデバイス情報とをもとに、有効にする拡張機能を選択する拡張機能選択部を、さらに備えた、付記１から５のうちいずれか一項に記載のメモリデバイス制御装置。

（付記７）
ホスト機器とアダプタとを備え、メモリデバイスを制御可能なメモリデバイス制御装置であって、
前記ホスト機器は、前記アダプタに対して動作制約を通知する動作制約通知部を備え、
前記アダプタは、前記動作制約通知部からの動作制約とメモリデバイスから取得したデバイス情報とをもとに、有効にする拡張機能を選択する拡張機能選択部を備えた、メモリデバイス制御装置。

（付記８）
前記拡張機能選択部は、
前記動作制約の下限の制限値を満たす拡張機能とパラメータとを求め、
次に、前記動作制約の上限の制約値を超えないように性能を高める拡張機能とパラメータとを求める、付記７記載のメモリデバイス制御装置。

（付記９）
前記デバイス情報通知部からのデバイス情報と前記動作制約通知部からの動作制約とから冗長部分を削減した新プロトコルを生成する新プロトコル生成部を、さらに備え、
前記メモリデバイスへ前記新プロトコルを通知して、前記新プロトコルでアクセスを行う、付記７または８に記載のメモリデバイス制御装置。

（付記１０）
前記新プロトコル生成部は、前記メモリデバイスの標準のコマンド内で受け渡しする情報の中から、前記ホスト機器の制御に必要な情報のみを受け渡しする新コマンドを生成する、付記９記載のメモリデバイス制御装置。

（付記１１）
前記新プロトコル生成部は、前記ホスト機器とのデータ転送のアクセス単位と同サイズの情報を受け渡しする新コマンドを生成する、付記９記載のメモリデバイス制御装置。

（付記１２）
前記新プロトコル生成部は、前記アダプタ内に所定サイズのバッファを設けて前記メモリデバイス間の転送を物理的に連続した領域への転送に変換する、付記９記載のメモリデバイス制御装置。

（付記１３）
前記新プロトコル生成部は、前記アダプタ内のバッファに蓄積後、前記ホスト機器のアドレス空間に変換して転送する、付記９記載のメモリデバイス制御装置。

（付記１４）
メモリデバイス制御装置とインターフェースを介して接続可能なメモリデバイスであって、
当該メモリデバイスの拡張機能を制御する拡張機能制御部と、
前記メモリデバイス制御装置からの要求に対して前記メモリデバイス制御装置にデバイス情報を通知するデバイス情報通知部とを備え、
前記拡張機能制御部は、前記メモリデバイス制御装置からの拡張機能の有効化の要求に対して拡張機能を有効にする、メモリデバイス。

（付記１５）
前記デバイス情報通知部は、動作クロックの最大動作周波数をデバイス情報として通知し、
前記メモリデバイス制御装置からの最大動作周波数で動作することの要求を受けて、前記メモリデバイス制御装置からの拡張機能を用いたアクセスに応答する、付記１４記載のメモリデバイス。

（付記１６）
前記デバイス情報通知部は、最大データバス幅をデバイス情報として通知し、
前記メモリデバイス制御装置からの最大データバス幅で動作することの要求を受けて、前記メモリデバイス制御装置からの拡張機能を用いたアクセスに応答する、付記１４または１５に記載のメモリデバイス。

（付記１７）
前記デバイス情報通知部は、ストライピング構成をデバイス情報として通知し、
前記メモリデバイス制御装置からの最大データバス幅で動作することの要求を受けて、前記メモリデバイス制御装置からの拡張機能を用いたアクセスに応答する、付記１４から１６のうちいずれか一項に記載のメモリデバイス。

（付記１８）
前記メモリデバイス制御装置が生成した新プロトコルに対応する新プロトコル制御部を、さらに備えた、付記１４から１７のうちいずれか一項に記載のメモリデバイス。

本発明にかかるメモリデバイスおよびメモリデバイス制御装置は、従来の標準ＰＣのインターフェースで接続するメモリデバイスなどを、標準ＰＣのより高速なインターフェースで接続する場合、標準ＰＣとメモリデバイスの性能を最大限に引き出すことが可能になる装置である。したがって、パーソナルコンピュータ（ＰＣ）やディジタルカメラなどの記録媒体として利用される不揮発性メモリデバイスなどのメモリデバイスおよびメモリデバイス制御装置として有用である。

１０１ホストＰＣ
１０２アダプタ
１０３メモリデバイス
１２１拡張機能有効化部
１２２デバイス情報要求部
１３１拡張機能制御部
１３２デバイス情報通知部
６１１動作制約通知部
６２１拡張機能選択部
９２１新プロトコル生成部
９３１新プロトコル制御部
１３２１共有メモリ
１３２２ＩＦ制御部
１３２３ＣＰＵ
１３２４領域カウンタ
１３２５領域判別部
１３３０フラッシュメモリモジュール０
１３３１フラッシュメモリモジュール１
１３３２フラッシュメモリモジュール２
１３３３フラッシュメモリモジュール３
１８１１ＨＤＤ
１８２１データ送出制御部
１８２２速度計測部
１８３０メモリデバイス０
１８３１メモリデバイス１
１８３２メモリデバイス２
１８３３メモリデバイス３

Claims

メモリデバイスを接続可能なメモリデバイス制御装置であって、
当該メモリデバイス制御装置に前記メモリデバイスが接続されたことを認識した時に、前記メモリデバイスに対してデバイス情報を要求するデバイス情報要求部と、
前記デバイス情報要求部で取得した前記デバイス情報に基づき、前記メモリデバイスの拡張機能を有効化する拡張機能有効化部とを備え、
前記メモリデバイスにおける前記拡張機能を用いて前記メモリデバイスへアクセスを行うとともに、
前記デバイス情報要求部は、ストライピング構成をデバイス情報として受け取り、
ストライピング単位でデータ転送が完了した領域を判別する領域判定部と転送が完了したストライピング単位のデータを管理する領域カウンタによってストライピングサイズで内部バッファの管理を行い、前記メモリデバイスから当該メモリデバイス制御装置に転送されたデータのホスト機器への転送を開始する、メモリデバイス制御装置。