DE102015112598A1

DE102015112598A1 - Halbleitervorrichtung, Halbleitersystem und Ein-Chip-System

Info

Publication number: DE102015112598A1
Application number: DE102015112598.6A
Authority: DE
Inventors: Deum-Ji Woo; Kwan-Ho Kim; Mi-Kyung Kim; Beom-Woo LEE
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2014-08-29
Filing date: 2015-07-31
Publication date: 2016-03-03
Also published as: US9904626B2; CN105389274B; CN105389274A; US20160062913A1

Abstract

Wenigstens eine beispielhafte Ausführungsform zeigt eine Halbleitervorrichtung mit einem direkten Speicherzugriff(DMA)-System, das geeignet ist, um direkt auf einen Speicher zuzugreifen, um erste Daten an eine Adresse des Speichers zu schreiben, wobei das DMA-System einen Initialisierer enthält, der geeignet ist, um durch einen Prozessor einen Datenübertragungsparameter zum Schreiben der ersten Daten in den Speicher während einer Zurückschreibezeitdauer für zweite Daten von einem Cash an die Adresse zu setzen, einen Erzeuger, der geeignet ist, um die ersten Daten, basierend auf dem gesetzten Datenübertragungsparameter zu erzeugen, und einen Übertrager, geeignet, um die ersten Daten nach der Zurückschreibezeitdauer basierend auf dem Datenübertragungsparameter an die Adresse des Speichers zu schreiben.

Description

BEZUGNAHME AUF VERBUNDENE ANMELDUNGEN
Diese Patentanmeldung beansprucht die Priorität der am 29. August 2014 angemeldeten vorläufigen Patentanmeldung Nr. 62/043,595 und von der am 22. Oktober 2014 beim Koreanischen Patentamt angemeldeten Koreanischen Patentanmeldung Nr. 10-2014-0143553 , deren Inhalte vollständig unter Bezugnahme mitbeinhaltet sind.
HINTERGRUND
1. Technisches Gebiet
Wenigstens einige beispielhafte Ausführungsformen beziehen sich auf eine Halbleitervorrichtung, ein Halbleitersystem und ein Ein-Chip-System.
2. Beschreibung des Standes der Technik
Ein direktes Speicherzugriffverfahren (DirectMemoryAccess – DMA) ist ein Datenübertragungsverfahren, indem ein Controller einer Eingabe/Ausgabe(I/O)-Vorrichtung die Datenübertragung von einem Peripheriegerät zu einem Hauptspeicher steuert ohne ein Programm unter Verwendung der zentralen Recheneinheit (CPU) auszuführen. Das DMA-Verfahren kann die Dateneingabe/-ausgabegeschwindigkeit erhöhen und kann einen Geschwindigkeitsunterschied zwischen der CPU und dem Peripheriegerät reduzieren. Falls die Eingabe/Ausgabevorrichtung einen DMA anfordert, übergibt die CPU die Steuerung des Hauptspeichers. Die CPU kann diesen Vorgang immer dann erlauben, wenn ein Takt der CPU beendet ist.
Wenn jedoch aktualisierte Daten unter Verwendung einer Peripheriegerätverarbeitungseinheit mit eingebauter DMA an eine bestimmte Adresse eines Systemspeichers übertragen werden soll, sind die existierenden Daten die von der speziellen Adresse des Systemspeichers empfangen wurden und in einem Cache (Pufferspeicher) gespeichert wurden, nicht effektiv, so dass der Cache zuerst zurückgesetzt werden muss (z. B. geflusht), um die DMA-Funktion zu starten.
ZUSAMMENFASSUNG
Wenigstens einige beispielhafte Ausführungsformen stellen eine Halbleitervorrichtung bereit, die die Gesamtleistung durch das Ausführen einer DMA-Funktion während des Zurücksetzens eines Caches (z. B. Flushing) verbessern.
Wenigstens einige beispielhafte Ausführungsformen stellen auch ein Halbleitersystem bereit, das die Gesamtleistung durch das Ausführen einer DMA-Funktion während des Zurücksetzens eines Caches (z. B. Flushing) verbessern kann.
Wenigstens einige beispielhafte Ausführungsformen stellen auch ein Ein-Chip-System bereit, das die Gesamtleistung durch das Ausführen einer DMA-Funktion während des Zurücksetzens eines Caches (z. B. Flushing) verbessern kann.
Diese und andere Ziele beispielhafter Ausführungsformen werden beschrieben oder werden aus der folgenden Beschreibung wenigstens einiger beispielhafter Ausführungsformen klar.
Gemäß wenigstens einer beispielhaften Ausführungsform wird eine Halbleitervorrichtung bereitgestellt mit einem direktem Speicherzugriffs(DMA)-System, das geeignet ist, um direkt auf einen Speicher zuzugreifen, um erste Daten an eine Adresse des Speichers zu schreiben, wobei das DMA-System einen Initialisierer enthält der geeignet ist, um einen Datenübertragungsparameter einzustellen, um während der Zeitdauer zum Zurücksetzen der zweiten Daten erste Daten in den Speicher von einem Cache zu der Adresse durch einen Prozessor zu schreiben, einen Erzeuger, geeignet, um erste Daten basierend auf dem eingestellten Datenübertragungsparameter zu erzeugen, und einen Übertrager, geeignet, um basierend auf dem Datenübertragungsparameter nach der Zurücksetzzeitdauer die ersten Daten in die Adresse des Speichers zu schreiben.
Die ersten Daten können von den zweiten Daten verschieden sein.
Der Erzeuger ist geeignet, um die ersten Daten von einer externen Vorrichtung zu empfangen oder um die ersten Daten direkt zu erzeugen.
Der Erzeuger ist geeignet, um wenigstens einen eines Lesevorgangs und eines Schreibvorgangs der externen Vorrichtung auszuführen.
Die Halbleitervorrichtung enthält außerdem einen Puffer, der geeignet ist, um die ersten Daten zu speichern.
Der Erzeuger ist geeignet, um die ersten Daten in dem Puffer zu speichern.
Der Übertrager ist geeignet, um die in dem Puffer gespeicherten ersten Daten an den Speicher zu übertragen.
Der Datentransferparameter enthält eine Größe der ersten Daten, eine Adresse des Puffers, der die ersten Daten speichert, und die Adresse des Speichers.
Der Initialisierer ist geeignet, um Information, die sich auf den Datentransferparameter bezieht, und Information, die sich auf das Zurücksetzen des Caches bezieht von dem Prozessor zu empfangen.
Der Übertrager ist geeignet, um die Information, die sich auf das Zurücksetzen des Caches bezieht, von dem Initialisierer zu empfangen und wird während der Zurücksetzungszeitdauer deaktiviert.
Der Übertrager ist geeignet, um nach der Zurücksetzungszeitdauer in Betrieb zu sein.
Der Übertrager ist geeignet, um Informationen in Bezug auf das Zurücksetzen des Caches von dem Prozessor zu empfangen.
Der Übertrager ist geeignet, um Informationen in Bezug auf das Zurücksetzen des Caches von dem Cache zu empfangen.
Der Prozessor enthält eine zentrale Verarbeitungseinheit (CPU).
Der Speicher enthält DRAM.
Der Erzeuger ist geeignet, um die ersten Daten zu erzeugen, nachdem der Initialisierer die Datentransferparameter eingestellt hat.
Der Erzeuger ist geeignet, um die ersten Daten während der Zurücksetzungszeitdauer zu erzeugen.
Der Übertrager ist geeignet, um die ersten Daten an die Adresse des Speichers zu übertragen, nachdem der Erzeuger die ersten Daten erzeugt hat.
Der Erzeuger ist geeignet, um wenigstens einen eines Lesevorgangs und eines Schreibvorgangs auf dem Speicher durchzuführen.
Eine Halbleitervorrichtung umfasst außerdem einen Puffer, der geeignet ist, um die ersten Daten zu speichern, wobei die ersten Daten dritte Daten und vierte Daten enthalten.
Die Adresse des Speichers enthält eine erste Adresse und eine zweite Adresse, wobei der Übertrager geeignet ist, um eine erste Übertragung zum Übertragen der dritten Daten zu der ersten Adresse und eine zweite Übertragung zur Übertragung der vierten Daten zu der zweiten Adresse nach der ersten Übertragung durchzuführen, und die erste Übertragung wird durchgeführt, während der Erzeuger die vierten Daten erzeugt.
Der Erzeuger ist geeignet, um die dritten Daten während der Zurücksetzungszeitdauer zu erzeugen und die vierten Daten nach der Zurücksetzungszeitdauer zu erzeugen.
Gemäß wenigstens einer beispielhaften Ausführungsform wird eine Halbleitervorrichtung bereitgestellt mit einem direkten Speicherzugriff(DMA)-System, das geeignet ist, um direkt auf einen Speicher zuzugreifen, und einen Puffer, geeignet, um erste Daten und zweite Daten, die zu dem Speicher übertragen werden sollen, zu speichern, wobei das DMA-System umfasst, einen Initialisierer, der geeignet ist, um einen Datentransferparameter einzustellen zum Übertragen der ersten Daten und der zweiten Daten zu dem Speicher während einer Zurücksetzungszeitdauer der dritten Daten von einem Cache zu einer ersten Adresse des Speichers, einen Erzeuger, geeignet, um nacheinander eine erste Erzeugung und eine zweite Erzeugung durchzuführen, wobei der Erzeuger geeignet ist, um die erste Erzeugung durch Erzeugen der ersten Daten basierend auf dem Datentransferparameter durchzuführen und die ersten Daten während der Zurücksetzungszeitdauer in dem Puffer zu speichern und der Erzeuger geeignet ist, um die zweite Erzeugung durch Erzeugen der zweiten Daten durchzuführen und die zweiten Daten in dem Puffer zu speichern, und ein Übertrager geeignet, um nacheinander eine erste Übertragung und eine zweite Übertragung durchzuführen, wobei der Übertrager geeignet ist, um die erste Übertragung durchzuführen, so dass die in die Puffer gespeicherten ersten Daten an die erste Adresse des Speichers nach der Zurücksetzungszeitdauer und während der zweiten Erzeugung basierend auf dem Datenübertragungsparameter übertragen wird, und der Übertrager geeignet ist, um die zweite Übertragung durchzuführen, so dass die in dem Puffer gespeicherten zweiten Daten an eine zweite Adresse des Speichers übertragen werden.
Der Erzeuger ist geeignet, um die erste Erzeugung durchzuführen nachdem der Initialisierer das Einstellen des Datentransferparameters beendet hat.
Der Übertrager ist geeignet, um die zweite Übertragung durchzuführen nachdem die zweite Erzeugung beendet ist.
Gemäß wenigstens einer beispielhaften Ausführungsform wird ein Halbleitersystem bereitgestellt mit einem über einen Bus mit einem Speicher verbundenen Cache, einem ersten Prozessor, der geeignet ist, um erste Daten, die in dem Cache gespeichert sind, während einer Zurücksetzungsperiode an eine Adresse des Speichers zurückzusetzen, und einen zweiten Prozessor geeignet, um zweite Daten verschieden von den ersten Daten zu erzeugen und die zweiten Daten an die Adresse des Speichers zu übertragen, wobei der zweite Prozessor umfasst, einen Puffer, der geeignet ist, um die zweiten Daten zu speichern und ein Direktspeicherzugriff(DMA)-System geeignet, um einen Datenübertragungsparameter einzustellen, um die zweiten Daten während der Zurücksetzungszeitdauer zu dem Speicher zu übertragen und die in dem Puffer gespeicherten zweiten Daten nach der Zurücksetzungszeitdauer an die Adresse des Speichers basierend auf dem Datenübertragungsparameter zu übertragen.
Der erste Prozessor ist geeignet, um wenigstens einen eines Lesevorgangs und eines Schreibvorgangs auf dem Cache durchzuführen.
Das DMA-System enthält einen Initialisierer, der geeignet ist, um einen Datentransferparameter zum Übertragen der zweiten Daten zu dem Speicher einzustellen, einen Erzeuger geeignet, um die zweiten Daten zu erzeugen, die basierend auf dem Datenübertragungsparameter an den Speicher übertragen werden sollen, und ein Übertrager geeignet, um die zweiten Daten an die Adresse des Speichers, basierend auf den Datenübertragungsparameter zu übertragen.
Der Initialisierer ist geeignet, um Informationen in Bezug auf den Datenübertragungsparameter zu empfangen und Informationen in Bezug auf das Zurücksetzen des Caches von dem Prozessor zu empfangen.
Die ersten und zweiten Prozessoren sind über den Bus miteinander verbunden.
Gemäß wenigstens einer beispielhaften Ausführungsform wird ein Halbleitersystem bereitgestellt mit einem Cache, der über einen Bus mit einem Speicher verbunden ist, einem ersten Prozessor, der geeignet ist, um die in den Cache gespeicherten ersten Daten während einer Zurücksetzungszeitdauer an eine Adresse des Speichers zurückzusetzen, und einen zweiten Prozessor geeignet, um zweite Daten verschieden von den ersten Daten zu erzeugen und die zweiten Daten über den Bus an die Adresse des Speichers zu übertragen, wobei der zweite Prozessor umfasst, einen Puffer, geeignet, um die zweiten Daten zu speichern, und ein direktspeicherzugriff(DMA)-System geeignet, um die in dn Puffer gespeicherten zweiten Daten an die Adresse des Speichers zu übertragen, und wobei das DMA-System einen Initialisierer enthält, geeignet, um einen Datenübertragungsparameter zum Übertragen der zweiten Daten an den Speicher während der Zurücksetzungszeitdauer einzustellen und Information bezogen auf den Datenübertragungsparameter zu empfangen und Informationen bezogen auf das Zurücksetzen des Caches von dem ersten Prozessor zu empfangen und einen Erzeuger geeignet, um die zweiten Daten, die an den Speicher basierend auf dem Datenübertragungsparameter zu übertragen sind, zu erzeugen und die zweiten Daten in den Puffer zu speichern und einen Übertrager, der geeignet ist, um die in den Puffer gespeicherten zweiten Daten nach der Zurücksetzungszeitdauer basierend auf dem Datenübertragungsparameter an die Adresse des Speichers zu übertragen.
Gemäß wenigstens einer beispielhaften Ausführungsform wird ein Halbleitersystem bereitgestellt mit einem über einen Bus mit einem Speicher verbundenen Cache, einem ersten Prozessor, der geeignet ist, um in dem Cache gespeicherte Daten während einer Zurücksetzungszeitdauer an eine Adresse des Speichers zu zurücksetzen, und einen zweiten Prozessor mit einem ersten Puffer geeignet, um zweite Daten verschieden von den ersten Daten zu speichern, und einen dritten Prozessor mit einem direkten Speicherzugriffs-(DMA)System geeignet, um direkt auf den Speicher zuzugreifen, wobei der zweite Prozessor geeignet ist, um die zweiten Daten zu erzeugen und um die zweiten Daten in dem ersten Puffer zu speichern, und das DMA-System umfasst, einen Initialisierer geeignet, um einen Datentransferparameter zum Übertragen der zweiten Daten zu dem Speicher während der Zurücksetzungszeitdauer und ein Erzeuger geeignet, um die in dem ersten Puffer gespeicherten Daten basierend auf dem Datenübertragungsparameter zu empfangen und einen Übertrager geeignet, um die zweiten Daten nach der Zurücksetzungszeitdauer basierend auf dem Datenübertragungsparameter zu der Adresse des Speichers zu übertragen.
Der Initialisierer ist geeignet, um Informationen, die mit dem Datentransferparameter in Verbindung stehen und Informationen, die mit dem Zurücksetzen des Caches in Verbindung stehen von dem ersten Prozessor zu empfangen.
Der dritte Prozessor enthält außerdem einen zweiten Puffer geeignet, um die empfangenen zweiten Daten zu speichern.
Der Übertrager ist geeignet, um die in den zweiten Puffer gespeicherten zweiten Daten an die Adresse des Speichers zu übertragen.
Der Erzeuger ist geeignet, um die zweiten Daten nach dem Einstellen des Datentransferparameters zu empfangen.
Der zweite Prozessor ist geeignet, um die zweiten Daten zu erzeugen und die zweiten Daten während der Zurücksetzungszeitdauer in dem ersten Puffer zu speichern.
Die Erzeugereinheit ist geeignet, um die zweiten Daten während der Zurücksetzungszeitdauer zu empfangen.
Der Übertrager ist geeignet, um die zweiten Daten an die Adresse zu übertragen nachdem der Erzeuger die zweiten Daten empfangen hat.
Die ersten bis dritten Prozessoren sind über einen Bus miteinander verbunden.
Der dritte Prozessor ist geeignet, um den Datenübertragungsparameter von dem Initialisierer zu empfangen und die zweiten Daten basierend auf dem Datentransferparameter zu erzeugen. Gemäß wenigstens einer beispielhaften Ausführungsform wird ein Ein-Chip-System (SystemOnChip) bereitgestellt mit einem Speicher, einem mit dem Speicher verbundenen Cache, einem ersten Prozessor, der geeignet ist, um erste Daten, die in dem Cache gespeichert sind, während einer Zurücksetzungszeitdauer an eine Adresse des Speichers zurückzusetzen, einen zweiten Prozessor, mit einem ersten Puffer, der geeignet ist, um die zweiten Daten, die unterschiedlich sind von den ersten Daten, zu speichern und einen dritten Prozessor mit einem direkten Speicherzugriff(DMA)-System, das geeignet ist, um direkt auf den Speicher zuzugreifen, wobei der Speicher und die ersten bis dritten Prozessoren über einen Bus miteinander verbunden sind, der dem AMBA advanced eXtensible interface(AXI)-Protokoll entspricht, wobei der zweite Prozessor geeignet ist, um die zweiten Daten zu erzeugen und die zweiten Daten in dem ersten Puffer zu speichern und das DMA-System enthält, einen Initialisierer, der geeignet ist, um einen Datentransferparameter zu übertragen der zweiten Daten in dem Speicher während der Zurücksetzungszeitdauer einzustellen, einen Erzeuger, der geeignet ist, um die zweiten Daten, die in dem ersten Puffer gespeichert sind basierend auf dem Datenübertragungsparameter zu empfangen und einen Übertrager, geeignet an die zweiten Daten an die Adresse des Speichers basierend auf den Daten zum Übertragungsparameter nach der Zurücksetzungszeitdauer zu übertragen.
Wenigstens eine beispielhafte Ausführungsform beschreibt ein Speichersystem mit einem Speicher, einem Prozessor, der geeignet ist, um erste Daten in einem Cache während einer Zurücksetzungszeitdauer an eine Adresse des Speichers zurückzusetzen, ein direktes Speicherzugriffssystem, wobei das direkte Speicherzugriffssystem einen Initialisierer enthält, der geeignet ist, während der Zurücksetzungszeitdauer betrieben zu werden und zweite Daten zu erzeugen und einen Übertrager geeignet, um die zweiten Daten außerhalb der Zurücksetzungszeitdauer an die Adresse des Speichers zu übertragen.
Gemäß einer beispielhaften Ausführungsform ist der Initialisierer geeignet, um einen Datentransferparameter während der Zurücksetzungszeitdauer zu erzeugen und der Übertrager ist geeignet, um die zweiten Daten basierend auf dem Datentransferparameter zu übertragen.
Gemäß einer beispielhaften Ausführungsform ist der Übertrager geeignet, um die zweiten Daten nach der Zurücksetzungszeitdauer an die Adresse zu übertragen.
Gemäß einer beispielhaften Ausführungsform ist das Speichersystem geeignet, um den Übertrager vor der Zurücksetzungszeitdauer zu deaktivieren.
Gemäß einer beispielhaften Ausführungsform ist das Speichersystem geeignet, um den Übertrager zu aktivieren, wenn die Zurücksetzungszeitdauer endet.
Gemäß einer beispielhaften Ausführungsform enthält der Speicher ein dreidimensionales Speicherarray.
Gemäß einer beispielhaften Ausführungsform enthält der dreidimensionale Speicher einen nichtflüchtigen Speicher, der monolithisch in einer oder mehrerer physikalischer Ebenen der Speicherzellen mit über das Siliziumsubstrat verteilten aktiven Flächen ausgebildet ist.
Gemäß einer beispielhaften Ausführungsform umfasst das dreidimensionale Speicherarray eine Vielzahl an Speicherzellen, wobei jede Speicherzelle eine Ladungseinfangschicht enthält.
Gemäß einer beispielhaften Ausführungsform wird wenigstens eine an Wortleitungen und Bitleitungen in dem dreidimensionalen Speicherarray zwischen verschiedenen Niveaus geteilt.
KURZE BESCHREIBUNG DER FIGUREN
Die oben genannten und weitere Merkmale und Vorteile der beispielhaften Ausführungsformen werden durch die detaillierte Beschreibung wenigstens einiger beispielhafter Ausführungsformen von in Bezug auf die beiden Figuren noch offensichtlicher, in denen:
1 ein Blockdiagramm einer Halbleitervorrichtung gemäß einer Ausführungsform darstellt;
2 ein Blockdiagramm eines in 1 gezeigten DMA-Moduls darstellt;
3 und 4 schematische Diagramme und den Betrieb einer in 1 gezeigten Halbleitervorrichtung zu erklären, darstellt;
5 ein Blockdiagramm eines Halbleitersystems gemäß einer Ausführungsform darstellt;
6 ein Blockdiagramm eines in 5 gezeigten Prozessors darstellt;
7 ein Blockdiagramm eines Halbleitersystems gemäß einer weiteren Ausführungsform darstellt;
8 ein Blockdiagramm eines in 7 gezeigten zweiten und dritten Prozessors darstellt;
9 ein Diagramm darstellt, das das in 7 gezeigte Halbleitersystem implementiert als Ein-Chip-System (SystemOnChip) darstellt;
10 bis 12 elektronische Systeme gemäß wenigstens einiger beispielhafter Ausführungsformen, in denen das Halbleitersystem angewandt werden kann.
13 und 14 Diagramme darstellen, die ein Betriebsverfahren der in 1 gezeigten Halbleitervorrichtung zeigen;
15 und 16 Diagramme darstellen, die ein Betriebsverfahren des in 5 gezeigten Halbleitersystems darstellen; und
17 und 18 Diagramme darstellen, die ein Betriebsverfahren des in 7 dargestellten Halbleitersystems zeigen.
DETAILLIERTE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
Vorteile und Merkmale der erfindungsgemäßen Konzepte und Verfahren, um diese durchzuführen, können durch die Bezugnahme auf die folgende detaillierte Beschreibung beispielhafter Ausführungsformen und der anliegenden Figuren besser verstanden werden. Erfindungsgemäße Konzepte können jedoch in vielen verschiedenen Formen umgesetzt werden und sollen daher nicht auf die folgenden Ausführungsformen beschränkt werden. Vielmehr dienen die beispielhaften Ausführungsformen dazu, dass die Offenbarung sorgfältig und komplett ist, um das erfindungsgemäße Konzept dem Fachmann nahe zu bringen, wobei die erfindungsgemäßen Konzepte durch die anliegenden Patentansprüche definiert sind. Gleiche Bezugszeichen beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
Die im Folgenden verwendetet Terminologie dient nur zur Beschreibung der speziellen Ausführungsformen und soll die erfindungsgemäßen Konzepte nicht beschränken. Im Folgenden verwendete Einzahlformen „ein”, „eines” und „der/die/das” sollen ebenfalls die Mehrzahlformen einschließen, es sei denn der Zusammenhang zeigt klar etwas anderes. Es ist außerdem klar, dass die Ausdrücke „enthält” und/oder „enthaltend”, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von Merkmalen, Zahlen, Schritten, Arbeitsabläufen, Elementen und/oder Komponenten, bezeichnet, jedoch nicht das Vorhandensein oder das Hinzufügen einer oder weiterer Merkmale, Zahlen, Schritte, Arbeitsabläufe, Elemente, Komponenten und/oder Gruppen davon ausschließt.
Es ist außerdem klar, dass, falls ein Element oder eine Schicht als „auf”, verbunden mit” oder „gekoppelt mit” einem anderen Element oder Schicht bezeichnet wird, es entweder direkt auf, verbunden mit oder gekoppelt mit dem anderen Element oder Schicht sein kann, oder es können aber auch Zwischenelemente oder Schicht vorhanden sein. Im Gegensatz dazu, falls ein Element als „direkt auf”, „direkt verbunden mit” oder „direkt gekoppelt mit” einem anderen Element oder Schicht bezeichnet wird, sind keine weiteren Zwischenelemente oder Schichten vorhanden. Der im Folgenden verwendete Ausdruck „und/oder” enthält sämtliche oder alle Kombinationen eines oder mehrerer der aufgeführten Elemente.
Es ist klar, dass, obwohl die Ausdrücke erster, zweiter, usw. verwendet werden, um verschiedene Elemente, Komponenten, Gebiete, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Gebiete, Schichten und/oder Abschnitte nicht auf diese Ausdrücke beschränkt werden sollen. Diese Ausdrücke dienen nur dazu, um ein Element, Komponente, Gebiet, Schicht oder Abschnitt von einem anderen Gebiet, Schicht oder Abschnitt zu unterscheiden. Das heißt, ein erstes Element, Komponente, Gebiet, Schicht oder Abschnitt wie unten diskutiert, könnte auch als zweites Element, Komponente, Gebiet, Schicht oder Abschnitt bezeichnet werden ohne von der Lehre des vorliegenden erfindungsgemäßen Konzepts abzuweichen.
Räumlich relative Ausdrücke wie „unter”, „drunter”, „niedriger”, „über”, „oberhalb” und ähnliche werden verwendet, um die Beziehung eines Elementes oder Merkmals zu anderen Elementen oder Merkmalen wie in den Figuren dargestellt zu beschreiben. Es ist klar, dass diese räumlich relativen Ausdrücke auch andere Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb zusätzlich der in den Figuren dargestellten Ausrichtung umfasst. Beispielsweise, falls eine Vorrichtung in den Figuren umgedreht wird während Elemente, die als „unter” oder „unterhalb” anderer Elemente oder Merkmale bezeichnet wurden, dann „über” den anderen Elementen oder Merkmalen ausgerichtet. Das heißt, der beispielhafte Ausdruck „unter” kann beide Orientierungen über und unter umfassen. Die Vorrichtung kann auch anders orientiert sein (z. B. um 90° gedreht oder in anderen Ausrichtungen) und räumlich relativen Beschreibungen, die verwendet wurden, werden dann entsprechend interpretiert.
Solange nicht anders definiert, haben alle hier verwendeten Ausdrücke (inkl. der technischen und wissenschaftlichen Ausdrücke) die gleiche Bedeutung wie sie allgemein von einem Fachmann auf dem Gebiet, zu dem das erfindungsgemäße Konzept gehört, verstanden wird. Es ist außerdem klar, dass solche Ausdrücke wie sie in allgemeinen Wörterbüchern verwendet werden, mit der Bedeutung zu interpretieren sind, die mit der Bedeutung in dem Zusammenhang des Fachgebietes und dieser Beschreibung übereinstimmt und soll nicht in idealisierter oder überformalen Art und Weise interpretiert werden, solange es nicht ausdrücklich hier definiert ist.
Im Folgenden wird eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform unter Bezugnahme auf die 1 bis 4 beschrieben.
1 zeigt ein Blockdiagramm einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform, 2 ein Blockdiagramm eines in 1 gezeigten DMA-Moduls, und die 3 und 4 schematische Diagramme, um den Betrieb einer in 1 gezeigten Halbleitervorrichtung zu erklären.
Die im Folgenden verwendeten Ausdrücke ”Einheit” oder ”Modul” beziehen sich auf ein Softwareelement, das geeignet ist, um von einem Hardwareelement, wie beispielsweise einem Prozessor oder einem Hardwareelement, wie beispielsweise einem Field Programmable Gate Array (FPGA) oder einem anwendungsspezifischen integrierten Schaltkreis (ASIC), der eine vorher festgelegte und/oder gewünschte Funktion durchführt, ausgeführt werden kann. Die Ausdrücke „Einheit” oder „Modul” haben jedoch nicht immer eine auf Software oder Hardware beschränkte Bedeutung. Das Modul kann entweder konstruiert sein, um in einem adressierbaren Speichermedium gespeichert zu werden oder aber um einen oder mehrere Prozessoren auszuführen. Ein Modul enthält daher beispielsweise Softwareelemente, Objekt-orientierte Softwareelemente, Klassenelemente oder Taskelemente, Prozesse, Funktionen, Eigenschaften, Abläufe, Unterroutinen, Segmente eines Programmcodes, Treiber, Firmware, Mikrocodes, Schaltkreise, Daten, Datenbanken, Datenstrukturen, Tabellen, Arrays und Parameter. Die Elemente und Funktionen, die von den Modulen bereitgestellt werden, können entweder in einer kleineren Anzahl an Elementen oder Modulen kombiniert werden oder in eine größere Anzahl von Elementen oder Modulen aufgeteilt werden.
Wenn ein Modul Hardware ist, kann eine solche bestehende Hardware eine oder mehrere zentraler Verarbeitungseinheiten (CPUs), digital Signalprozessoren (DSPs), anwendungsspezifischer integrierte Schaltkreise (ASICs), feldprogrammierbare Gatearays (FPGAs), Computer oder Ähnliches wie für den speziellen Zweck konfigurierte Maschinen enthalten, um die Funktionen des Moduls durchzuführen. Wie oben erläutert, werden CPUs, DSPs, ASICs und FPGAs allgemein als Verarbeitungsvorrichtungen bezeichnet.
Für den Fall, in dem ein Modul ein Prozessor ist, der Software ausführt, ist der Prozessor als eine Spezialmaschine konfiguriert, um die Software, die in einem Speichermedium gespeichert ist, auszuführen, um die Funktionen des Moduls auszuführen.
Bezugnehmend auf 1, die Halbleitervorrichtung 100 kann ein DMA-Modul 110 und einen Puffer 160 enthalten.
Das DMA-Modul 110 kann direkt auf den Speicher 200 zugreifen.
Im Detail kann das DMA-Modul 110 direkt Daten erzeugen oder von der externen Vorrichtung empfangen, um diese in dem Puffer 160 zu speichern und kann in dem Puffer 160 gespeicherte Daten zu dem Speicher 200 übertragen.
Außerdem kann das DMA-Modul 110 einen Lesevorgang oder einen Schreibvorgang auf dem Speicher 200 ausführen.
Der Puffer 160 kann von dem DMA-Modul 110 empfangene Daten speichern. In dem Fall, wenn das DMA-Modul 110 Daten überträgt, kann ein Bus (nicht gezeigt) miteinbezogen sein. Demgemäß kann der Puffer 160 eine Größe aufweisen, die groß genug ist, um zu erlauben, dass das DMA-Modul 110 ohne Leistungsverschlechterung arbeitet.
In Detail kann der Puffer 160 einen Reservebereich aufweisen, der größer ist als die maximale Datenmenge, die von dem DMA-Modul 110 auf einmal zum Speicher 100 übertragen werden kann.
Zusätzlich kann der Speicher 200 beispielsweise ein DRAM enthalten, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Außerdem kann der Speicher 200 einen Datenbereich enthalten, in dem normale Daten gespeichert werden und er kann auch einen Abgrenzungsbereich aufweisen. Die entsprechenden Bereiche des Speichers 200 können eine Vielzahl an Speicherblöcken enthalten.
Der nichtflüchtige Speicher kann ein zweidimensionales (2D) oder dreidimensionales (3D) Speicherarray sein. Ein 3D-Speicherarray ist monolithisch aus physikalischen Ebenen von Speicherzellarrays gebildet, die einen aktiven Bereich über einem Siliziumsubstrat aufweisen und einen Schaltkreis, der mit dem Betrieb solcher Speicherzellen verbunden ist, wobei der verbundene Schaltkreis oberhalb oder in einem solchen Substrat liegt. Der Ausdruck ”monolithisch” bedeutet, dass Schichten von jeder Ebene des Arrays direkt auf den Schichten in der darunter liegenden Ebene des Arrays abgeschieden sind.
Das 3D-Speicherarray enthält vertikale NAND-Stränge, die derart vertikal ausgerichtet sind, dass wenigstens eine Speicherzelle über einer anderen Speicherzelle angeordnet ist. Die wenigstens eine Speicherzelle kann eine Ladungseinfangschicht enthalten.
Die folgenden Patentschriften, die hiermit durch Bezugnahme miteingeschlossen werden, beschreiben geeignete Konfigurationen dreidimensionaler Speicherarrays, in denen das dreidimensionale Speicherarray als eine Vielzahl an Ebenen konfiguriert ist, mit Wortleitungen und/oder Bitleitungen, die zwischen den Ebenen geteilt werden: U.S. Patentnummern 7,679,133 ; 8,553,466 ; 8,654,587 ; 8,559,235 ; und veröffentlichte U.S. Patentanmeldung Nr. 2011/0233648.
Weiterhin ist eine detaillierte Konfiguration des Speichers 200 für den Fachmann bekannt und daher wird auf eine detaillierte Beschreibung davon verzichtet.
Bezugnehmend auf die 2, das DMA-Modul 110 enthält eine Setup-Einheit (Initialisierer) 115, eine Erzeugungseinheit (Erzeuger) 120 und eine Übertragungseinheit (Übertrager) 125.
Die Setup-Einheit 115 kann einen Datenübertragungsparameter DP zum Schreiben der ersten Daten in den Speicher 200 einstellen.
Im Detail kann die Setup-Einheit 115 Information in Bezug auf den Datenübertragungsparameter DP (DP.I) von einem Prozessor 250 empfangen und kann den Datenübertragungsparameter DP einstellen. Der Datenübertragungsparameter DP enthält beispielsweise die Größe der zum Speicher 200 übertragenden ersten Daten, eine Adresse des Puffers 160, in dem die zu dem Speicher zu übertragenden Daten gespeichert werden und eine vorher festgelegte und/der ausgewählte Adresse des Speichers 200, an den die ersten Daten übertragen werden sollen, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Die ersten Daten sind Daten, die an den Speicher 200 übertragen werden sollen.
In dem Fall enthält der Prozessor 250 beispielsweise eine zentrale Verarbeitungseinheit (CPU), wobei die beispielhaften Ausführungsformen jedoch nicht hierauf beschränkt sind. Außerdem können die ersten Daten aktualisierte Daten enthalten, die in einer vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 gespeichert werden.
Die Setup-Einheit 115 kann von dem Prozessor 250, die mit dem Datenübertragungsparameter verbundene Information (DP.I) und die mit der Cache-Zurücksetzung (im Folgenden auch als Flush bezeichnet) verbunden Information (CI.I) empfangen und kann beginnen, den Datenübertragungsparameter DP, basierend auf der empfangenen Cache-Zurücksetzunginformation (CI.I) einstellen. Das heißt, der Datenübertragungsparameter DP kann, basierend auf der Datenübertragungsparameter verbundenen Information (DP.I) die von dem Prozessor 250 empfangen wurde, eingestellt werden und die Startzeit des Einstellen kann basierend auf der von dem Prozessor 250 empfangenen Cache zurücksetzungsbezogenen Information (CI.I) ermittelt werden.
In der dargestellten beispielhaften Ausführungsform kann die Cache zurücksetzungsbezogene Information (CI.I) von dem Prozessor 250 zur Setup-Einheit 115 bereitgestellt werden, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Genauer gesagt, kann die Cache zurücksetzungsbezogene Information (CI.I) von dem Prozessor 250 zur Setup-Einheit 115 bereitgestellt werden und dann von der Setup-Einheit 115 zur Übertragungseinheit 125, wie dargestellt, jedoch sind die beispielhaften Ausführungsformen nicht hierauf beschränkt. Das heißt, die Cache zurücksetzungsbezogene Information (CI.I) kann ebenso direkt von dem Prozessor 250 an die Übertragungseinheit 125 bereitgestellt werden, ohne durch die Setup-Einheit 115 gehen zu müssen und wenn das Zurücksetzen des Cache 300 beginnt, kann der Cache 300 die Cache zurücksetzungsbezogene Information (CI.I) in sich selbst erzeugen und kann diese der Übertragungseinheit 125 zur Verfügung stellen. Zur Vereinfachung ist in der folgenden Beschreibung jedoch angenommen, dass beispielsweise die Cache zurücksetzungsbezogene Information (CI.I) von dem Prozessor 250 an die Setup-Einheit 115 bereitgestellt wird.
Das Einstellen des Datenübertragungsparameters DP durch die Setup-Einheit 115 wird durchgeführt während der Prozessor 250 die in dem Cache 300 gespeicherten zweiten Daten von der vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 zurücksetzt. Hier sind die zweiten Daten bestehende Daten (d. h. nicht-aktualisierte Daten), die von den ersten Daten, welches aktualisierte Daten sind, verschieden sind. Außerdem kann der Prozessor 250 zusätzlich zum Zurücksetzen des Caches 300 einen Lese- oder Schreibvorgang auf dem Cache 300 durchführen.
Die Setup-Einheit 115 kann den eingestellten Datenübertragungsparameter DP an die Erzeugungseinheit 120 und die Übertragungseinheit 125 bereitstellen. Außerdem kann, wie später detailliert beschrieben, die Setup-Einheit 115 die Cache zurücksetzungsbezogene Information (CI.I) für die Übertragungseinheit 125 bereitstellen.
Die Erzeugungseinheit 120 kann die an den Speicher 200 zu übertragenden ersten Daten basierend auf dem eingestellten Datenübertragungsparameter (DP) erzeugen.
Im Detail kann die Erzeugungseinheit 120 den Datenübertragungsparameter DP von der Setup-Einheit 115 empfangen und kann die ersten Daten basierend auf dem Datenübertragungsparameter DP erzeugen. In dem Fall bedeutet der Ausdruck ”die Erzeugungseinheit 120 erzeugt Daten” bedeuten, dass die Erzeugungseinheit 120 Daten von einer externen Vorrichtung 350 empfangen (lesen) kann oder die Daten direkt in sich selbst erzeugen kann. Außerdem kann die Erzeugungseinheit 120 die erzeugten ersten Daten in den Puffer 160 speichern (schreiben).
In dem Fall kann die externe Vorrichtung 350 beispielsweise eine Multi-Mediakarte (MMC) enthalten, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind.
Das heißt, die Erzeugungseinheit 120 erzeugt erste Daten entsprechend der Datengröße, auf die der Datenübertragungsparameter DP zeigt und kann die erzeugten ersten Daten an der Adresse des Puffers 160 speichern, auf die der Datenübertragungsparameter DP zeigt.
Die Erzeugungseinheit 120 kann einen Lesevorgang oder einen Schreibvorgang auf der externen Vorrichtung 350 durchführen. Wie oben beschrieben, kann die Erzeugungseinheit 120 die ersten Daten von der externen Vorrichtung 350 empfangen (lesen), um die ersten Daten zu erzeugen. Zusätzlich zu dem Lesevorgang kann die Erzeugungseinheit 120 ebenso den Datenschreibvorgang auf der externen Vorrichtung 350 durchführen.
Die Transfereinheit 125 kann die ersten Daten an die vorher festgelegte oder ausgewählte Adresse des Speichers 200, basierend auf dem Datenübertragungsparameter DP, schreiben.
Genauer gesagt, kann die Übertragungseinheit 125 den Datenübertragungsparameter DP von der Setup-Einheit 115 empfangen oder kann die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200, basierend auf dem Datenübertragungsparameter DP, übertragen. In dem Fall kann die Übertragungseinheit 125 die in dem Puffer 160 gespeicherten ersten Daten an den Speicher 200 übertragen.
Das heißt, die Übertragungseinheit 125 kann die an der Adresse des Puffers 160 gespeicherten ersten Daten auf die der Datenübertragungsparameter DP zeigt, lesen und kann die ersten Daten an die vorher festgelegte und/oder vorher ausgewählte Adresse des Speichers 200, auf die der Datenübertragungsparameter DP zeigt, übertragen (schreiben).
Die Übertragungseinheit 125 kann die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 übertragen nachdem das Zurücksetzen des Caches 300 abgeschlossen ist.
Zusätzlich kann die Übertragungseinheit 125 die zurücksetzungsbezogene Information (CI.I) des Caches 300 (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 300 beginnt) von der Setup-Einheit 115 empfangen, um dann deaktiviert zu werden, während der Cache 300 zurückgesetzt wird. Hier kann die Übertragungseinheit 125 in allen Fällen deaktiviert werden, bevor das Zurücksetzen des Caches 300 beginnt, zur gleichen Zeit, falls das Zurücksetzen des Caches 300 beginnt oder nachdem das Zurücksetzen des Caches 300 beginnt.
Nachdem das Zurücksetzen des Caches 300 abgeschlossen ist, kann die Übertragungseinheit 125 die zurücksetzungsbezogene Information (CI.I) des Caches 300 (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 300 abgeschlossen ist) von der Setup-Einheit 115 empfangen, um dann aktiviert zu werden.
Die Übertragungseinheit 125 kann einen Lesevorgang oder Schreibvorgang auf dem Speicher 200 durchführen. Wie oben beschrieben kann die Übertragungseinheit 125 die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 übertragen (schreiben). Zusätzlich zu dem Schreibvorgang kann die Übertragungseinheit 125 auch den Lesevorgang des Speichers 200 durchführen.
Bezugnehmend auf die 2 und 3 beginnt der Betrieb des DMA-Moduls nachdem das Aufheben (d. h. das Zurücksetzen) des Caches abgeschlossen ist. Insbesondere zeigt 3 den Fall, in dem eine Halbleitervorrichtung 100 gemäß einer beispielhaften Ausführungsform nicht angewandt wird.
Das heißt, in einem Cachezurücksetzungszeitraum, in dem der Prozessor den Cache zurücksetzt (entsprechend einem Zeitraum von t₁ bis t₂) ist das DMA-Modul blockiert. Falls der Betrieb des DMA-Moduls während der Cachezurücksetzzeitdauer (t₁ bis t₂) nicht blockiert ist, können die Daten, die von dem Cache zurückgesetzt werden (d. h. nicht aktualisierte Daten oder existierende Daten) überschrieben werden zusätzlich zu den aktualisierten Daten, die von dem DMA-Modul übertragen werden, falls eine Adresse des Speichers zu dem der Cache zurückgesetzt werden soll und eine Adresse des Speichers, auf dem das DMA-Modul beabsichtigt, die Daten zu übertragen, gleich sind.
Demgemäß kann die DMA-Funktion während der Cachezurücksetzzeitdauer (t₁ bis t₂) blockiert werden und ein anfänglicher Setup-Betrieb des DMA-Moduls (d. h. ein Betrieb, der Setup-Einheit, die den Datenübertragungsparameter einstellt) kann von Beginn des Zeitpunkts t₂, an dem das Zurücksetzen des Caches abgeschlossen ist, beginnen.
Wenn der anfängliche Setup-Betrieb des DMA-Moduls zum Zeitpunkt t₃ abgeschlossen ist, kann der Datenerzeugungsbetrieb (Datenerzeugung 1) (d. h. ein Betrieb der Erzeugungseinheit, die die ersten Daten erzeugt) vom Zeitpunkt t₃ an beginnen.
Falls außerdem der erste Datenerzeugungsbetrieb (Datenerzeugung 1) abgeschlossen ist zum Zeitpunkt t₄, kann ein zweiter Datenerzeugungsbetrieb (Datenerzeugung 2) (d. h. ein Betrieb der Erzeugungseinheit, die zweite Daten, das aktualisierte Daten sind, erzeugt und welche von den ersten Daten unterschiedlich sind) und ein erster Datenübertragungsbetrieb (Datenübertragung 1) (d. h. ein Betrieb der Übertragungseinheit, die erste Daten zum Speicher überträgt) vom Zeitpunkt t₄ gleichzeitig beginnen. Das heißt, der Betrieb der Datenübertragungseinheit und der Erzeugungseinheit des DMA-Moduls kann auf Pipeline Art und Weise durchgeführt werden.
Falls als nächstes der zweite Datenerzeugungsbetrieb (Datenerzeugung 2) und der erste Datenübertragungsbetrieb (Datenübertragung 1) zum Zeitpunkt t₅ abgeschlossen ist, kann ein zweiter Datenübertragungsbetrieb (Datenübertragung 2) (d. h. ein Betrieb der Übertragungseinheit, die zweite Daten an den Speicher überträgt) zum Zeitpunkt t₅ beginnen.
In dem Fall kann die Adresse im Speicher an die die zweiten Daten übertragen werden und eine Adresse des Speichers, an die die ersten Daten übertragen werden, voneinander verschieden sein.
Wie in 3 gezeigt, ist es möglich die von dem Cache zurückgesetzten Daten (d. h. die nicht aktualisierten Daten oder bestehenden Daten) davor zu schützen zusätzlich zu den aktualisierten Daten überschrieben zu werden, aber eine Ausführungszeit des DMA-Moduls kann durch eine Zurücksetzungszeit des Caches (Cachezurücksetzung) erweitert werden, wodurch sich die Gesamtleistung verringert.
Außerdem können bezugnehmend auf die 2 und 4 der Betrieb des DMA-Moduls und ein Zurücksetzbetrieb (d. h. ein Flushing) des Caches gleichzeitig beginnen. Insbesondere zeigt die 4 den Fall, in dem die Halbleitervorrichtung 100 angewandt wird.
Die folgende Beschreibung fokussiert sich auf Unterschiede zwischen den in den 3 und 4 dargestellten Fällen.
Das heißt, anders als in 3 dargestellt, ist in einer Cachezurücksetzzeitdauer, in der der Prozessor den Cache zurücksetzt (Cachezurücksetzung) entsprechend einer Zeitdauer, die vom Zeitpunkt t₁ bis t₂ reicht, der Betrieb des DMA-Moduls nicht blockiert.
Im Detail wird die Übertragungseinheit des DMA-Moduls zum gleichen Zeitpunkt deaktiviert (Datenübertragungsdeaktivierung), wenn die Zurücksetzung des Caches zum Zeitpunkt t₁' beginnt. Wie oben beschrieben, kann die Übertragungseinheit des DMA-Moduls deaktiviert werden bevor das Zurücksetzen des Caches beginnt, zur gleichen Zeit, wenn das Zurücksetzen des Caches beginnt oder nachdem das Zurücksetzen des Caches beginnt.
Der Einfachheit halber wird die folgende Beschreibung nur in Bezug auf den in 4 dargestellten Fall durchgeführt, indem die Übertragungseinheit des DMA-Moduls zur gleichen Zeit deaktiviert wird zu dem das Zurücksetzen beginnt.
Hier kann die Zurücksetzzeitdauer der Übertragungseinheit bis zu einem Zeitpunkt t₄' fortgeführt werden, d. h. bis zu einem Zeitpunkt, zu dem das Zurücksetzen des Caches abgeschlossen ist. Dies dient dem Zweck, um die von dem Cache zurückgesetzten Daten (d. h. die nicht aktualisierten oder bestehenden Daten) davor zu schützen, um zusätzlich zu den aktualisierten Daten überschrieben zu werden.
Ein Anfangssetupbetrieb des DMA-Moduls (d. h. ein Betrieb der Setup-Einheit, die den Datenübertragungsparameter DP einstellt) kann zum Zeitpunkt t₂' kurz nach dem Zeitpunkt t₁', an dem das Zurücksetzen des Caches beginnt, beginnen.
Das heißt, der Betrieb des DMA-Moduls 110 kann während einer Zeitdauer durchgeführt werden, in dem der Cache 300 zurückgesetzt wird. Demgemäß kann anders als in 3 ein Ausführungszeitpunkt des DMA-Moduls durch die Zurücksetzzeit des Caches 300 (Cachezurücksetzung) erweitert werden.
Falls der anfängliche Setup-Betrieb des DMA-Moduls 110 zum Zeitpunkt t₃' abgeschlossen ist, kann ein erster Datenerzeugungsbetrieb (Datenerzeugung 1) (d. h. ein Betrieb der Datenerzeugungseinheit, die die ersten Daten erzeugt) von dem Zeitpunkt t₃' beginnen. Hierbei kann der erste Datenerzeugungsbetrieb (Datenerzeugung 1) und der Zurücksetzzeitpunkt des Caches 300 gepipelined werden. Im Detail beginnt der erste Datenerzeugungsprozess (Datenerzeugung 1) während der Zurücksetzzeitdauer des Caches 300 (d. h. zwischen t₁' und t₄') und kann beendet sein bevor das Zurücksetzen des Caches 300 abgeschlossen ist, zur gleichen Zeit, wenn das Zurücksetzen des Caches abgeschlossen ist oder nachdem das Zurücksetzen des Caches abgeschlossen ist.
Zusätzlich, falls das Zurücksetzen des Caches zum Zeitpunkt t₄' abgeschlossen ist, kann die Übertragungseinheit des DMA-Moduls nach dem Zeitpunkt t₄' sein (Datenübertragungsaktivierung). Demgemäß, falls der erste Datenerzeugungsbetrieb (Datenerzeugung 1) zum Zeitpunkt t₅' abgeschlossen ist, kann ein zweiter Datenerzeugungsbetrieb (Datenerzeugung 2) (d. h. ein Betrieb der Erzeugungseinheit, die zweite Daten unterschiedlich von den ersten Daten erzeugt, wobei dies aktualisierte Daten sind) und ein erster Datenübertragungsbetrieb (Datenübertragung 1) (d. h. ein Betrieb der Übertragungseinheit, die erste Daten an den Speicher überträgt) können gleichzeitig vom Zeitpunkt t₅' gestartet werden.
Das heißt der Betrieb der Übertragungseinheit 125 und der Erzeugungseinheit 120 des DMA-Moduls 110 können in Art einer Pipeline durchgeführt werden.
Als nächstes, falls der zweite Datenerzeugungsbetrieb (Datenerzeugung 2) und der erste Datenübertragungsbetrieb (Datenübertragung 1) zum Zeitpunkt t₆' abgeschlossen sind, kann ein zweiter Datenübertragungsbetrieb (Datenübertragung 2) (d. h. ein Betrieb der Übertragungseinheit, die zweite Daten an den Speicher überträgt) zum Zeitpunkt t₆ beginnen.
In der Halbleitervorrichtung 100 wird die Deaktivierungszeitdauer der Übertragungseinheit 125 bis zu einem Zeitpunkt aufrechterhalten, zu dem das Zurücksetzen des Cache 300 abgeschlossen ist, wodurch verhindert wird, dass durch den Cache zurückgesetzte Daten (nicht aktualisierte oder bestehende Daten) zusätzlich zu dem aktualisierten Daten überschritten werden und die Ausführungszeit des DMA-Moduls 110 durch die Zurücksetzungszeit des Caches 300 wird beschleunigt, um insgesamt die Gesamtleistung zu verbessern.
Zusätzlich sind gemäß einiger beispielhafter Ausführungsformen die Setup-Einheit 115, die Erzeugungseinheit 120 und die Übertragungseinheit 125 als Hardware ausgeführt, die beispielhaften Ausführungsformen sind jedoch nicht hierauf beschränkt. Das heißt, die Setup-Einheit 115, die Erzeugungseinheit 120 und die Übertragungseinheit 125 können auch in einem Prozessor implementiert sein, der geeignet ist, um in Codeformat in dem DMA-Modul 110 gespeicherte Software auszuführen.
Im Folgenden wird ein Halbleitersystem gemäß einer beispielhaften Ausführungsform wird unter Bezugnahme auf die 5 und 6 beschrieben. In der vorliegenden Beschreibung wird der Inhalt, der mit den vorher beschriebenen beispielhaften Ausführungsformen übereinstimmt, nicht wiederholt beschrieben.
5 zeigt ein Blockdiagramm eines Halbleitersystems gemäß einer beispielhaften Ausführungsform und 6 zeigt ein Blockdiagramm eines in 5 dargestellten zweiten Prozessors.
Bezugnehmend auf 5 enthält das Halbleitersystem 400 einen ersten Prozessor 410, einen Cache 420, einen zweiten Prozessor 430 und einen Bus 470.
Der erste Prozessor 410 kann mit dem Cache 420 gespeicherte Daten (z. B. bestehende Daten, d. h. nicht aktualisierte Daten) von einer vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 zurücksetzen.
Im Detail kann der erste Prozessor 410 einen Lesebetrieb oder einen Schreibbetrieb auf dem Cache 420 zusätzlich zu dem Zurücksetzen des Caches 420 durchführen. Außerdem kann der erste Prozessor 410 Information, die sich auf dem Datenübertragungsparameter DP bezieht und Information, die sich auf das Entwerten oder Zurücksetzen des Caches 420 durch den zweiten Prozessor 430 beziehen, bereitstellen. In dem Fall kann der erste Prozessor 410 beispielsweise eine zentrale Verarbeitungseinheit (CPU) enthalten und der Speicher 200 kann beispielsweise ein DRAM enthalten, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind.
Der Cache 420 kann durch den ersten Prozessor 410 zurückgesetzt werden.
Im Detail kann der Cache 420 von einer vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 durch den ersten Prozessor 410 zurückgesetzt werden. Außerdem kann der Cache 420 über den Bus 470 mit dem Speicher 200 verbunden sein. Der zweite Prozessor 430 kann Daten (aktualisiere Daten), die von den in dem Cache 420 gespeicherten Daten verschieden sind, erzeugen und kann die erzeugten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 übertragen.
In dem Fall kann der zweite Prozessor 430 direkt die Daten selbst erzeugen oder kann die Daten von einer externen Vorrichtung 350 enthalten.
Der Bus 470 kann den ersten Prozessor 410, den zweiten Prozessor 430 und den Cache 420 miteinander verbinden und kann das Halbleitersystem 400 und den Speicher 200 miteinander verbinden.
Im Detail können der erste Prozessor 410, der die Information bezogen auf den Datenübertragungsparameter DP und die Information bezogen auf die Zurücksetzung und Aufhebung des Caches 420 für den zweiten Prozessor 430, der Cache 420, der zu der vorher festgelegten und/oder ausgewählten Adresse des Speicher 200 zurückgesetzt wird, und der zweite Prozessor 430, der die Daten an die vorherfestgelegte und/oder ausgewählte Adresse des Speichers 200 überträgt, alle über den Bus 470 betrieben werden.
Zusätzlich ist das Halbleitersystem 400, das den ersten Prozessor 410, den Cache 420, den zweiten Prozessor 430 und den Bus 470 enthält, in 5 dargestellt, beispielhafte Ausführungsformen sind jedoch nicht hierauf beschränkt. Das heißt, das Halbleitersystem 400 kann auch einen Speicher 200 und eine externe Vorrichtung 350 enthalten.
Bezugnehmend auf 6, enthält der zweite Prozessor 430 ein DMA-Modul 440 und eine Puffer 450. Hierbei kann der zweite Prozessor 430 der in 2 gezeigten Halbleitervorrichtung 100 entsprechen. Das heißt, das DMA-Modul 440 kann über den Bus 470 direkt auf den Speicher 200 direkt zugreifen.
Im Detail kann das DMA-Modul 440 einen Datenübertragungsparameter DP zum Übertragen von Daten an den Speicher 200 einstellen und kann Daten, die zu dem Speicher 200 zu übertragen sind basierend auf dem Datenübertragungsparameter DP erzeugen, um diese dann in dem Puffer 450 zu speichern. Außerdem kann das DMA-Modul 440 in dem Puffer 450 gespeicherte Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 übertragen. Das heißt, das DMA-Modul 440 kann direkt die zu dem Speicher 200 zu übertragenden Daten selbst erzeugen oder die Daten von der externen Vorrichtung 450 empfangen.
Außerdem kann das DMA-Modul 440 eine Setup-Einheit 442, eine Erzeugungseinheit 445 und eine Übertragungseinheit 447 enthalten, die der oben beschriebenen entspricht, weshalb keine detaillierte Beschreibung davon gemacht wird.
Zusätzlich wird in der dargestellten beispielhaften Ausführungsform cachezurücksetzungsbezogene Information (CI.I) von dem ersten Prozessor 410 an den zweiten Prozessor 430 (z. B. der Setup-Einheit 442 des zweiten Prozessors 430) bereitgestellt, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Noch detaillierter wird die cachezurücksetzungsbezogene Information (CI.I) von dem ersten Prozessor 410 an die Setup-Einheit 442 und dann von der Setup-Einheit 442 zur Übertragungseinheit 447 wie dargestellt, bereitgestellt, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Das heißt, die cachezurücksetzungsbezogene Informationen (CI.I) können ebenso von dem ersten Prozessor 410 direkt zur Übertragungseinheit 447 durch den Bus 470 bereitgestellt werden, ohne durch die Setup-Einheit 442 geleitet zu werden und wenn das Zurücksetzen des Caches 420 einmal begonnen hat, kann der Cache 420 die cachezurücksetzungsbezogene Information (CI.I) selbst erzeugen und kann diese über den Bus 470 an die Übertragungseinheit 447 bereitstellen.
Im Folgenden wird unter Bezugnahme auf die 7 und 8 ein Halbleitersystem gemäß einer weiteren beispielhaften Ausführungsform beschrieben. In der folgenden Beschreibung werden Gemeinsamkeiten zu den vorher beschriebenen Ausführungsformen nicht erneut beschrieben.
7 zeigt ein Blockdiagramm eines Halbleitersystems gemäß einer weiteren beispielhaften Ausführungsform und 8 zeigt ein Blockdiagramm der in 7 gezeigten zweiten und dritten Prozessoren.
Bezugnehmend auf 7 enthält das Halbleitersystem 500 einen ersten Prozessor 510, einen Cache 520, einen zweiten Prozessor 530 und einen dritten Prozessor 580 und einen Bus 595.
Der erste Prozessor 510 kann in den Cache 520 gespeicherte Daten (z. B. bestehende Daten, d. h. nicht aktualisierte Daten) zu einer vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 zurücksetzen.
Im Detail kann der erste Prozessor 510 einen Lesebetrieb oder einen Schreibbetrieb auf dem Cache 520 zusätzlich zum Zurücksetzen des Caches 520 durchführen. Zusätzlich kann der erste Prozessor 510 Information, die sich auf den Datenübertragungsparameter DP bezieht und Information, die sich auf das Entwerten und Zurücksetzen des Caches 520 für den zweiten Prozessor 530 bereitstellen.
Hier kann der erste Prozessor 510 beispielsweise eine zentrale Überarbeitungseinheit (CPU) und den Speicher 200 enthalten, beispielsweise ein DRAM, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind.
Der Cache 520 kann von dem ersten Prozessor 510 zurückgesetzt werden.
Im Detail kann der Cache 520 an eine vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 von dem ersten Prozessor 510 zurückgesetzt werden. Außerdem kann der Cache 520 über den Bus 595 mit dem Speicher 200 verbunden sein.
Der zweite Prozessor 530 kann Daten (aktualisierte Daten), die von dem in dem Cache gespeicherten Daten verschieden sind, an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 übertragen.
Hier kann der zweite Prozessor 530 Daten, die in den dritten Prozessor 580 gespeichert sind, empfangen (d. h. lesen) und kann die empfangenen Daten an den Speicher 200 übertragen.
Der dritte Prozessor 580 kann Daten, die an den Speicher 200 zu übertragen sind von einer externen Vorrichtung 250 empfangen und kann die empfangenen Daten speichern. Der Bus 595 kann den ersten Prozessor 510, den zweiten Prozessor 530, den dritten Prozessor 580 und den Cache 520 miteinander verbinden und kann das Halbleitersystem 500 und den Speicher 200 miteinander verbinden.
Im Detail können der erste Prozessor 510, der die Information bezogen auf den Datenübertragungsparameter DP und die Information bezogen auf das Entwerten oder das Zurücksetzen des Caches 520 zu dem zweiten Prozessor 530, der zweite Prozessor 510, der den Datenübertragungsparameter DP für den dritten Prozessor 580 bereitstellt, den zweiten Prozessor 530, der die in den dritten Prozessor 580 gespeicherten Daten empfängt, den Cache 520, der zu der vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 zurückgesetzt wird, und der zweite Prozessor 530, der Daten zu der vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 überträgt, alle durch den Bus 595 betrieben werden.
Bezugnehmend auf die 8 kann der zweite Prozessor 530 ein DMA-Modul 540 und einen ersten Puffer 560 enthalten.
Im Detail kann das DMA-Modul 540 eine Setup-Einheit 542, eine Erzeugungseinheit 545 und eine Übertragungseinheit 547 enthalten.
Die Setup-Einheit 542 kann den Datenübertragungsparameter DP zum Schreiben der ersten Daten in den Speicher 200 einstellen.
Im Detail kann die Setup-Einheit 542 Information bezogen auf den Datenübertragungsparameter DP von dem ersten Prozessor 510 durch den Bus 595 empfangen und kann den Datenübertragungsparameter DP einstellen. Hier kann der Datenübertragungsparameter DP beispielsweise eine Größe der zu dem Speicher 200 zu übertragenden ersten Daten, eine Adresse des ersten Puffers 560, der die auf den Speicher 200 zu übertragenden ersten Daten speichert, eine Adresse des zweiten Puffers 590, der die auf den Speicher 200 zu übertragenden ersten Daten speichert, und die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 an den die ersten Daten zu übertragen sind, enthalten, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Außerdem können die ersten Daten aktualisierte Daten, die zu dem Speicher 200 zu übertragen sind, enthalten.
Die Setup-Einheit 542 kann auf den Datenübertragungsparameter bezogene Information (DP.I) und Cachezurücksetzung (ebenso als Flush bezeichnet) bezogene Information (CI.I) von dem Prozessor 250 empfangen und kann beginnen den Datenübertragungsparameter DP basierend auf der empfangenen cachezurücksetzungsbezogenen (CI.I) einstellen. Das heißt, der Datenübertragungsparameter DP kann basierend auf der Datenübertragungsparameter bezogenen Information (DP.I) die von dem ersten Prozessor 510 empfangen wird, eingestellt werden und ein Startzeitpunkt des Einstellbetriebes kann basierend auf der cachezurücksetzungsbezogenen Information (CI.I), die von dem ersten Prozessor 510 empfangen wurde, ermittelt wurde.
In der dargestellten beispielhaften Ausführungsform wird die cachezurücksetzungsbezogene Information (CI.I) von dem ersten Prozessor 510 an den zweiten Prozessor 530 (z. B. der Setup-Einheit 542 des zweiten Prozessors 530) bereitgestellt, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Insbesondere wird die cachezurücksetzungsbezogene Information (CI.I) von dem ersten Prozessor 510 zur Setup-Einheit 542 und dann von der Setup-Einheit 542 zur Übertragungseinheit 547 bereitgestellt, jedoch sind die beispielhaften Ausführungsformen nicht hierauf beschränkt.
Das heißt, die Cachezurücksetzungs-bezogene Information (CI.I) kann ebenso von dem ersten Prozessor 510 direkt über den Bus 595 an die Übertragungseinheit 547 übertragen werden, ohne durch die Setup-Einheit 542 hindurchzugehen, und wenn das Zurücksetzen des Cashs 520 beginnt, kann der Cash 520 die Cachezurücksetzungs-bezogene Information (CI.I) selbst erzeugen und kann diese über den Bus 595 an die Übertragungseinheit 547 bereitstellen. Zur Vereinfachung wird in der folgenden Beschreibung angenommen, dass in diesem Beispiel die Cache-zurücksetzungsbezogene Information (CI.I) von dem ersten Prozessor 510 an die Setup-Einheit 542 bereitgestellt wird. Die Setup-Einheit 542, die den Datenübertragungsparameter DP einstellt, kann betrieben werden während der erste Prozessor 510 die in dem Cache 520 gespeicherten zweiten Daten an die vorher festgelegte und/oder ausgelegte Adresse des Speichers 200 zurücksetzt. Hier können die zweiten Daten bestehende Daten (d. h. nicht aktualisierte Daten) sein, die sich von den ersten Daten, welche aktualisierte Daten sind, unterscheiden.
Die Setup-Einheit 542 kann den eingestellten Datenübertragungsparameter DP der Erzeugungseinheit 545 und der Übertragungseinheit 547 bereitstellen. Zusätzlich kann die Setup-Einheit 542 die Cachezurücksetzungs-bezogene Information (CI.I) der Übertragungseinheit 547 bereitstellen.
Die Erzeugungseinheit 545 kann die an den Speicher 200 zu übertragenden ersten Daten basierend auf dem eingestellten Datenübertragungsparameter DP erzeugen.
Im Detail kann die Erzeugungseinheit 545 den Datenübertragungsparameter DP von der Setup-Einheit 542 empfangen oder kann die in dem zweiten Puffer 590 gespeicherten ersten Daten von dem dritten Prozessor 580 basierend auf dem Datenübertragungsparameter DP empfangen. Außerdem kann die Erzeugungseinheit 545, die die ersten Daten empfängt betrieben werden, während der Cache 520 zurückgesetzt wird.
Hier kann die Erzeugungseinheit 545 Daten von dem zweiten Puffer 590 des dritten Prozessors 580 über den Bus 595 empfangen oder kann die Daten direkt in sich selbst erzeugen.
Außerdem kann die Erzeugungseinheit 545 die ersten Daten in einer Adresse des ersten Puffers 560 speichern, auf den der Datenübertragungsparameter DP zeigt.
Die Transfereinheit 547 kann die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 basierend auf dem Datenübertragungsparameter DP schreiben.
Im Detail kann die Übertragungseinheit 547 den Datenübertragungsparameter DP von der Setup-Einheit 542 empfangen und kann die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 basierend auf dem Übertragungsparameter DP übertragen. Hierbei kann die Übertragungseinheit 547, die dem ersten Puffer 560 gespeicherten ersten Daten an den Speicher 200 übertragen.
Das heißt, die Übertragungseinheit 547 kann die in der Adresse des ersten Puffers 560 gespeicherten ersten Daten, auf die der Datenübertragungsparameter DP zeigt, lesen und kann die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200, auf die der Datenübertragungsparameter P zeigt, übertragen (schreiben).
Die Übertragungseinheit 547, die die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 überträgt, kann betrieben werden nachdem das Zurücksetzen des Caches 520 abgeschlossen ist.
Zusätzlich kann die Übertragungseinheit 547 die Zurücksetzungs-bezogene Information (CI.I) des Caches 520 (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 520 beginnt) von der Setup-Einheit 542 empfangen, um dann während der Cache 520 zurückgesetzt wird, deaktiviert zu werden. In dem Fall kann die Übertragungseinheit 547 in allen Fällen deaktiviert werden, bevor das Zurücksetzen des Caches 520 beginnt und zwar zur gleichen Zeit, wenn das Zurücksetzen des Caches 520 beginnt oder nachdem das Zurücksetzen des Caches 520 begonnen hat.
Nachdem das Zurücksetzen des Caches 520 abgeschlossen ist, kann die Übertragungseinheit 547 die Zurücksetzungs-bezogene Information (CI.I) des Caches 520 (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 520 abgeschlossen ist) von der Setup-Einheit 542 empfangen und dann aktiviert zu werden.
Die Übertragungseinheit 547 kann einen Lesebetrieb oder einen Schreibbetrieb auf den Speicher 200 ausführen. Wie oben beschrieben kann die Übertragungseinheit 547 die ersten Daten an eine vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 übertragen (schreiben). Zusätzlich zu dem Schreibvorgang kann die Übertragungseinheit 547 auch den Lesevorgang von dem Speicher 200 durchführen.
Der dritte Prozessor 580 kann einen zweiten Prozessor 590 enthalten. Im Detail kann der dritte Prozessor 580 erste Daten erzeugen und kann die erzeugten ersten Daten in dem zweiten Puffer 590 speichern. Das heißt, der dritte Prozessor 580 kann den Datenübertragungsparameter DP von der Setup-Einheit 542 empfangen und kann die ersten Daten von der externen Vorrichtung 350 basierend auf dem empfangenen Datenübertragungsparameter DP empfangen oder kann die ersten Daten in sich selbst erzeugen.
Das heißt, in dem in 8 dargestellten Halbleitersystem 500 sind, anders als in dem in 6 gezeigten Halbleitersystem 400 ein Prozessor (d. h. der dritte Prozessor 580), der die Daten von der externen Vorrichtung 350 empfängt und ein Prozessor (d. h. der zweite Prozessor 530), der die von der externen Vorrichtung 350 empfangenen Daten an den Speicher 200 überträgt, separat bereitgestellt.
Außerdem können die Halbleitersystem 400 und 500, wie in den 6 und 8 gezeigt, mit dem Speicher 200 in einem System integriert sein. In einer beispielhaften Ausführungsform kann das Halbleitersystem 400 oder 500 und der Speicher 200 in einem System integriert sein, das eine Speicherkarte bildet. Das Halbleitersystem 400 oder 500 und der Speicher 200 kann in einem System integriert sein und Beispiele hierfür umfassen eine PC-Karte, wie beispielsweise eine Personal-Computer-Memory-Card-International Association(PCMCIA)-Karte, eine Kompaktflush(CF)-Karte, eine Smartmedia-Karte (SM oder SMC), einen Speicherstick, eine Multimediakarte (z. B. MMC, RS-MMC oder MMC Micro), eine SD-Karte (z. B. SD, Mini-SD, Micro-SD und SDHC) oder einen universellen Flushspeicher (UFS).
Das Halbleitersystem 400 oder 500 und der Speicher 500 kann in einem System integriert sein, das eine Festkörperfestplatte oder Festkörperdisk (SSD) bildet.
9 zeigt ein Diagramm, das das in 7 dargestellte Halbleitersystem implementiert in einem System-on-Chip (Einchipsystem) darstellt.
Bezugnehmend auf 9 kann das Halbleitersystem 500 gemäß einer weiteren beispielhaften Ausführungsform einen ersten Prozessor 510, einen Cache 520, einen zweiten Prozessor 530 und einen dritten Prozessor 580 enthalten, die als Einchipsystem (System an Chip – SoC) implementiert sein können und die über einen internen Bus in dem SoC integriert ist, miteinander verbunden sein, beispielsweise ein Bus, der dem AMBA-Advanced-Extensible-Interface(AXI)-Protokoll entspricht. Außerdem kann in wenigstens einigen beispielhaften Ausführungsformen der SoC als Anwendungsprozessor (AP), der an einem mobilen Endgerät befestigt ist, implementiert sein. In wenigstens einigen beispielhaften Ausführungsformen kann der SoC außerdem einen Speicher 200 und einen externen Speicher 550 enthalten.
Das Halbleitersystem 400 aus 5 ebenso wie das Halbleitersystem 500 aus 7 kann auch als Einchipsystem (SoC) implementiert sein, wobei jedoch keine detaillierte Beschreibung darüber gegeben wird.
Außerdem können die Halbleitersysteme 400 und 500 in Übereinstimmung mit wenigstens einigen beispielhaften Ausführungsformen in verschiedenen Gehäusetypen montiert werden. Beispielsweise können die Halbleitersysteme 400 und 500 in verschiedenen Gehäusetypen wie Package-on-Package (PoP), Ball Grid Array (BGA), Chip Scale Package (CSP), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Die In Waffle Pack, Die In Wafer Form, Chip On Board (COB), keramisches Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), dünnes Quad Flat Pack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), dünnes Small Outline (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-Level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP) montiert sein, wobei die Beispiele nicht hierauf beschränkt sind.
Die 10 bis 12 zeigen elektronische Systeme gemäß wenigstens einiger beispielhafter Ausführungsformen, auf die die Halbleitersysteme angewandt werden können. Insbesondere zeigt 10 einen Tablet-PC 1200, 11 einen Notebook-Computer 1300 und 12 ein Smartphone 1400. Wenigstens eines der Halbleitersysteme 400 und 500 können mit dem Tablet-PC 1200, dem Notebook-Computer 1300 und dem Smartphone 1400 verwendet werden.
Außerdem ist es klar für einen Fachmann, das wenigstens eines der Halbleitersysteme 400 und 500 auch als anderer Schaltkreis, der nicht dargestellt ist, ausgebildet sein kann.
Das heißt, die oben beschriebenen beispielhaften Ausführungsformen, die wenigstens eines der elektronischen Systeme als Tablet-PC, Notebook-Computer 1300 und Smartphone 1400 beispielhaft darstellen, sind nicht auf diese beispielhaften Ausführungsformen beschränkt. In wenigstens einigen dieser beispielhaften Ausführungsformen können die elektronischen Systeme als Computer, ultramobile Personal Computer (UMPC), Workstations, Net-Books, Personal Digital Assistants (PDA), tragbare Computer, Webtablets, drahtlose Telefone, Mobiltelefone, Smartphones, E-Books, portable Multimediaplayer (PMPs), portable Spielekonsolen, Navigationsvorrichtungen, Blackboxes, Digitalkameras, 3-dimensionale Fernseher, digitale Audiorecorder, digitale Audioplayer, digitale Videorecorder, digitale Videoplayer usw. implementiert sein.
Im Folgenden wir ein Betriebsverfahren der Halbleitervorrichtung aus 1 unter Bezugnahme auf die 13 und 14 beschrieben. In der folgenden Beschreibung wird der mit der beispielhaften Ausführungsform aus 1 übereinstimmende Inhalt nicht nochmal wiederholt.
Die 13 und 14 zeigen Diagramme, die ein Betriebsverfahren der in 1 dargestellten Halbleitervorrichtung zeigen. Bezugnehmend auf die 2, 13 und 14 wird die Datenübertragungsparameter-bezogene Information (DP.I) und die Cachezurücksetzungs-bezogene Information (CI.I) bereitgestellt (S100).
Im Detail empfängt die Setup-Einheit 115 die Datenübertragungsparameter-bezogene Information (DP.I) und die Cachezurücksetzungs-bezogene Information (CI.I) von dem Prozessor 250.
Ein Zurücksetzungsstartsignal wird dem Cache 300 bereitgestellt (S105). Im Detail erstellt der Prozessor 250 ein Außerkraftsetzungs-(d. h. Zurücksetzen)Startsignal an dem Cache 300 bereit.
Ein Datenübertragungsbetrieb des DMA-Moduls 110 wird deaktiviert (S107).
Im Detail stellt die Setup-Einheit 115 Cachezurücksetzungs-bezogene Information (CI.I) der Übertragungseinheit 125 bereit. Außerdem empfängt die Übertragungseinheit 125 die Cachezurücksetzungs-bezogene Information (CI.I) (z. B. Information, dass das Zurücksetzen des Caches 300 beginnt) bereit, um dann deaktiviert zu werden.
Das Zurücksetzen des Caches 300 beginnt (S110).
Im Detail werden die in dem Cache 300 gespeicherten zweiten Daten (z. B. bestehende Daten, d. h. nicht aktualisierte Daten) von einer vorher festgelegten und/oder ausgewählten Adressen des Speichers 200 zurückgesetzt.
In der dargestellten beispielhaften Ausführungsform werden die Schritte S100, S105, S107 und S110 nacheinander durchgeführt. Die beispielhaften Ausführungsformen sind jedoch nicht hierauf beschränkt, d. h. nachdem der Prozessor 250 das Zurücksetzungsstabsignal an den Cache 300 (S105) bereitgestellt hat, kann die Datenübertragungsparameter-bezogene Information (DP.I) und die Cachezurücksetzungs-bezogene Information (CI.I) der Setup-Einheit 115 bereitgestellt werden (S100).
Die Übertragungseinheit 124 (S107) kann in allen Fällen deaktiviert werden bevor das Zurücksetzen des Caches 300 beginnt, zu dem gleichen Zeitpunkt, wenn das Zurücksetzen des Caches 300 beginnt oder nachdem das Zurücksetzen des Caches 300 begonnen hat.
Nachdem das Zurücksetzen des Caches 300 beginnt, kann die Setup-Einheit (115) den Datenübertragungsparameter DP basierend auf der Datenübertragungsparameter bezogene Information (DP.I) die von dem Prozessor 250 empfangen wurde eingestellt werden. Außerdem kann die Setup-Einheit 115 den Datenübertragungsparameter DP einstellen und diesen an die Erzeugungseinheit 120 bereitstellen (S113).
Dann werden Daten erzeugt (S115).
Im Detail kann die Erzeugungseinheit 120 die ersten Daten (d. h. die aktualisierten Daten, die an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 zu übertragen ist) basierend auf dem empfangenen Datenübertragungsparameter DP erzeugen. Die Erzeugungseinheit 120 kann die ersten Daten in sich selbst erzeugen oder kann die ersten Daten von der externen Vorrichtung 350 empfangen.
Die Daten werden in den Puffer 160 (S117) gespeichert.
Im Detail kann die Erzeugungseinheit 120 die ersten Daten in einer Adresse des Puffers 160, auf den der Datenübertragungsparameter DP zeigt, speichern.
Wenn das Zurücksetzen des Caches 300 abgeschlossen ist (S120) kann der Prozessor 250 die Cache zurücksetzungsbezogene Information (CI.I) (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 300 abgeschlossen ist) der Setup-Einheit 115 bereitstellen. Wenn jedoch das Zurücksetzen des Caches 300 noch nicht abgeschlossen ist, kann ein Nichtaktivierungszustand der Übertragungseinheit 125, d. h. ein Datenübertragungsdeaktivierungszustand des DMA-Moduls 110 aufrechterhalten) beibehalten. (S122). Ein Datenübertragungsbetrieb des DMA-Moduls 110 wird aktiviert (S125).
Im Detail, falls die Information, die das Zurücksetzen des Caches 300 anzeigt, abgeschlossen ist, von dem Prozessor 250 empfangen wurde, kann die Setup-Einheit 115 die empfangene Information an die Übertragungseinheit 125 bereitstellen.
Die Übertragungseinheit 125 kann die Information, die anzeigt, dass das Zurücksetzen des Caches 300 abgeschlossen ist, um dann aktiviert zu werden, empfangen.
Die in dem Puffer 160 gespeicherten Daten werden gelesen (S127). Im Detail kann die Übertragungseinheit 125 die in dem Puffer 160 gespeicherten ersten Daten basierend auf dem Datenübertragungsparameter DP lesen.
Die Daten werden an den Speicher 200 übertragen (S130).
Im Detail kann die Übertragungseinheit 125 die ersten Daten an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 basierend auf dem Datenübertragungsparameter DP übertragen.
Im Folgenden wird ein Betriebsverfahren des Halbleitersystems aus 5 unter Bezugnahme auf die 15 und 16 beschrieben. In der folgenden Beschreibung wird der mit der beispielhaften Ausführungsform aus 5 gemeinsame Inhalt nicht noch einmal beschrieben.
Die 15 und 16 sind Diagramme, die ein Betriebsverfahren des Halbleitersystems aus 5 darstellen.
Bezugnehmend auf die 6, 15 und 16 wird als erstes Datenübertragungsparameter bezogene Information (DP.I) und Cache zurücksetzungsbezogene Information (CI.I) bereitgestellt (S200).
Im Detail kann die Setup-Einheit 442 des DMA-Moduls 440 des zweiten Prozessors 430 die Datenübertragungsparameter bezogene Information (DP.I) und die Cache zurücksetzungsbezogene Information (CI.I) von dem ersten Prozessor 410 empfangen.
Ein Zurücksetzstartsignal wird an den Cache 420 bereitgestellt (S205).
Im Detail kann der erste Prozessor 410 ein außer Kraftsetzungs-(d. h. Zurücksetzungs-)Startsignal an den Cache 420 übertragen.
Ein Datenübertragungsbetrieb des DMA-Moduls 440 wird deaktiviert (S207).
Im Detail kann die Setup-Einheit 442 die Cache zurücksetzungsbezogene Information (CI.I) an die Transfereinheit 447 bereitstellen. Außerdem kann die Übertragungseinheit 447 die Cache zurücksetzungsbezogene Information (CI.I) (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 420 beginnt), um dann deaktiviert zu werden, empfangen.
Das Zurücksetzen des Caches 420 beginnt (S210). Im Detail kann die in dem Cache 420 gespeicherten zweiten Daten bestehende Daten (bestehende Daten, d. h. nicht-aktualisierte Daten) zu einer vorher festgelegten oder ausgewählten Adresse des Speichers 200 zurückgesetzt werden. In der dargestellten beispielhaften Ausführungsform werden die Schritte S200, S205, S207 und S210 nacheinander durchgeführt, wobei die beispielhaften Ausführungsformen nicht hierauf beschränkt sind. Das heißt, nachdem der ersten Prozessor 410 das Zurücksetzungsstartsignal an dem Cache 420 bereitstellt (405) werden der Setup-Einheit 442 die Datenübertragungsparameter bezogene Information (DP.I) und die Cache zurücksetzungsbezogene Information (CI.I) bereitgestellt.
Daher kann die Übertragungseinheit 447 (S207) deaktiviert werden bevor das Zurücksetzen des Caches 420 beginnt (S210), zum gleichen Zeitpunkt des Zurücksetzen des Caches 420 (S210) oder nachdem das Zurücksetzen des Caches 420 begonnen hat (S210).
Nachdem das Zurücksetzen des Caches 420 begonnen hat, kann die Setup-Einheit 442 den Datenübertragungsparameter DP, basierend auf der von dem ersten Prozessor 410 empfangenen Datenübertragungsparameter bezogen Information (DP.I) gesetzt werden. Außerdem kann die Setup-Einheit 442 den Datenübertragungsparameter DP setzen und diesem der Erzeugungseinheit 445 (S213) bereitstellen.
Dann werden die Daten erzeugt (S215).
Im Detail erzeugt die Erzeugungseinheit 445 erste Daten (d. h. aktualisierte Daten, die auf die vorher festgelegte und ausgewählte Adresse des Speichers 200 zu übertragen ist), basierend auf den empfangenen Datenübertragungsparameter DP. Die Erzeugungseinheit 445 kann die ersten Daten direkt in sich selbst erzeugen oder kann die ersten Daten von der externen Vorrichtung 350 empfangen.
Die Daten werden in dem Puffer 450 gespeichert (S217).
Im Detail kann die Erzeugungseinheit 445 die ersten Daten in einer Adresse des Puffers 450, auf die der Datenübertragungsparameter DP zeigt, speichern.
Wenn das Zurücksetzen des Caches 420 abgeschlossen ist (S220) kann der erste Prozessor 410 die Cache zurücksetzungsbezogene Information (CI.I) (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 420 abgeschlossen ist) der Setup-Einheit 442 bereitstellen. Wenn durch das Zurücksetzen des Caches noch nicht abgeschlossen ist, kann ein deaktivierter Zustand der Übertragungseinheit 447 beibehalten werden (d. h. ein Datenübertragungsdeaktivierungszustand des DMA-Moduls 440 wird beibehalten (S222).
Der Datenübertragungsbetrieb des DMA-Moduls 440 wird aktiviert (S225).
Im Detail, falls die Information, die anzeigt, dass das Zurücksetzen des Caches 420 abgeschlossen ist, von dem ersten Prozessor 410 empfangen wurde, kann die Setup-Einheit 442 die empfangene Information der Übertragungseinheit 447 bereitstellen.
Die Übertragungseinheit 447 kann die Information, die anzeigt, dass das Zurücksetzen des Caches 420 abgeschlossen ist, empfangen, um dann aktiviert zu werden.
Die in den Puffer 450 gespeicherten Daten werden gelesen (S227).
Im Detail kann die Übertragungseinheit 447 die in dem Puffer 450 gespeicherten ersten Daten, basierend auf den Datenübertragungsparameter DP lesen.
Die Daten werden an den Speicher 200 übertragen (S230).
Im Detail kann die Übertragungseinheit 447 die ersten Daten, basierend auf den Datenübertragungsparameter DP an die vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 übertragen.
Im Folgenden wird unter Bezugnahme auf die 17 und 18 ein Betriebsverfahren des in 7 dargestellten Halbleitersystems beschrieben. In der folgenden Beschreibung wird der mit dem vorherigen beispielhaften Ausführungsformen gemeinsame Inhalt nicht nochmal beschrieben.
Die 17 und 18 zeigen Diagramme, die ein Betriebsverfahren des in 7 dargestellten Halbleitersystems zeigen.
Bezugnehmend auf die 7, 17 und 18 werden zuerst Datenübertragungsparameter bezogene Information (DP.I) und Cache zurücksetzungsbezogene Information (CI.I) bereitgestellt.
Im Detail kann die Setup-Einheit 542 des DMA-Moduls 540 des zweiten Prozessors 530 die Datenübertragungsparameter bezogene Information (DP.I) und die Cache zurücksetzungsbezogene Information (CI.I) von dem ersten Prozessor 510 empfangen.
Ein Zurücksetzungsstartsignal wird dem Cache 520 bereitgestellt (S305). Im Detail kann der erste Prozessor 510 ein außer Kraftsetzungs-(d. h. Zurücksetzungs-)Startsignal an den Cache 520 bereitstellen.
Ein Datenübertragungsbetrieb des DMA-Moduls 540 wird deaktiviert (S307).
Im Detail kann die Setup-Einheit 542 die Cache zurücksetzungsbezogene Information (CI.I) der Übertragungseinheit 547 bereitstellen. Außerdem kann die Übertragungseinheit 547 die Cache zurücksetzungsbezogene Information (CI.I) (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 520 beginnt) empfangen, um dann deaktiviert zu werden.
Das Zurücksetzen des Caches 520 beginnt (S310).
Im Detail können die in dem Cache 520 gespeicherten zweiten Daten (bestehende Daten, d. h. nichtaktualisierte Daten) zu einer vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 zurückgesetzt werden.
In der dargestellten beispielhaften Ausführungsform werden die Schritte S300, S305, S307 und S310 nacheinander ausgeführt, die beispielhaften Ausführungsformen sind jedoch nicht hierauf beschränkt. Das heißt, nachdem der ersten Prozessor 510 und das Zurücksetzungsstartsignal dem Cache 520 bereitstellt (S305) werden die Datenübertragungsparameter bezogene Information (DP.I) und die Cache zurücksetzungsbezogene Information (CI.I) der Setup-Einheit 542 bereitgestellt (S200).
Daher kann die Übertragungseinheit 547 (S307) deaktiviert werden bevor das Zurücksetzen des Caches 520 beginnt (S310), zur gleichen Zeit, zu dem das Zurücksetzen des Caches 520 beginnt (S310) oder nachdem das Zurücksetzen des Caches 520 beginnt (S310).
Nachdem das Zurücksetzen des Cache 520 beginnt, kann die Setup-Einheit 542 den Datenübertragungsparameter DP, basierend auf der Datenübertragungsparameter bezogene Information (DP.I), die von dem ersten Prozessor 510 empfangen wurde einstellen. Obwohl nicht dargestellt, kann ein dritter Prozessor 580 einen Datenübertragungsparameter von der Setup-Einheit 542 empfangen und kann erste Daten von einer externen Vorrichtung 350, basierend auf dem empfangenen Datenübertragungsparameter empfangen oder kann die ersten Daten direkt erzeugen (S313).
Die Setup-Einheit 542 kann den Datenübertragungsparameter DP einstellen und kann diesen der Erzeugungseinheit 545 (S314) bereitstellen.
In 18 kann der dritte Prozessor 580 der dem Datenübertragungsparameter von der Setup-Einheit 542 empfängt und die ersten Daten erzeugt (S313) betrieben werden, bevor die Erzeugungseinheit 545 den Datenübertragungsparameter DP von der Setup-Einheit 542 (S314) empfängt, die beispielhaften Ausführungsformen sind jedoch nicht hierauf beschränkt. Das heißt, die Erzeugungseinheit 545, die den Datenübertragungsparameter DP von der Setup-Einheit 542 empfängt, kann betrieben werden, bevor der dritte Prozessor 580 den Datenübertragungsparameter DP von der Setup-Einheit 542 empfängt, zur gleichen Zeit, wenn der dritte Prozessor 580 den Datenübertragungsparameter DP von der Setup-Einheit 542 empfängt oder nachdem der dritte Prozessor 580 den Datenübertragungsparameter DP von der Setup-Einheit 542 empfängt.
Die Daten werden von dem zweiten Puffer 590 gelesen (S350).
Im Detail kann die Erzeugungseinheit 545 die ersten Daten, das heißt, aktualisierte Daten, die auf eine vorher festgelegte und/oder ausgewählte Adresse des Speichers 200 zu übertragen sind) von dem zweiten Puffer 590, basierend auf dem empfangenen Datenübertragungsparameter DP, lesen. Die Erzeugungseinheit 545 kann die ersten Daten auch direkt in sich selbst erzeugen. Zur Vereinfachung der folgenden Beschreibung wird beispielhaft angenommen, dass die Erzeugungseinheit 545 die in dem zweiten Puffer 590 gespeicherten ersten Daten empfängt.
Die Daten sind in dem ersten Puffer 560 gespeichert (S317).
Im Detail kann die Erzeugungseinheit 545 die ersten Daten an einer Adresse des ersten Puffers 560 speichern, auf die der Datenübertragungsparameter DP zeigt.
Wenn das Zurücksetzen des Caches 520 abgeschlossen ist (S320) kann der erste Prozessor 510 die Cache zurücksetzungsbezogene Information (CI.I) (z. B. Information, die anzeigt, dass das Zurücksetzen des Caches 520 abgeschlossen ist) an die Setup-Einheit 542 bereitstellen. Falls jedoch das Zurücksetzen des Caches 520 nicht abgeschlossen ist, kann ein Deaktivierungszustand der Übertragungseinheit 547 aufrechterhalten werden (d. h. ein Datenübertragungsdeaktivierungszustand des DMA-Moduls 540 wird aufrechterhalten) (S322).
Ein Datenübertragungsbetrieb des DMA-Moduls 540 ist aktiviert (S325).
Im Detail, falls die Information, die anzeigt, dass das Zurücksetzen des Caches 520 abgeschlossen ist, von dem ersten Prozessor 510 empfangen wird, kann die Setup-Einheit 542 die empfangene Information an die Übertragungseinheit 547 bereitstellen.
Die Übertragungseinheit 547 kann die Information, die anzeigt, dass das Zurücksetzen des Caches 520 abgeschlossen ist, empfangen, um dann aktiviert zu werden.
Die in dem ersten Puffer 560 gespeicherten Daten werden gelesen (S327).
Genauer gesagt kann die Übertragungseinheit 547 die in dem ersten Puffer 560 gespeicherten ersten Daten, basierend auf dem Datenübertragungsparameter DP lesen.
Die Daten werden zu dem Speicher 200 (S330) übertragen.
Genauer gesagt, kann die Übertragungseinheit 547 die ersten Daten, basierend auf dem Datenübertragungsparameter DP zur vorher festgelegten und/oder ausgewählten Adresse des Speichers 200 übertragen.
Während wenigstens einige beispielhafte Ausführungsformen explizit gezeigt und beschrieben wurden, ist es klar für den Fachmann, dass verschiedene Änderungen in Form und Details gemacht werden können, ohne vom Sinn und Umfang der in den folgenden Patentansprüchen definierten beispielhaften Ausführungsformen abzuweichen. Es ist daher gewünscht, dass die beispielhaften Ausführungsformen in all ihren Aspekten als beispielhaft betrachtet werden und nicht beschränkt betrachtet werden, um den Umfang der beispielhaften Ausführungsformen zu zeigen, soll eher auf die beiliegenden Patentansprüche Bezug genommen werden als auf die vorangegangene Beschreibung.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

KR 10-2014-0143553 [0001]
US 7679133 [0092]
US 8553466 [0092]
US 8654587 [0092]
US 8559235 [0092]

Claims

Halbleitervorrichtung (100) umfassend: ein direktes Speicherzugriff (DMA) System (110), geeignet, um direkt auf einen Speicher (200) zuzugreifen, um erste Daten an eine Adresse des Speichers (200) zu schreiben, wobei das DMA-System (110) umfasst, einen Initialisierer (115), geeignet, um durch einen Prozessor (250) einen Datenübertragungsparameter zum Schreiben der ersten Daten in den ersten Speicher (200) während einer Zurückschreibezeitdauer von zweiten Daten von einem Cash (300) an die Adresse zu setzen; einen Erzeuger (120), geeignet, um die ersten Daten basierend auf dem festgesetzten Datenübertragungsparameter zu erzeugen; und einen Übertrager (125), geeignet, um nach der Zurückschreibezeitdauer die ersten Daten, basierend auf dem Datenübertragungsparameter an die Adresse des Speichers (200) zu schreiben.
Halbleitervorrichtung nach Anspruch 1, wobei die ersten Daten von den zweiten Daten verschieden sind.
Halbleitervorrichtung nach Anspruch 1, wobei der Erzeuger (120) geeignet ist, für eines vom Empfangen der ersten Daten von einer externen Vorrichtung (350) und direktem Erzeugen der ersten Daten.
Halbleitervorrichtung nach Anspruch 3, wobei der Erzeuger geeignet ist, um wenigstens einen eines Lesevorgangs und eines Schreibvorgangs auf einer externen Vorrichtung (350) durchzuführen.
Halbleitervorrichtung nach Anspruch 1, außerdem umfassend: einen Puffer (160) geeignet, um die ersten Daten zu speichern.
Halbleitervorrichtung nach Anspruch 5, wobei der Erzeuger (120) geeignet ist, um die ersten Daten in dem Puffer (160) zu speichern.
Halbleitervorrichtung nach Anspruch 6, wobei der Übertrager (125) geeignet ist, um die in dem Puffer (160) gespeicherten ersten Daten an den Speicher (200) zu übertragen.
Halbleitervorrichtung nach Anspruch 5, wobei der Datenübertragungsparameter eine Größe der ersten Daten, eine Adresse des Puffers, der die ersten Daten speichert, und die Adresse des Speichers (200) enthält.
Halbleitervorrichtung nach Anspruch 1, wobei der Initialisierer (115) geeignet ist, um von dem Prozessor (250) Information bezogen auf den Datenübertragungsparameter und Information bezogen auf das Zurückschreiben des Cashes (300) zu empfangen.
Halbleitervorrichtung nach Anspruch 9, wobei der Übertrager (125) geeignet ist, um die Information bezogen auf das Zurückschreiben des Cashes (300) von dem Initialisierer (115) zu empfangen und um während der Zurückschreibezeitdauer deaktiviert zu werden.
Halbleitervorrichtung nach Anspruch 10, wobei der Übertrager (125) geeignet ist, um nach der Zurückschreibezeitdauer zu arbeiten.
Halbleitervorrichtung nach Anspruch 1, wobei der Übertrager (125) geeignet ist, um Information bezogen auf das Zurückschreiben des Cashes (300) von dem Prozessor (250) zu erhalten.
Halbleitervorrichtung nach Anspruch 1, wobei der Übertrager (125) geeignet ist, um Information bezogen auf das Zurückschreiben des Cashes (300) von dem Cash (300) zu empfangen.
Halbleitervorrichtung nach Anspruch 1, wobei der Erzeuger (120) geeignet ist, um die ersten Daten zu erzeugen, nachdem der Initialisierer den Datenübertragungsparameter gesetzt hat.
Halbleitervorrichtung nach Anspruch 14, wobei der Erzeuger (120) geeignet ist, um die ersten Daten während der Zurückschreibezeitdauer zu erzeugen.
Halbleitervorrichtung nach Anspruch 15, wobei der Übertrager geeignet ist, um die ersten Daten an die Adresse des Speichers (200) zu übertragen, nachdem der Erzeuger (120) die ersten Daten erzeugt.
Halbleitervorrichtung nach Anspruch 1, wobei der Erzeuger (120) geeignet ist, um wenigstens einen eines Lesevorgangs und eines Schreibvorgangs auf den Speicher (200) durchzuführen.
Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend: einen Puffer (160) geeignet, um die ersten Daten zu speichern, wobei die ersten Daten dritte Daten und vierte Daten enthalten.
Halbleitervorrichtung nach Anspruch 8, wobei die Adresse des Speichers (200) eine erste Adresse und eine zweite Adresse enthält, und der Übertrager (125) geeignet ist, um eine erste Übertragung zum Übertragen der dritten Daten an die erste Adresse und eine zweite Übertragung zum Übertragen der vierten Daten an die zweite Adresse nach der ersten Übertragung durchzuführen, und die erste Übertragung durchgeführt wird, während der Erzeuger die fünften Daten erzeugt.
Halbleitervorrichtung nach Anspruch 18, wobei der Erzeuger (120) geeignet ist, um die dritten Daten während der Zurückschreibezeitdauer zu erzeugen und die vierten Daten nach der Zurückschreibezeitdauer erzeugt.