DE102016116590A1 - Halbleiterschaltung, welche ein Flip-Flop aufweist - Google Patents

Halbleiterschaltung, welche ein Flip-Flop aufweist Download PDF

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DE102016116590A1
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clock signal
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San Ha Kim
Min Su Kim
Matthew Berzins
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

Eine Halbleiterschaltung weist eine erste Schaltung (100) und eine zweite Schaltung (210, 220, 230, 240) auf. Die erste Schaltung (100) bestimmt einen Logikpegel eines zweiten Knotens (NET 2) und einen Logikpegel eines dritten Knotens (NET 0) auf der Basis eines Logikpegels von Eingangsdaten (D), eines Logikpegels eines Taktsignals (CLK) und eines Logikpegels eines ersten Knotens (NET 1). Die zweite Schaltung (210, 220, 230, 240) bestimmt den Logikpegel des ersten Knotens (NET 1) auf der Basis des Logikpegels des Taktsignals (CLK), des Logikpegels des zweiten Knotens (NET 2) und des Logikpegels des dritten Knotens (NET 0). Die erste Schaltung (100) weist eine Unterschaltung und einen ersten Transistor auf. Die erste Schaltung (100) bestimmt den Logikpegel des zweiten Knotens (NET 2) auf der Basis des Logikpegels der Eingangsdaten (D) und des Logikpegels des ersten Knotens (NET 1). Der erste Transistor ist an den Logikpegel des Taktsignals (CLK) angebunden, um den dritten Knoten (NET 0) mit dem zweiten Knoten (NET 2) zu verbinden.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2015-0126269 , welche am 17. September 2015 beim Koreanischen Amt für Gewerblichen Rechtschutz (Korean Intellectual Property Office) eingereicht wurde, deren Offenbarung hierin durch Bezugnahme in ihrer Gesamtheit mit einbezogen ist.
  • HINTERGRUND
  • 1. Technisches Gebiet
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleiterschaltung, welche ein Flip-Flop aufweist.
  • 2. Beschreibung des Standes der Technik
  • Mehrere Logikschaltungen sind auf einem einzelnen Chip aufgrund der Miniaturisierung des Vorganges integriert. Demnach beeinflusst die Größe einer Einheitszellenfläche des Chips direkt die Integration des Chips. Ebenso hat sich, da die Leistungsfähigkeit eines Flip-Flops zum Übertragen von Daten abhängig von einem Taktsignal innerhalb eines digitalen Systems direkt mit der Leistungsfähigkeit des Systems verbunden ist, die Erlangung eines Hochgeschwindigkeits-Flip-Flop zum Erlangen eines Hochgeschwindigkeitssystems in zunehmendem Maße als eine wichtige Angelegenheit herausgestellt.
  • Wenn das Hochgeschwindigkeits-Flip-Flop erreicht wird, gibt es jedoch ein Problem einer Zunahme in einer Fläche des Flip-Flops von dem Gesichtspunkt des Layouts aus.
  • KURZFASSUNG
  • Aspekte der vorliegenden Offenbarung sehen eine Halbleiterschaltung vor, welche ein Hochgeschwindigkeits-Flip-Flop aufweist, in welchem die Zuverlässigkeit des Produkts erhöht ist und eine Einheitszellenfläche verringert ist.
  • Aspekte der vorliegenden Offenbarung sind jedoch nicht auf diese, welche hierin erläutert sind, beschränkt. Die obigen und andere Aspekte der vorliegenden Offenbarung für einen Fachmann werden, zu dessen Fachgebiet die vorliegende Offenbarung gehört, durch ein Bezugnehmen auf die detaillierte Beschreibung der vorliegenden Offenbarung, welche untenstehend gegeben ist, deutlicher werden.
  • Gemäß einem Aspekt der vorliegenden Offenbarung ist eine Halbleiterschaltung vorgesehen, welche eine erste Schaltung und eine zweite Schaltung aufweist. Die erste Schaltung bestimmt einen Logikpegel eines zweiten Knotens und einen Logikpegel eines dritten Knotens auf der Basis eines Logikpegels von Eingangsdaten, eines Logikpegels eines Taktsignals und eines Logikpegels eines ersten Knotens. Die zweite Schaltung bestimmt den Logikpegel des ersten Knotens auf der Basis des Logikpegels des Taktsignals, des Logikpegels des zweiten Knotens und des Logikpegels des dritten Knotens. Die erste Schaltung weist eine Unterschaltung und einen ersten Transistor auf. Die erste Schaltung bestimmt den Logikpegel des zweiten Knotens auf der Basis des Logikpegels der Eingangsdaten und des Logikpegels des ersten Knotens. Der erste Transistor ist an den Logikpegel des Taktsignals angebunden, um den dritten Knoten mit dem zweiten Knoten zu verbinden.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung ist eine Halbleiterschaltung vorgesehen, welche eine erste Schaltung, eine zweite Schaltung und eine Latch-Schaltung bzw. Auffangregister-Schaltung aufweist. Die erste Schaltung bestimmt einen Logikpegel eines zweiten Knotens und einen Logikpegel eines dritten Knotens auf der Basis eines Logikpegels von Eingangsdaten, eines Logikpegels eines Taktsignals und eines Logikpegels eines ersten Knotens. Die zweite Schaltung bestimmt den Logikpegel des ersten Knotens auf der Basis des Logikpegels des Taktsignals, des Logikpegels des zweiten Knotens und des Logikpegels des dritten Knotens. Die Latch-Schaltung bestimmt einen Logikpegel eines Ausgangsanschlusses auf der Basis des Logikpegels des Taktsignals und des Logikpegels des dritten Knotens. Wenn der Logikpegel des Taktsignals ein erster Logikpegel ist, wird der Logikpegel des zweiten Knotens zu dem dritten Knoten übertragen und der Logikpegel des dritten Knotens wird zu dem Ausgangsanschluss übertragen.
  • Gemäß noch einem anderen Aspekt der vorliegenden Offenbarung ist eine Halbleiterschaltung vorgesehen, welche eine erste Schaltung, eine zweite Schaltung und eine Latch-Schaltung aufweist. Die erste Schaltung bestimmt einen Logikpegel eines zweiten Knotens und einen Logikpegel eines dritten Knotens auf der Basis eines Logikpegels von Eingangsdaten, eines Logikpegels eines Taktsignals und eines Logikpegels eines ersten Knotens. Die zweite Schaltung bestimmt den Logikpegel des ersten Knotens auf der Basis des Logikpegels des Taktsignals, des Logikpegels des zweiten Knotens und des Logikpegels des dritten Knotens. Die Latch-Schaltung bestimmt einen Logikpegel eines Ausgangsanschlusses auf der Basis des Logikpegels des Taktsignals und des Logikpegels des dritten Knotens. Wenn der Logikpegel des Taktsignals oder der Logikpegel des dritten Knotens der erste Logikpegel ist, wird der erste Knoten vor-geladen. Wenn der Logikpegel des Taktsignals oder der Logikpegel des zweiten Knotens ein zweiter Logikpegel unterschiedlich von dem ersten Logikpegel ist, wird der erste Knoten entladen. Wenn der Logikpegel des Taktsignals oder der Logikpegel des ersten Knotens der erste Logikpegel ist, wird der dritte Knoten vor-geladen, und wenn alle des Logikpegels des Taktsignals, des Logikpegels der Eingangsdaten und des Logikpegels des ersten Knotens der zweite Logikpegel sind, wird der dritte Knoten entladen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen und anderen Aspekte und Merkmale der vorliegenden Offenbarung werden deutlicher durch ein detailliertes Beschreiben von beispielhaften Ausführungsformen davon unter Bezugnahme auf die beigefügten Zeichnungen werden, in welchen:
  • 1 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
  • 2 ein Blockschaltbild ist, welches eine Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
  • 3 ein Schaltbild ist, welches eine zweite Unterschaltung veranschaulicht, welche in einer ersten Schaltung der 1 enthalten ist;
  • 4 bis 7 Ablaufdiagramme zum Erklären des Betriebs der Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung sind;
  • 8 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
  • 9 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
  • 10 und 11 Ablaufdiagramme zum Erklären des Betriebs der Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind;
  • 12 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
  • 13 ein Schaltbild ist, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht;
  • 14 ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist;
  • 15 ein Blockschaltbild eines SoC-Systems ist, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist; und
  • 16 ein Blockschaltbild eines elektronischen Systems ist, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist.
  • DETAILLIERTE BESCHREIBUNG DER VORLIEGENDEN OFFENBARUNG
  • Vorteile und Merkmale der vorliegenden Offenbarung und Verfahren zum Erreichen desselben können leichter durch Bezugnahme auf die folgende detaillierte Beschreibung von bevorzugten Ausführungsformen und die beigefügten Zeichnungen verstanden werden. Die vorliegende Offenbarung kann jedoch in vielen unterschiedlichen Formen ausgeführt werden und sollte nicht als auf die Ausführungsformen, welche hierin erläutert sind, beschränkt betrachtet werden. Vielmehr sind diese Ausführungsformen vorgesehen, so dass diese Offenbarung gewissenhaft und vollständig sein wird und das Konzept der Offenbarung Fachleuten vollständig übermitteln wird, und die vorliegende Offenbarung wird nur durch die beigefügten Ansprüche definiert werden. In den Zeichnungen sind die Dicken von Schichten und Bereichen zur Klarheit überhöht.
  • Es wird verstanden werden, dass wenn auf ein Element oder eine Schicht Bezug genommen wird als „auf” oder „verbunden mit” einem anderen Element oder einer anderen Schicht, es/sie direkt auf oder verbunden mit dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten gegenwärtig sein könne. Im Gegensatz dazu sind, wenn auf ein Element Bezug genommen wird als „direkt auf” oder „direkt verbunden mit” einem anderen Element oder einer anderen Schicht keine zwischenliegenden Elemente oder Schichten gegenwärtig. Gleiche Ziffern beziehen sich durchgehend auf gleiche Elemente. Wenn hierin verwendet, umfasst der Begriff „und/oder” eine beliebige und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände.
  • Räumlich relative Begriffe wie beispielsweise „unterhalb”, „unter”, „unterer”, „über”, „oberer” und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um eine Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um unterschiedliche Orientierungen der Vorrichtung in Verwendung oder im Betrieb zusätzlich zu der Orientierung, welche in den Figuren abgebildet ist, zu umfassen. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgekehrt wird, Elemente, welche als „unter” oder „unterhalb” anderen Elementen oder Merkmalen beschrieben sind, dann „über” den anderen Elementen oder Merkmalen orientiert. Demnach kann der beispielhafte Begriff „unter” sowohl eine Orientierung von über als auch unter umfassen. Die Vorrichtung kann anderweitig orientiert sein (gedreht um 90 Grad oder unter anderen Orientierungen) und die räumlich relativen Deskriptoren, welche hierin verwendet werden, können dementsprechend interpretiert werden.
  • Die Verwendung der Begriffe „einer/eine/eines” und „der/die/das” und ähnliche Referenzen in dem Zusammenhang des Beschreibens der Offenbarung (insbesondere in dem Zusammenhang der vorliegenden Ansprüche) müssen als sowohl den Singular als auch den Plural umfassend betrachtet werden, solange nicht anderweitig hierin angezeigt oder durch den Zusammenhang klar widersprochen wird. Die Begriffe „aufweisend”, „habend”, „einschließlich” und „enthaltend” sind als offenendige Begriffe anzusehen (d. h. bedeutend „aufweisend, jedoch nicht beschränkt auf”), solange nicht anderweitig angemerkt.
  • Es wird verstanden werden, dass, obwohl die Begriffe „erster/erste/erstes”, „zweiter/zweite/zweites” etc. hierin verwendet werden, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Demnach könnte beispielsweise ein erstes Element, eine erste Komponente oder eine erste Sektion, welche obenstehend diskutiert sind, als ein zweites Element, eine zweite Komponente oder eine zweite Sektion benannt werden, ohne von den Lehren der vorliegenden Offenbarung abzuweichen.
  • Die vorliegende Offenbarung wird unter Bezugnahme auf perspektivische Ansichten, Querschnittsansichten und/oder Draufsichten beschrieben werden, in welchen bevorzugte Ausführungsformen der Offenbarung gezeigt werden. Demnach kann das Profil einer beispielhaften Ansicht gemäß Herstellungstechniken und/oder Toleranzen modifiziert werden. Das heißt, dass die Ausführungsformen der Offenbarung nicht vorgesehen sind, um den Umfang der vorliegenden Offenbarung zu beschränken, sondern alle Änderungen und Modifikationen umfassen, welche aufgrund einer Änderung im Herstellungsvorgang verursacht werden können. Demnach sind Bereiche, welche in den Zeichnungen gezeigt sind, in schematischer Form veranschaulicht und die Formen der Bereiche sind einfach mittels einer Illustration und nicht als eine Beschränkung präsentiert.
  • Solange nicht anderweitig definiert, haben allen technischen und wissenschaftlichen Begriffe, welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch einen Fachmann, zu dessen Fachgebiet die Offenbarung gehört, verstanden wird. Es wird festgehalten, dass die Verwendung von einem beliebigen und allen Beispielen oder beispielhaften Begriffen, welche hierin vorgesehen sind, lediglich beabsichtigt ist, um die Offenbarung besser auszuleuchten und nicht eine Beschränkung des Umfangs der Offenbarung ist, solange nicht anderweitig spezifiziert. Ferner dürfen, solange nicht anderweitig definiert, alle Begriffe, welche in allgemein verwendeten Wörterbüchern definiert sind, nicht übermäßig interpretiert werden.
  • 1 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. 2 ist ein Blockschaltbild, welches eine Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. 3 ist ein Schaltbild, welches eine zweite Unterschaltung veranschaulicht, welche in der ersten Schaltung der 1 enthalten ist.
  • Bezug nehmend auf die 1 und 2 weist eine Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung eine erste Schaltung 100, eine zweite Schaltung 200 und eine Latch-Schaltung 300 auf.
  • Die erste Schaltung 100 kann einen Logikpegel eines Knotens NET 2 und einen Logikpegel eines Knotens NET 0 auf der Basis eines Logikpegels von Eingangsdaten D, eines Logikpegels eines Taktsignals CLK und eines Logikpegels eines Knotens NET 1 bestimmen.
  • Die zweite Schaltung 200 kann den Logikpegel eines Knotens NET 1 auf der Basis des Logikpegels des Taktsignals CLK, des Logikpegels des Knotens NET 2 und des Logikpegels des Knotens NET 0 bestimmen.
  • Die Latch-Schaltung kann einen Logikpegel eines Ausgangsanschlusses OUT auf der Basis des Logikpegels des Taktsignals CLK und des Logikpegels des Knotens NET 0 bestimmen.
  • Zu dieser Zeit kann ein Teil der Ausgabe der ersten Schaltung 100 als eine Eingabe der zweiten Schaltung 200 verwendet werden und ein Teil der Ausgabe der zweiten Schaltung 200 kann als eine Ausgabe der ersten Schaltung 100 verwendet werden. Die erste Schaltung 100, die zweite Schaltung 200 und die Latch-Schaltung 300 können als ein Flip-Flop arbeiten. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • In einigen Ausführungsformen der vorliegenden Offenbarung können die erste Schaltung 100 und die zweite Schaltung 200 ein Gate bzw. ein Gatter einer Or-And-Inverter (OAI = Or-And-Inverter = Oder-Und-Inverter)-Struktur aufweisen. Die vorliegende Offenbarung ist jedoch darauf beschränkt und die detaillierte Beschreibung davon wird untenstehend vorgesehen werden.
  • Insbesondere weist die erste Schaltung 100 eine erste Unterschaltung 110 und eine zweite Unterschaltung 120 auf.
  • Die erste Unterschaltung 110 weist einen Transistor PE1 auf, welcher an einen invertierten Wert des Logikpegels des Knotens NET 1 angebunden ist, um den Knoten NET 0 hochzuziehen, einen Transistor PE2, welcher parallel mit dem Transistor PE1 verbunden ist und an einen invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, um den Knoten NET 0 hochzuziehen, und einen Transistor NE1, welcher an den Logikpegel des Taktsignals CLK angebunden ist, um den Knoten NET 0 und den Knoten NET 2 zu verbinden.
  • Zu dieser Zeit kann der Transistor NE1 zwischen dem Knoten NET 0 und dem Knoten NET 2 platziert sein und kann den Logikpegel des Knotens NET 0 an den Knoten NET 2 übertragen, wenn er eingeschaltet wird. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • In dieser Ausführungsform kann, wie veranschaulicht ist, eine Seite einiger der Transistoren PE1, PE2 mit der Leistungsversorgungsspannung VDD verbunden sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Ebenso können einige der Transistoren PE1, PE2 beispielsweise aus einem PMOS-Transistor aufgebaut sein und der verbleibende Transistor NE1 kann beispielsweise aus einem NMOS-Transistor aufgebaut sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Ferner kann die erste Unterschaltung 110 ferner einen Transistor PE3 aufweisen, welcher an den invertierten Wert des Logikpegels des Knotens NET 0 angebunden ist, um den Knoten NET 3 hochzuziehen, und einen Transistor NE2, welcher an den Logikpegel des Knotens NET 0 angebunden ist, um den Knoten NET 3 herabzuziehen. Hier kann der Transistor PE3 und der Transistor NE2 als ein Inverter (entsprechend G1 in 2) arbeiten. Demnach können der Knoten NET 0 und der Knoten NET 3 die Logikpegel haben, welche einander entgegengesetzt sind. Der Inverter G3 und das NAND-Gatter G2 innerhalb der 2 entsprechen Transistoren NE1 und PE2 innerhalb 1. Und das NAND-Gatter G6 innerhalb 2 entspricht Transistoren N1, N2 und N3 innerhalb 1.
  • In dieser Ausführungsform können, wie veranschaulicht ist, die Transistoren PE3, NE2 in Serie zwischen einer Leistungsversorgungsspannung VDD und einer Massespannung verbunden sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Ebenso kann beispielsweise der Transistor PE3 aus einem PMOS-Transistor aufgebaut sein und der verbleibende Transistor NE2 kann beispielsweise aus einem NMOS-Transistor aufgebaut sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Die zweite Unterschaltung 120 weist ein Gatter G5 auf, welches eine OR-Operation des Logikpegels der Eingangsdaten D und des Logikpegels des Knotens NET 3 durchführt, und ein Gatter G4, welches eine NAND-Operation des Logikpegels des Ausgangs des Gatters G5 und des Logikpegels des Knotens NET 1 durchführt, um einen Ausgangswert zu dem Knoten NET 2 zu übertragen. Das heißt, dass die zweite Unterschaltung 120 eine OAI-Schaltung sein kann, welche die Ausgangswerte zu dem Knoten NET 2 überträgt auf der Basis des Logikpegels der Eingangsdaten D, des Logikpegels des Knotens NET 3 und des Logikpegels des Knotens NET 1. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Der Ausgangswert, welcher zu dem Knoten NET 2 übertragen wird, kann der zweiten Schaltung 100 als eine Eingabe zugeführt werden und kann mit einem Ende des Transistors NE1 verbunden sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Genauer kann unter Bezugnahme auf die 1 und 3 die zweite Unterschaltung 120 einen Untertransistor PG2 aufweisen, welcher an den invertierten Wert des Logikpegels des Knotens NET 3 angebunden ist, um eine Leistungsversorgungsspannung VDD vorzusehen, einen Untertransistor PG3, welcher in Serie mit dem Untertransistor PG2 verbunden ist und an den invertierten Wert des Logikpegels der Eingangsdaten D angebunden ist, und einen Untertransistor PG1, welcher parallel mit dem Untertransistor PG2 und den Untertransistor PG3 verbunden ist, welche in Serie miteinander verbunden sind und welcher an den invertierten Wert des Logikpegels des Knotens NET 1 angebunden ist, um den Knoten NET 2 hochzuziehen.
  • Ferner kann die zweite Unterschaltung 120 einen Untertransistor NG3 aufweisen, welcher an den Logikpegel des Knotens NET 1 angebunden ist, um einen Massespannung zu dem Knoten NET 2 zu übertragen, einen Untertransistor NG1, welcher zwischen dem Untertransistor NG3 und dem Knoten NET 2 verbunden ist, und an den Logikpegel der Eingangsdaten D angebunden ist, und einen Untertransistor NG2, welcher parallel mit dem Untertransistor NG1 verbunden ist und an den Logikpegel des Knotens NET 3 angebunden ist.
  • Zu dieser Zeit kann der Knoten NET 2 vor-geladen werden, wenn der Transistor PG1 angeschaltet wird oder wenn der Transistor PG2 und der Transistor PG3 angeschaltet wird. Das heißt, dass der Knoten NET 2 einen logisch hohen Pegel (hierin nachstehend wird hierauf Bezug genommen als Hoch-Pegel H) haben kann. Im Gegensatz dazu kann der Knoten NET 2 entladen werden, wenn der Transistor NG1 oder der Transistor NG2 angeschaltet wird, und zu derselben Zeit der Transistor NG3 angeschaltet wird. Das heißt, dass der Knoten NET 2 einen logisch niedrigen Pegel (hierin nachstehend wird hierauf Bezug genommen als Niedrig-Pegel L) haben kann.
  • Hier bedeutet der hohe Pegel H einen Logikpegel eines Referenzpegels oder höher und der niedrige Pegel L kann einen Logikpegel des Referenzpegels oder weniger bedeuten. Beispielsweise bedeutet der hohe Pegel H einen Fall eines Habens eines Werts höher als 50% des Logikpegels und der niedrige Pegel L kann einen Fall bedeuten eines Habens eines Wertes niedriger als 50% des Logikpegels. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt und die Größe des Referenzpegels kann verschiedentlich geändert werden. Hierin nachstehend wird der Logikpegel der Halbleiterschaltung als ein hoher Pegel H und ein niedriger Pegel L auf der Basis hiervon beschrieben werden.
  • In dieser Ausführungsformkönnen, wie veranschaulicht ist, Transistoren PG1, PG2, PG3, NG1, NG2, NG3 in Serie oder parallel zwischen der Leistungsversorgungsspannung VDD und der Massespannung verbunden werden, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Ebenso können einige der Transistoren PG1, PG2, PG3 beispielsweise aus einem PMOS-Transistor aufgebaut sein, und die verbleibenden Transistoren NG1, NG2, NG3 können beispielsweise aus einem NMOS-Transistor aufgebaut sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Ferner ist in dieser Ausführungsform die Konfiguration der zweiten Unterschaltung 120 wie in 3 veranschaulicht unter Verwendung der Transistoren PG1, PG2, PG3 und der Transistoren NG1, NG2, NG3 konfiguriert, die vorliegende Offenbarung ist jedoch nicht auf diese Konfiguration beschränkt. Solange eine Schaltung die OR-Operation des Logikpegels der Eingangsdaten D und des Logikpegels des Knotens NET 3 durchführt und die NAND-Operation des Logikpegels des Ausgangs der OR-Operation und des Logikpegels des Knotens NET 1 durchführt, um die Ausgabewerte zu dem Knoten NET 2 zu übertragen, kann ihre detaillierte Konfiguration verschiedentlich wie benötigt abgeändert werden.
  • Die zweite Schaltung 100 kann einen Transistor P1 aufweisen, welcher an den invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, um den Knoten NET 1 hochzuziehen, einen Transistor P2, welcher parallel mit dem Transistor P1 verbunden ist und an den invertierten Wert des Logikpegels des Knotens NET 0 angebunden ist, um den Knoten NET 1 hochzuziehen, einen Transistor N1, welcher an den Logikpegel des Knotens NET 0 angebunden ist, um den Logikpegel des Knotens NET 1 zu übertragen, einen Transistor N2, welcher in Serie mit dem Transistor N1 verbunden ist und an den Logikpegel des Knotens NET 2 angebunden ist, und einen Transistor N3, welcher in Serie mit dem Transistor N2 verbunden ist, und an den Logikpegel des Taktsignals CLK angebunden ist, um die Massespannung zu übertragen.
  • Zu dieser Zeit kann der Knoten NET 1 vor-geladen werden, wenn der Transistor P1 angeschaltet wird oder der Transistor P2 abgeschaltet wird. Das heißt, dass der Knoten NET 1 einen logisch hohen Pegel (einen Logikwert „1”) haben kann. Im Gegensatz dazu kann der Knoten NET 1 entladen werden, wenn all die Transistoren N1 bis N3 angeschaltet werden. Das heißt, dass der Knoten NET 2 einen logisch niedrigen Pegel (einen Logikwert „0”) haben kann.
  • Beispielsweise kann, wenn der Logikpegel des Taktsignals CLK ein niedriger Pegel L ist oder der Logikpegel des Knotens NET 0 ein niedriger Pegel L ist, der Knoten NET 1 vor-geladen werden. Indes kann, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H ist, der Logikpegel des Knotens NET 0 ein hoher Pegel H ist, und der Logikpegel des Knotens NET 2 ein hoher Pegel H ist, der Knoten NET 1 entladen werden. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • In dieser Ausführungsform können, wie veranschaulicht ist, die Transistoren P1, P2, N1, N2, N3 in Serie oder parallel zwischen der Leistungsversorgungsspannung VDD und der Massespannung verbunden sein, die vorliegende Offenbarung ist jedoch nicht daraufbeschränkt. Ebenso sind einige der Transistoren P1, P2 beispielsweise aus PMOS-Transistoren aufgebaut, und die verbleibenden Transistoren N1, N2, N3 können beispielsweise aus NMOS-Transistoren aufgebaut sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt und einige andere Ausführungsformen der zweiten Schaltung 100 werden untenstehend beschrieben werden.
  • Die Latch-Schaltung 300 weist einen Latch-Transistor PL1 auf, welcher an den invertierten Wert des Logikpegels des Knotens NET 0 angebunden ist, um den Knoten NET 4 hochzuziehen, einen Latch-Transistor PL2, welcher mit der Leistungsquelle VDD an einer Seite verbunden ist und mit dem Logikpegel des Knotens NET 4 angebunden ist, einen Latch-Transistor PL3, welcher in Serie mit dem Latch-Transistor PL2 an einer Seite verbunden ist, mit dem Knoten NET 4 an der anderen Seite verbunden ist und an den invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, und einen Inverter I1, welcher den Logikpegel des Knotens NET 4 invertiert und ihn zu dem Ausgangsanschluss OUT überträgt.
  • Ferner kann die Latch-Schaltung 300 weiterhin einen Latch-Transistor NL1 aufweisen, welcher zwischen dem Knoten NET 3 und dem Knoten NET 4 verbunden ist und an den Logikpegel des Taktsignals CLK angebunden ist, und einen Latch-Transistor NL2, welcher parallel mit dem Latch-Transistor NL1 verbunden ist und an den invertierten Wert, welcher durch den Inverter I2 invertiert wird, des Logikpegels des Knotens NET 4 angebunden ist.
  • In dieser Ausführungsform können die Transistoren PL1, PL2, PL3, NL1, NL2 in Serie oder parallel zwischen der Leistungsversorgungsspannung VDD und dem Knoten NET 3 verbunden sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Ebenso sind einige der Transistoren PL1, PL2, PL3 beispielsweise aus einem PMOS-Transistor aufgebaut und die verbleibenden Transistoren NL1, NL2 können beispielsweise aus einem NMOS-Transistor aufgebaut sein, die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Ferner ist in dieser Ausführungsform die Konfiguration der Latch-Schaltung 300 wie in 1 veranschaulicht unter Verwendung der Transistoren PL1, PL2, PL3 und der Transistoren NL1, NL2 konfiguriert, die vorliegende Offenbarung ist jedoch nicht auf solch eine Konfiguration beschränkt, und solange die Schaltung konfiguriert ist, so dass jedesmal, wenn das Taktsignal CLK ansteigt (beispielsweise eine positive Flanke), der Logikpegel des Knotens NET 0 zu dem Ausgangsanschluss OUT übertragen wird, und der Schaltungswert wird in der Ausgangsschaltung OUT in einer Sektion aufrechterhalten, in welcher das Taktsignal CLK nicht ansteigt, seine detaillierte Konfiguration kann verschiedentlich wie benötigt modifiziert werden.
  • Die vorliegende Offenbarung ist konfiguriert, so dass die erste Schaltung 100 zum Betrieb des Flip-Flop verwendet wird, einige der Transistoren, welche in der zweiten Unterschaltung 120 enthalten sind, durch ein direktes Verbinden des Knotens NET 2 der zweiten Unterschaltungen 120, welcher als ein Ausgangsanschluss dient, welcher in der ersten Schaltung 100 enthalten ist, mit der ersten Unterschaltung 110 gemeinsam verwendet werden, und ein Entladepfad integriert ist.
  • Demnach kann in der Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Anzahl von Transistoren, welche zu verwenden sind, verringert werden, und die Fläche, welche zum Bilden der Schaltung benötigt wird, kann verringert werden. Demnach werden die Herstellungskosten der Halbleiterschaltung verringert und die Effizienz der Gebrauchsfläche kann erhöht werden. Zusätzlich ist es möglich, den niedrigen Leistungsverbrauch zu erreichen, während die Leistungsfähigkeit des Flip-Flop aufrechterhalten wird.
  • Die 4 bis 7 sind Ablaufdiagramme zum Erklären des Betriebs der Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • In der Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung kann der invertierte Wert des Logikpegels der Eingangsdaten D zu dem Ausgangsanschluss OUT übertragen werden, jedes Mal wenn das Taktsignal CLK zunimmt. Das heißt, dass der Logikpegel des Ausgangsanschlusses OUT bei einer positiven Flanke des Taktsignals CLK variiert werden kann. Der Wert des Logikpegels des Ausgangsanschlusses OUT kann an einer Sektion anders als der positiven Flanke des Taktsignals CLK aufrechterhalten werden. Demzufolge kann, wenn das Taktsignal CLK auf dem hohen Pegel H ist, der Logikpegel des Ausgangsanschlusses OUT einen Wert entgegengesetzt zu dem Logikpegel der Eingangsdaten D haben. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • 4 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung basierend auf dem Fall, in dem der Logikpegel der Eingangsdaten D der niedrige Pegel L ist.
  • Insbesondere wird der Betrieb der Schaltung zu einer Zeit ta1 unter Bezugnahme auf die 1 und 4 beschrieben werden. Der Logikpegel der Eingangsdaten D ist der niedrige Pegel L und der Logikpegel des Taktsignals CLK ist der niedrige Pegel L.
  • In der ersten Unterschaltung 110 wird, da der Logikpegel des Taktsignals CLK der niedrige Pegel L ist, der Transistor PE2, welcher an den invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, angeschaltet, um den Knoten NET 0 vor-zuladen. Zu dieser Zeit kann der Logikpegel des Knotens NET 0 auf einem hohen Pegel H sein.
  • Demnach wird der Transistor NE2, welcher an den Logikpegel des Knotens NET 0 angebunden ist, angeschaltet, um den Knoten NET 3 zu entladen. Zu dieser Zeit kann der Logikpegel des Knotens NET 3 ein niedriger Pegel L werden.
  • In der zweiten Schaltung 100 wird, da der Logikpegel des Taktsignals CLK der niedrige Pegel L ist, der Transistor P1, welcher an den invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, angeschaltet, um den Knoten NET 1 vor-zuladen. Zu dieser Zeit kann der Logikpegel des Knotens NET 1 ein hoher Pegel H werden.
  • In der zweiten Unterschaltung 120 führt das Gatter G5 die OR-Operation des Logikpegels der Eingangsdaten D (niedriger Pegel L) und des Logikpegels (niedriger Pegel L) des Knotens NET 3 durch und überträgt den niedrigen Pegel L an das Gatter G4.
  • Das Gatter G4 führt die NAND-Operation des Logikpegels (niedriger Pegel L) des Ausgangs des Gatters G5 und des Logikpegels (hoher Pegel H) des Knotens NET 1 durch und überträgt einen Ausgangswert (hoher Pegel H) an den Knoten NET 2.
  • Das heißt, dass in einem Zustand, in welchem der Logikpegel des Taktsignals CLK der niedrige Pegel ist, sowohl der Knoten NET 0 als auch der Knoten NET 1 vor-geladen werden und der Knoten NET 3 entladen wird. Der Wert des Knotens NET 2 wird ein hoher Pegel H. Der Knoten NET 4 der Latch-Schaltung 300 wird vor-geladen und der Logikpegel des Ausgangsanschlusses OUT wird auf einem niedrigen Pegel L aufrechterhalten.
  • Nachfolgend erhöht sich zu einer Zeit ta2 der Logikpegel des Taktsignals CLK von dem niedrigen Pegel L zu dem hohen Pegel H. Demnach wird der Transistor NE1 angeschaltet und der Logikpegel des Knotens NET 2 kann zu dem Knoten NET 0 übertragen werden. Das heißt in anderen Worten, dass die Logikpegel des Knotens NET 2 und des Knotens NET 0 dieselben sein können.
  • Demnach kann, wenn der Transistor P1 der zweiten Schaltung 100 abgeschaltet wird und die Transistoren N1, N2, N3 angeschaltet werden, der Knoten NET 1 entladen werden. Das heißt, dass der Knoten NET 1 entladen wird, wenn der Logikpegel des Taktsignals CLK der hohe Pegel H ist, und er kann einen niedrigen Pegel L haben.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL1 angeschaltet und der Logikpegel (niedriger Pegel L) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als der hohe Pegel H bestimmt, welcher der invertierte Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit ta3 der Logikpegel des Taktsignals CLK von dem hohen Pegel H in den niedrigen Pegel L umgewandelt. Demnach wird der Knoten NET 1 wiederum vor-geladen. Unabhängig jedoch von der der Vor-Ladung des Knotens NET 1 wird der konstante Wert des Knotens NET 0 aufrechterhalten und der Logikpegel des Ausgangsanschlusses OUT erhält denselben Wert aufrecht.
  • Nachfolgend wird, da es keine Änderungen in dem Signal zu einer Zeit ta4 gibt, der konstante Wert aufrechterhalten und jeder Knoten kann denselben Wert haben wie die Zeit ta1.
  • Nachfolgend kann die Halbleiterschaltung zu einer Zeit ta5 in derselben Art und Weise wie in der Zeit ta2 betrieben werden, und die Halbleiterschaltung kann zu einer Zeit ta6 in derselben Art und Weise wie in der Zeit ta3 betrieben werden.
  • Demzufolge wird in der Halbleiterschaltung der vorliegenden Offenbarung jedes Mal, wenn sich das Taktsignal CLK erhöht (beispielsweise wenn es sich von dem niedrigen Pegel L auf den hohen Pegel H ändert) der Logikpegel des Knotens NET 2 derselbe wie der Logikpegel des Knotens NET 0 und der Logikpegel des Knotens NET 0 kann zu dem Ausgangsanschluss OUT übertragen werden. Ferner kann in einer Sektion, in welcher das Taktsignal CLK nicht zunimmt, der Wert des Ausgangsanschlusses OUT aufrechterhalten werden.
  • Ferner hat der Logikpegel der Eingangsdaten D einen Wert unterschiedlich von dem Logikpegel des Knotens NET 2. In einer Sektion, in welcher das Taktsignal CLK auf einem hohen Pegel H ist, hat der Logikpegel des Knotens NET 1 einen Wert unterschiedlich von dem Logikpegel des Knotens NET 0. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • 5 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung auf der Basis eines Falls, in dem der Logikpegel der Eingangsdaten D der hohe Pegel H ist. Zur Zweckmäßigkeit der Beschreibung wird die wiederholte Beschreibung derselben Sachverhalte wie die Inhalte, welche unter Bezugnahme auf 4 beschrieben sind, ausgelassen werden, und die Unterschiede werden hauptsächlich beschrieben werden.
  • Bezugnehmend auf die 1 und 5 ist zu einer Zeit tb1 der Logikpegel der Eingangsdaten der hohe Pegel H und der Logikpegel des Taktsignals CLK ist der niedrige Pegel L.
  • In der ersten Unterschaltung 110 wird, da der Logikpegel des Taktsignals CLK der niedrige Pegel L ist, der Transistor PE2, welcher an dem invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, angeschaltet, um den Knoten NET 0 vorzuladen. Ähnlich wird der Transistor P1, welcher an den invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, angeschaltet, um den Knoten NET 1 vor-zuladen. Zu dieser Zeit können alle der Logikpegel des Knotens NET 0 und des Knotens NET 1 ein hoher Pegel H werden.
  • Demnach wird der Transistor NE2, welcher an den Logikpegel des Knotens NET 0 angebunden ist, angeschaltet, um den Knoten NET 3 zu entladen. Zu dieser Zeit kann der Logikpegel des Knotens NET 3 ein niedriger Pegel L werden.
  • Zu dieser Zeit führt in der zweiten Unterschaltung 120 das Gatter G5 die OR-Operation des Logikpegels (hoher Pegel H) der Eingangsdaten D und des Logikpegels (niedriger Pegel L) des Knotens NET 3 durch und überträgt den hohen Pegel H an das Gatter G4. Das Gatter G4 führt die NAND-Operation auf dem Logikpegel (hoher Pegel H) der Ausgabe des Gatters G5 und dem Logikpegel (hoher Pegel H) des Knotens NET 1 durch und überträgt den Ausgangswert (niedriger Pegel L) zu dem Knoten NET 2.
  • Das heißt, dass, wenn der Logikpegel der Eingangsdaten D der hohe Pegel H ist, der Logikpegel des Knotens NET 2 einen Wert entgegengesetzt zu dem Logikpegel des Knotens NET 1 hat.
  • Nachfolgend erhöht sich zu einer Zeit tb2 der Logikpegel des Taktsignals CLK von dem niedrigen Pegel L zu dem hohen Pegel H. Demnach wird der Transistor NE1 angeschaltet und der Logikpegel (niedriger Pegel L) des Knotens NET 2 kann zu dem Knoten NET 0 übertragen werden.
  • Zu dieser Zeit werden in der zweiten Unterschaltung 120 der Transistor NG1, welcher an den Logikpegel der Eingangsdaten D angebunden ist, und der Transistor NG3, welcher an den Knoten NET 1 angebunden ist, angeschaltet, und der Knoten NET 2 kann entladen werden.
  • Demnach wird der Logikpegel des Knotens NET 0 durch die zweite Unterschaltung 120 entladen und kann ein niedriger Pegel L werden. Der Knoten NET 1 kann auf dem hohen Pegel H durch ein Anschalten des Transistors P1 aufrechterhalten werden.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL1 angeschaltet und der Logikpegel (hoher Pegel H) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als ein niedriger Pegel L bestimmt, welcher ein invertierter Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu einer Zeit tb3 der Logikpegel des Taktsignals CLK von dem hohen Pegel H in den niedrigen Pegel L umgewandelt. Demnach wird der Transistor PE1 angeschaltet, der Transistor NE1 wird abgeschaltet und der Knoten NET 0 wird wiederum vor-geladen. Der Logikpegel des Ausgangsanschlusses OUT wird auf demselben Wert aufrechterhalten.
  • Nachfolgend wird, da es keine Änderung in dem Signal zu der Zeit tb4 gibt, der konstante Wert aufrechterhalten und jeder Knoten kann denselben Wert haben wie die Zeit tb1.
  • Nachfolgend kann die Halbleiterschaltung zu der Zeit tb5 in derselben Art und Weise wie zu der Zeit tb2 betrieben werden und die Halbleiterschaltung kann zu der Zeit tb6 in derselben Art und Weise wie der Zeit tb3 betrieben werden.
  • 6 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung basierend auf einem Fall, in dem der Logikpegel der Eingangsdaten D von dem niedrigen Pegel L zu dem hohen Pegel H zunimmt. Zur Zweckmäßigkeit der Erklärung werden hierin nachstehend dieselben Sachverhalte wie die Inhalte, welche obenstehend beschrieben sind, nicht beschrieben, und die Unterschiede werden hauptsächlich beschrieben werden.
  • Bezugnehmend auf die 1 und 6 kann der Betrieb der Halbleiterschaltung zu den Zeiten tc1, tc2, tc3 im Wesentlichen derselbe sein wie der Betrieb zu den Zeiten ta1, tat, ta3, welche unter Bezugnahme auf 4 beschrieben sind.
  • Das heißt, dass zu der Zeit tc2 der Logikpegel des Taktsignals CLK sich von dem niedrigen Pegel L auf den hohen Pegel H erhöht. Der Transistor NE1 wird angeschaltet, der Logikpegel des Knotens NET 2 kann zu dem Knoten NET 0 übertragen werden. Das heißt in anderen Worten gesagt, dass die Logikpegel des Knotens NET 2 und des Knotens NET 0 identisch zueinander werden.
  • Demnach kann, wenn der Transistor P1 der zweiten Schaltung 100 abgeschaltet wird und die Transistoren N1, N2, N3 angeschaltet werden, der Knoten NET 1 entladen werden. Das heißt, dass der Knoten NET 1 entladen wird, während der Logikpegel des Taktsignals CLK der hohe Pegel H ist, und er kann einen niedrigen Pegel L haben.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL1 eingeschaltet und der Logikpegel (niedriger Pegel L) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als der hohe Pegel H bestimmt, welcher der invertierte Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit tc3 der Logikpegel des Taktsignals CLK von dem hohen Pegel H in den niedrigen Pegel L umgewandelt. Demzufolge wird der Transistor P1 angeschaltet, der Transistor N3 wird abgeschaltet und der Knoten NET 1 wird wiederum vor-geladen.
  • Zu der Zeit tc4 jedoch kann der Logikpegel der Eingangsdaten D von dem niedrigen Pegel L in den hohen Pegel H umgewandelt werden.
  • Zu dieser Zeit wird der Transistor NE2, welcher an den Logikpegel des Knotens NET 0 angebunden ist, angeschaltet, um den Knoten NET 3 zu entladen. Zu dieser Zeit wird der Logikpegel des Knotens NET 3 ein niedriger Pegel L.
  • Zu dieser Zeit führt in der zweiten Unterschaltung 120 das Gatter G5 die OR-Operation des Logikpegels (hoher Pegel H) der Eingangsdaten D und des Logikpegels (niedriger Pegel L) des Knotens NET 3 durch und überträgt den hohen Pegel H zu dem Gatter G4. Das Gatter G4 führt die NAND-Operation des Logikpegels (hoher Pegel H) des Ausgangs des Gatters G5 und des Logikpegels (hoher Pegel H) des Knotens NET 1 durch und überträgt den Ausgangswert (niedriger Pegel L) zu dem Knoten NET 2. Das heißt, dass, wenn der Logikpegel der Eingangsdaten D in den hohen Pegel H umgewandelt wird, der Logikpegel des Knotens NET 2 in den niedrigen Pegel L umgewandelt wird. Da jedoch der Logikpegel des Taktsignals CLK sich nicht ändert, wird der Logikpegel des Knotens NET 2 nicht zu dem Ausgangsanschluss OUT übertragen.
  • Nachfolgend wird zu der Zeit tc5, wenn sich der Logikpegel des Taktsignals CLK von dem niedrigen Pegel L auf den hohen Pegel H erhöht, der Transistor NE1 angeschaltet und der Logikpegel (niedriger Pegel L) des Knotens NET 2 kann zu dem Knoten NET 0 übertragen werden.
  • Zu dieser Zeit werden in der zweiten Unterschaltung 120 der Transistor NG1, welcher an den Logikpegel der Eingangsdaten D angebunden ist, und der Transistor NG3, welcher an den Knoten NET 1 angebunden ist, angeschaltet und der Knoten NET 2 kann entladen werden.
  • Demnach wird der Logikpegel des Knotens NET 0 durch die zweite Unterschaltung 120 entladen und kann ein niedriger Pegel L werden. Der Knoten NET 1 kann auf einem hohen Pegel H aufrechterhalten werden durch ein Einschalten des Transistors P1.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL angeschaltet und der Logikpegel (hoher Pegel H) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgabeanschlusses OUT als der niedrige Pegel L bestimmt, welcher der invertierte Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit tc6 der Logikpegel des Taktsignals CLK von dem hohen Pegel H in den niedrigen Pegel L umgewandelt. Demnach wird der Transistor PE1 angeschaltet, der Transistor NE1 wird abgeschaltet und der Knoten NET 0 wird wiederum vor-geladen. Der Logikpegel des Ausgangsanschlusses OUT wird auf demselben Wert aufrechterhalten.
  • 7 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung basierend auf dem Fall, in dem der Logikpegel der Eingangsdaten D von dem hohen Pegel H in den niedrigen Pegel L umgewandelt wird. Zur Zweckmäßigkeit der Erklärung wird hierin nachstehend die wiederholte Beschreibung desselben Sachverhalts wie die Inhalte, welche obenstehend beschrieben sind, nicht beschrieben und die Unterschiede werden hauptsächlich beschrieben werden.
  • Bezugnehmend auf die 1 und 7 ist der Betrieb der Halbleiterschaltung zu den Zeiten td1, td2, td3 im Wesentlichen derselbe wie der Betrieb zu den Zeiten tb1, tb2, tb3, welche unter Bezugnahme auf 5 beschrieben sind.
  • Das heißt, dass zu der Zeit td2, wenn der Logikpegel des Taktsignals CLK sich von dem niedrigen Pegel L zu dem hohen Pegel H erhöht, der Transistor NE1 eingeschaltet wird und der Logikpegel (niedriger Pegel L) des Knotens NET 2 zu dem Knoten NET 0 übertragen werden kann.
  • Zu dieser Zeit werden in der zweiten Unterschaltung 120 der Transistor NG1, welcher an den Logikpegel der Eingangsdaten D angebunden ist, und der Transistor NG3, welcher an den Knoten NET 1 angebunden ist, eingeschaltet, und der Knoten NET 2 kann entladen werden.
  • Demnach wird der Logikpegel des Knotens NET 0 durch die zweite Unterschaltung 120 entladen und kann ein niedriger Pegel L werden. Der Knoten NET 1 kann auf einem hohen Pegel H durch ein Anschalten des Transistors P1 aufrechterhalten werden.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL1 angeschaltet und der Logikpegel (hoher Pegel H) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als der niedrige Pegel L bestimmt, welcher ein invertierter Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit td3 der Logikpegel des Taktsignals CLK von dem hohen Pegel H in den niedrigen Pegel L umgewandelt. Demnach wird der Transistor PE1 angeschaltet, der Transistor NE1 wird abgeschaltet und der Knoten NET 0 wird wiederum vor-geladen. Der Logikpegel des Ausgangsanschlusses OUT wird auf demselben Wert aufrechterhalten.
  • Zu der Zeit td4 jedoch kann der Logikpegel der Eingangsdaten D von dem hohen Pegel H in den niedrigen Pegel L umgewandelt werden.
  • Der Transistor NE2, welcher an den Logikpegel des Knotens NET 0 angebunden ist, wird angeschaltet, um den Knoten NET 3 zu entladen. Zu dieser Zeit wird der Logikpegel des Knotens NET 3 ein niedriger Pegel L.
  • Als nächstes führt in der zweiten Unterschaltung 120 das Gatter G5 die OR-Operation des Logikpegels (niedriger Pegel L) der Eingangsdaten D und des Logikpegels (niedriger Pegel L) des Knotens NET 3 durch und überträgt den niedrigen Pegel L an das Gatter G4. Das Gatter G4 führt die NAND-Operation des Logikpegels (niedriger Pegel L) der Ausgabe des Gatters G5 und des Logikpegels (hoher Pegel H) des Knotens NET 1 durch und überträgt den Ausgangswert (hoher Pegel H) zu dem Knoten NET 2. Das heißt, dass, wenn der Logikpegel der Eingangsdaten D in den niedrigen Pegel L umgewandelt wird, der Logikpegel des Knotens NET 2 in den hohen Pegel H umgewandelt wird. Da jedoch der Logikpegel des Taktsignals CLK sich nicht ändert, wird der Logikpegel des Knotens NET 2 nicht zu dem Ausgangsanschluss OUT übertragen.
  • Nachfolgend erhöht sich zu der Zeit td5 der Logikpegel des Taktsignals CLK von dem niedrigen Pegel L auf den hohen Pegel H. Der Transistor NE1 wird angeschaltet und der Logikpegel des Knotens NET 2 kann zu dem Knoten NET 0 übertragen werden. Das heißt in anderen Worten gesagt, dass die Logikpegel des Knotens NET 2 und des Knotens NET 0 identisch zueinander werden.
  • Demnach kann, wenn der Transistor P1 der zweiten Schaltung 100 abgeschaltet wird und die Transistoren N1, N2, N3 angeschaltet werden, der Knoten NET 1 entladen werden. Das heißt, dass der Knoten NET 1 entladen wird, während der Logikpegel des Taktsignals CLK der hohe Pegel H ist, und er kann einen niedrigen Pegel L haben.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL1 eingeschaltet und der Logikpegel (niedriger Pegel L) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als der hohe Pegel H bestimmt, welcher der invertierte Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit td6 der Logikpegel des Taktsignals CLK von dem hohen Pegel H in den niedrigen Pegel L umgewandelt. Demzufolge wird der Transistor P1 angeschaltet, der Transistor N1 wird abgeschaltet und der Knoten NET 1 wird wiederum vor-geladen.
  • 8 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht. Zur Zweckmäßigkeit der Erklärung sind hierin nachstehend dieselben Sachverhalte wie die Inhalte, welche obenstehend beschrieben sind, nicht beschrieben und die Unterschiede werden hauptsächlich beschrieben werden.
  • Bezugnehmend auf 8 weist eine Halbleiterschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine erste Schaltung 100, eine zweite Schaltung 210 und eine Latch-Schaltung 300 auf. Die erste Schaltung 100 weist eine erste Unterschaltung 110 und eine zweite Unterschaltung 122 auf. Die Halbleiterschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung kann im Wesentlichen dieselbe Struktur aufweisen wie die Halbleiterschaltung, welche obenstehend unter Bezugnahme auf die 1 bis 3 beschrieben ist.
  • Wie in der Halbleiterschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung jedoch weisen die zweite Unterschaltung 122 und die zweite Schaltung 210 ferner einen Transistor auf, welchem ein Scan-Aktiviersignal SE und ein Scan-Eingangssignal SIN zusätzlich zugeführt werden.
  • Insbesondere kann die zweite Unterschaltung 122 das Gatter G5 und das Gatter G4 aufweisen. Das Gatter G5 kann die OR-Operation des Logikpegels der Eingangsdaten D, des Logikpegels des Knotens NET 3 und des Logikpegels des Scan-Aktiviersignals SE durchführen. Das Gate G4 führt die NAND-Operation des Logikpegels der Ausgabe des Gatters G5 und des Logikpegels des Knotens NET 1 durch und kann die Ausgangswerte an den Knoten NET 2 übertragen.
  • Die zweite Schaltung 210 kann einen Transistor P3 aufweisen, welcher in Serie mit dem Transistor P1 verbunden ist und an den invertierten Wert des Logikpegels des Scan-Aktiviersignals SE angebunden ist, und einen Transistor P4, welcher parallel mit dem Transistor P3 verbunden ist und an den invertierten Wert des Logikpegels des Scan-Eingangssignals SIN angebunden ist.
  • Ferner kann die zweite Schaltung 210 weiterhin einen Transistor N4 aufweisen, welcher mit einem Ende M1 des Transistors N1 verbunden ist und an den Logikpegel des Scan-Aktiviersignals SE angebunden ist, und einen Transistor N5, welcher in Serie mit dem Transistor N4 verbunden ist und an den Logikpegel des Scan-Eingangssignals SIN angebunden ist.
  • 9 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht. Zur Zweckmäßigkeit der Erklärung werden hierin nachstehend dieselben Sachverhalte wie die Inhalte, welche obenstehend unter Bezugnahme auf 8 beschrieben sind, nicht beschrieben, und es werden hauptsächlich die Unterschiede beschrieben werden.
  • Bezugnehmend auf 9 weist eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung eine erste Schaltung 100, eine zweite Schaltung 220 und eine Latch-Schaltung 300 auf. Die erste Schaltung 100 weist eine erste Unterschaltung 110 und eine zweite Unterschaltung 122 auf. Die Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung kann im Wesentlichen dieselbe Struktur aufweisen wie die Halbleiterschaltung, welche obenstehend unter Bezugnahme auf 8 beschrieben ist.
  • Die zweite Schaltung 220 der Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung kann jedoch einen Transistor N6 eher als den Transistor N1 aufweisen.
  • Insbesondere kann die zweite Schaltung 220 ferner einen Transistor N6 aufweisen, welcher mit dem Knoten NET 1 an einem Ende verbunden ist und an den Logikpegel des Knotens NET 0 angebunden ist, einen Transistor N4, welcher in Serie mit dem Transistor N6 verbunden ist und an den Logikpegel des Scan-Aktiviersignals SE angebunden ist, und einen Transistor N5, welcher in Serie mit dem Transistor N4 verbunden ist und an den Logikpegel des Scan-Eingangssignals SIN angebunden ist.
  • Die Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung, welche unter Bezugnahme auf die 8 und 9 beschrieben ist, ist konfiguriert, so dass die erste Schaltung 100 zum Betrieb des Flip-Flop verwendet wird, und durch ein direktes Verbinden des Knotens NET 2, welcher als der Ausgangsanschluss der zweiten Unterschaltung 122 dient, welche in der Schaltung 100 enthalten ist, mit der ersten Unterschaltung 110, einige Transistoren, welche in den zweiten Unterschaltungen 120 enthalten sind, gemeinsam verwendet werden, und der Entladepfad integriert ist. Demnach ist in der Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Anzahl der verwendeten Transistoren verringert und die Fläche, welche zum Bilden der Schaltung benötigt wird, kann verringert werden. Demnach werden die Herstellungskosten der Halbleiterschaltung verringert und die Effizienz der Verwendung der Fläche kann erhöht werden. Zusätzlich ist es möglich, den niedrigen Leistungsverbrauch zu erreichen, während die Leistungsfähigkeit des Flip-Flops aufrechterhalten wird.
  • Die 10 und 11 sind Ablaufdiagramme zum Erklären des Betriebs der Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Hierin nachstehend sind dieselben Sachverhalte wie in den Ausführungsformen, welche obenstehend beschrieben sind, nicht beschrieben und es werden hauptsächlich die Unterschiede beschrieben werden.
  • Die Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann in der im Wesentlichen selben Art und Weise wie die Halbleiterschaltung, welche unter Bezugnahme auf die 4 bis 7 beschrieben ist, betrieben werden, wenn das Scan-Aktiviersignal SE nicht-aktiviert ist (niedriger Pegel L).
  • Wenn jedoch das Scan-Aktiviersignal SE aktiviert ist (hoher Pegel H), kann in der Halbleiterschaltung der Logikpegel des Ausgabeanschlusses OUT sich durch das Scan-Eingangssignal SIN anstelle der Eingangsdaten D ändern.
  • 10 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung basierend auf dem Fall, in dem der Logikpegel des Scan-Eingangssignals SIN der hohe Pegel H ist.
  • Insbesondere kann er, bezugnehmend auf 10, in dem Fall der Zeiten te1, te2, te3 im Wesentlichen derselbe sein wie der Betrieb der Halbleiterschaltung zu den Zeiten tb1, tb2, tb3, der unter Bezugnahme auf 5 beschrieben ist.
  • Zu der Zeit te4 jedoch ist der Logikpegel des Scan-Aktiviersignals SE der hohe Pegel H. Zu dieser Zeit kann der Knoten NET 1 vor-geladen werden, wenn all die Transistoren P1, P4 eingeschaltet sind. Das heißt, dass der Knoten NET 1 nur vor-geladen wird, wenn alle der Logikpegel des Scan-Eingangssignals SIN und des Logikpegels des Taktsignals CLK die niedrigen Pegel L sind.
  • Das heißt, dass wenn der Logikpegel des Scan-Aktiviersignals SE der hohe Pegel H ist, der Knoten NET 1 vor-geladen wird, wenn alle der Logikpegel des Scan-Eingangssignals SIN und des Logikpegels des Taktsignals CLK der niedrige Pegel L sind. Darüber hinaus wird, wenn der Logikpegel des Scan-Aktiviersignals SE der niedrige Pegel L ist, unabhängig von dem Logikpegel des Scan-Eingangssignals SIN der Knoten NET 1 vorgeladen, wenn der Logikpegel des Taktsignals CLK der niedrige Pegel L ist.
  • In der zweiten Unterschaltung überträgt, da das Gatter G5 die OR-Operation des Logikpegels (hoher Pegel H) des Scan-Aktiviersignals SE, des Logikpegels des Eingangssignals D und des Logikpegels des Knotens NET 3 durchführt, es den hohen Pegel H zu dem Gatter G4. Das Gatter G4 führt die NAND-Operation des Logikpegels (hoher Pegel H) der Ausgabe des Gatters G5 und des Logikpegels des Knotens NET 1 durch und überträgt die Ausgangswerte zu dem Knoten NET 2. Das heißt, dass der Logikpegel des Knotens NET 2 entgegengesetzt zu dem Logikpegel des Knotens NET 1 wird.
  • Wenn der Transistor P4, welcher durch den invertierten Wert des Logikpegels des Scan-Eingangssignals SIN angebunden ist, nicht-aktiviert ist, wird der Knoten NET 1 nicht vor-geladen und wenn die Transistoren N1, N4, N5 angeschaltet werden, wird der Knoten NET 1 entladen. Demnach hat der Knoten NET 1 einen Logikpegel des niedrigen Pegels L und der Knoten NET 2 hat einen Logikpegel des hohen Pegels H. Da jedoch der Logikpegel des Taktsignals CLK sich nicht ändert, wird der Logikpegel des Knotens NET 2 nicht zu dem Ausgangsanschluss OUT übertragen.
  • Nachfolgend wird zu der Zeit te5, wenn der Logikpegel des Taktsignals CLK von dem niedrigen Pegel L zu dem hohen Pegel H zunimmt, der Transistor NE1 angeschaltet, der Logikpegel (hoher Pegel H) des Knotens NET 2 kann zu dem Knoten NET 0 übertragen werden. Zusätzlich wird der Logikpegel des Knotens NET 3 ein niedriger Pegel L, welcher der invertierte Wert des Logikpegels des Knotens NET 0 ist.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL1 eingeschaltet, der Logikpegel (niedriger Pegel L) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als der hohe Pegel H bestimmt, welcher der invertierte Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit te6 der Logikpegel des Taktsignals CLK von dem hohen Pegel H in den niedrigen Pegel L umgewandelt. Zu dieser Zeit wird der Logikpegel des Ausgangsanschlusses OUT auf demselben Wert aufrechterhalten.
  • 11 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung basierend auf dem Fall, in dem der Logikpegel des Scan-Eingangssignals SIN der niedrige Pegel L ist.
  • Insbesondere, bezugnehmend auf 11, in dem Fall der Zeiten tf1, tf2, tf3 kann dieser im Wesentlichen derselbe sein wie der Betrieb der Halbleiterschaltung zu den Zeiten ta1, ta2 und ta3, welche unter Bezugnahme auf 4 beschrieben sind.
  • Zu der Zeit tf4 jedoch ist der Logikpegel des Scan-Aktiviersignals SE der hohe Pegel H. Zu dieser Zeit kann der Knoten NET 1 vor-geladen werden, wenn die Transistoren P1 und P4 angeschaltet werden.
  • In der zweiten Unterschaltung 122 überträgt, da das Gatter G5 die OR-Operation des Logikpegels (hoher Pegel H) des Scan-Aktiviersignals SE, des Logikpegels der Eingangsdaten D und des Logikpegels des Knotens NET durchführt, es den hohen Pegel H an das Gatter G4. Das Gatter G4 führt die NAND-Operation des Logikpegels (hoher Pegel H) der Ausgabe des Gate G5 und des Logikpegels des Knotens NET 1 durch und überträgt den Ausgangswert an den Knoten NET 2. Das heißt, dass der Logikpegel des Knotens NET 2 entgegengesetzt zu dem Logikpegel des Knotens NET 1 wird.
  • Da der Transistor P1, welcher durch den invertierten Wert des Logikpegels des Taktsignals CLK angebunden ist, aktiviert wird, wird der Knoten NET 1 vor-geladen. Demnach hat der Knoten NET 1 einen Logikpegel des hohen Pegels H und der Knoten NET 2 hat einen Logikpegel des niedrigen Pegels L. Da jedoch der Logikpegel des Taktsignals CLK sich nicht ändert, wird der Logikpegel des Knotens NET 2 nicht an den Ausgangsanschluss OUT übertragen.
  • Nachfolgend wird zu der Zeit tf5, wenn der Logikpegel des Taktsignals CLK von dem niedrigen Pegel L zu dem hohen Pegel H zunimmt, der Transistor NE1 eingeschaltet, und der Logikpegel (niedriger Pegel L) des Knotens NET 2 kann zu dem Knoten NET 0 übertragen werden. Zusätzlich wird der Logikpegel des Knotens NET 3 ein hoher Pegel H, welcher der invertierte Wert des Logikpegels des Knotens NET 0 ist.
  • In der Latch-Schaltung 300 wird, wenn der Logikpegel des Taktsignals CLK ein hoher Pegel H wird, der Transistor NL1 angeschaltet und der Logikpegel (hoher Pegel H) des Knotens 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als der niedrige Pegel L bestimmt, welcher der invertierte Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit tf6 der Logikpegel des Taktsignals CLK von dem hohen Pegel H zu dem niedrigen Pegel L umgewandelt. Zu dieser Zeit wird der Logikpegel des Ausgangssignals OUT auf demselben Wert aufrechterhalten.
  • Demzufolge wird in einer anderen Halbleiterschaltung der vorliegenden Ausführungsform jedes Mal wenn das Taktsignal CLK zunimmt (beispielsweise wenn es sich von dem niedrigen Pegel L auf den hohen Pegel H ändert) der Logikpegel des Knotens NET 2 derselbe wie der Logikpegel des Knotens NET 0, und der Logikpegel des Knotens NET 0 kann zu dem Ausgangsanschluss OUT übertragen werden. Ferner kann in einer Sektion, in welcher das Taktsignal CLK nicht zunimmt, der Wert des Ausgangsanschlusses OUT aufrechterhalten werden.
  • Wenn jedoch das Scan-Aktiviersignal SE aktiviert ist, kann die Halbleiterschaltung in einem Testmodus für die Scan-Operation betrieben werden und der Ausgabewert des Ausgangsanschlusses OUT kann sich ändern basierend auf dem Scan-Eingangssignal SIN anstelle der Eingangsdaten D. Beispielsweise kann, wenn das Scan-Eingangssignal SIN bei einem niedrigen Pegel L ist, bei einer positiven Flanke des Taktsignals CLK der Logikpegel des Ausgangsanschlusses OUT von dem hohen Pegel zu dem niedrigen Pegel L umgewandelt werden. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt, und wenn das Scan-Aktiviersignal SIN bei einem niedrigen Pegel L ist, kann bei einer positiven Flanke des Taktsignals CLK der Logikpegel des Ausgangsanschlusses OUT von dem niedrigen Pegel L in den hohen Pegel H umgewandelt werden.
  • 12 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht. Zur Zweckmäßigkeit der Erklärung werden hierin nachstehend dieselben Sachverhalte wie die Inhalte, welche obenstehend unter Bezugnahme auf 8 beschrieben sind, nicht beschrieben, und es werden hauptsächlich die Unterschiede beschrieben werden.
  • Bezugnehmend auf 12 weist die Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung eine erste Schaltung 100, eine zweite Schaltung 230 und eine Latch-Schaltung 310 auf. Die erste Schaltung 100 weist eine erste Unterschaltung 110 und eine zweite Unterschaltung 122 auf. Die Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung kann die im Wesentlichen selbe Struktur wie die Halbleiterschaltung, welche obenstehend unter Bezugnahme auf 8 beschrieben ist, aufweisen.
  • In der Halbleiterschaltung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung jedoch weisen die zweite Schaltung 230 und die Latch-Schaltung 310 ferner einen Transistor auf, welchem ein Reset-Signal R zusätzlich zugeführt wird.
  • Insbesondere kann die zweiten Schaltung 230 ferner einen Reset-Transistor R1 aufweisen, welcher zwischen dem Transistor P1 und dem Knoten NET 1 verbunden ist und an den invertierten Wert des Logikpegels des Reset-Signals R angebunden ist, und einen Reset-Transistor R2, welcher zwischen dem Knoten NET 1 und Masse verbunden ist und an den Logikpegel des Reset-Signals R angebunden ist.
  • Ferner kann die Latch-Schaltung 310 weiterhin einen Reset-Transistor R3 aufweisen, welcher zwischen der Leistungsquelle VDD und dem Latch-Transistor PL2 verbunden ist und an den invertierten Wert des Logikpegels des Reset-Signals R angebunden ist, und einen Reset-Transistor R4, welcher parallel mit dem Latch-Transistor NL1 verbunden ist und an den Logikpegel des Reset-Signals R angebunden ist, um den Knoten NET 4 zu entladen.
  • 13 ist ein Schaltbild, welches eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht. Zur Zweckmäßigkeit der Erklärung sind hierin nachstehend dieselben Sachverhalte wie in den Ausführungsformen, welche obenstehend unter Bezugnahme auf 9 beschrieben sind, nicht beschrieben, und es werden hauptsächlich die Unterschiede beschrieben werden.
  • Bezugnehmend auf 13 weist eine Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung eine erste Schaltung 100, eine zweite Schaltung 240 und eine Latch-Schaltung 310 auf. Die Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung kann im Wesentlichen dieselbe Struktur wie die Halbleiterschaltung, welche unter Bezugnahme auf 9 beschrieben ist, aufweisen.
  • In der Halbleiterschaltung gemäß noch einer anderen Ausführungsform der vorliegenden Offenbarung jedoch weisen die zweiten Schaltung 230 und die Latch-Schaltung 310 ferner einen Transistor auf, welchem ein Reset-Signal R zusätzlich zugeführt wird.
  • Insbesondere kann die zweite Schaltung 240 ferner einen Reset-Transistor R1 aufweisen, welcher zwischen dem Transistor P1 und dem Knoten NET 1 verbunden ist und an den invertierten Wert des Logikpegels des Reset-Signals R angebunden ist, und einen Reset-Transistor R2, welcher zwischen dem Knoten NET 1 und Masse verbunden ist und an den Logikpegel des Reset-Signals R angebunden ist.
  • Ferner kann die Latch-Schaltung 310 weiterhin einen Reset-Transistor R3 aufweisen, welcher zwischen der Leistungsquelle VDD und dem Latch-Transistor PL2 verbunden ist und an den invertierten Wert des Logikpegels des Reset-Signals R angebunden ist, und einen Reset-Transistor R4, welcher parallel mit dem Latch-Transistor NL1 verbunden ist und an den Logikpegel des Reset-Signals R angebunden ist, um den Knoten NET 4 zu entladen.
  • 14 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Hierin nachstehend werden dieselben Sachverhalte wie die Ausführungsformen, welche obenstehend beschrieben sind, nicht beschrieben und die Unterschiede werden hauptsächlich beschrieben werden.
  • Die Halbleiterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann in der im Wesentlichen selben Art und Weise wie die Halbleiterschaltung, welche obenstehend unter Bezugnahme auf die 4 bis 7 beschrieben ist, betrieben werden, wenn das Reset-Signal R nicht aktiviert ist (niedriger Pegel L).
  • Wenn das Reset-Signal R jedoch aktiviert ist (hoher Pegel H), kann der Logikpegel des Ausgangsanschlusses OUT der Halbleiterschaltung unmittelbar ein hoher Pegel H werden unabhängig davon, ob das Taktsignal CLK zunimmt.
  • 14 ist ein Ablaufdiagramm zum Erklären des Betriebs der Halbleiterschaltung basierend auf einem Fall, in dem der Logikpegel der Eingangsdaten D der hohe Pegel H ist. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Insbesondere unter Bezugnahme auf 14 kann er in dem Fall der Zeiten tg1, tg2, tg3 im Wesentlichen dieselben sein wie der Betrieb der Halbleiterschaltung zu den Zeiten tb1, tb2, tb3, welche bezugnehmend auf 5 beschrieben sind.
  • Zu der Zeit tg4 jedoch ist der Logikpegel des Reset-Signals R der hohe Pegel H. Zu dieser Zeit wird der Knoten NET 1 durch das Anschalten des Reset-Transistors R2 entladen.
  • In der zweiten Unterschaltung 122 überträgt, da das Gatter G5 die OR-Operation des Logikpegels des Scan-Aktiviersignals SE, des Logikpegels (hoher Pegel H) der Eingangsdaten D und des Logikpegels des Knotens NET 3 durchführt, es den hohen Pegel H4 zu dem Gatter G4. Das Gatter G4 führt die NAND-Operation des Logikpegels (hoher Pegel H) des Ausgangs des Gatters G5 und des Logikpegels des Knotens NET 1 durch und überträgt den Ausgangswert zu dem Knoten NET 2. Das heißt, dass der Logikpegel des Knotens NET 2 entgegengesetzt zu dem Logikpegel des Knotens NET 1 wird.
  • Der Knoten NET 1 wird entladen, wenn das Reset-Signal R aktiviert wird. Demnach hat der Knoten NET 1 einen Logikpegel des niedrigen Pegels L und der Knoten NET 2 hat einen Logikpegel des hohen Pegels H.
  • Der Knoten NET 0 wird durch den Transistor PE1 vor-geladen, welcher an den Logikpegel (niedriger Pegel L) des Knotens NET 1 angebunden ist. Demnach hat der Logikpegel des Knotens NET 3 einen niedrigen Pegel L.
  • In der Latch-Schaltung 310 wird, wenn der Logikpegel des Reset-Signals R ein hoher Pegel H wird, der Reset-Transistor R4 angeschaltet und der Logikpegel (niedriger Pegel L) des Knotens NET 3 wird zu dem Knoten NET 4 übertragen. Demnach wird der Logikpegel des Ausgangsanschlusses OUT als der hohe Pegel H bestimmt, welcher der invertierte Wert des Logikpegels des Knotens NET 4 ist.
  • Nachfolgend wird zu der Zeit tg5 und der Zeit tg6, da der Logikpegel des Reset-Signals R bei dem hohen Pegel H aufrechterhalten wird, der Logikpegel des Ausgangsanschlusses OUT bei dem hohen Pegel H aufrechterhalten, unabhängig von dem Logikpegel des Taktsignals CLK.
  • 15 ist ein Blockschaltbild eines SoC-Systems, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist.
  • Bezugnehmend auf 15 weist ein SoC-System 1000 einen Anwendungsprozessor 1001 und einen DRAM 1060 auf.
  • Der Anwendungsprozessor 1001 kann eine zentrale Verarbeitungseinheit 1010, ein Multimediasystem 1020, einen Bus 1030, ein Speichersystem 1040 und eine Peripherieschaltung 1050 aufweisen.
  • Die zentrale Verarbeitungseinheit 1010 kann die Operationen, welche zum Betreiben des SoC-Systems 1000 benötigt werden, durchführen. In einigen Ausführungsformen der vorliegenden Offenbarung kann die zentrale Verarbeitungseinheit 1010 durch eine Multikern-Umgebung gebildet sein, welche mehrere Kerne aufweist.
  • Das Multimediasystem 1020 kann verwendet werden, um verschiedene Multimediafunktionen in dem SoC-System 1000 durchzuführen. Das Multimediasystem 1020 kann ein 3D-Engine-Modul bzw. -Maschinenmodul, einen Videocodec, ein Anzeigesystem, ein Kamerasystem, einen Post-Prozessor und dergleichen aufweisen.
  • Der Bus 1030 kann zur Datenkommunikation unter der zentralen Verarbeitungseinheit 1010, dem Multimediasystem 1020, dem Speichersystem 1040 und der Peripherieschaltung 1050 verwendet werden. In einigen Ausführungsformen der vorliegenden Offenbarung kann der Bus 1030 eine Multischicht-Struktur haben. Insbesondere kann der Bus 1030 sein, ist jedoch nicht beschränkt auf einen Multilayer Advanced High-Performance Bus (AHB) oder ein Multilayer Advanced Extensible Interface (AXI).
  • Das Speichersystem 1040 kann eine Umgebung vorsehen, welche für den Anwendungsprozessor 1001 benötigt wird, um mit einem externen Speicher (beispielsweise dem DRAM 1060) verbunden zu sein und bei einer hohen Geschwindigkeit betrieben zu werden. In einigen Ausführungsformen der vorliegenden Offenbarung kann das Speichersystem 1040 einen separaten Controller (beispielsweise einen DRAM-Controller) aufweisen, welcher benötigt wird, um den externen Speicher (beispielsweise den DRAM 1060) zu steuern.
  • Die Peripherieschaltung 1050 kann eine Umgebung vorsehen, welche für das SoC-System 1000 benötigt, um ruhig mit einer externen Vorrichtung (beispielsweise einem Mainboard) verbunden zu werden. Demzufolge kann die Peripherieschaltung 1050 verschiedene Schnittstellen aufweisen, welche die externe Vorrichtung, welche mit dem SOC-System 1000 verbunden ist, in die Lage versetzen, mit dem SoC-System 1000 kompatibel zu sein.
  • Der DRAM 1060 kann als ein Betriebsspeicher fungieren, welcher für den Betrieb des Anwendungsprozessors 1001 benötigt wird. In einigen Ausführungsformen der vorliegenden Offenbarung kann der DRAM 1060 außerhalb des Anwendungsprozessors 1001 platziert sein, wie veranschaulicht ist. Insbesondere kann der DRAM 1060 mit dem Anwendungsprozessor 1001 in Form eines Package-on-Package (PoP) eingehaust sein.
  • Das Soc-System 1000 kann wenigstens eine der Halbleiterschaltungen gemäß den vorstehend erwähnten Ausführungsformen der vorliegenden Offenbarung aufweisen.
  • Ferner kann das vorstehend erwähnte Soc-System 1000 auf einen persönlichen digitalen Assistenten (PDA = Personal Digital Assistant = Persönlicher Digitaler Assistent), einen tragbaren Computer, ein Web-Tablet, ein drahtloses Telefon, ein Mobiltelefon, einen digitalen Musikabspieler und eine Speicherkarte oder alle Typen von elektronischen Produkten angewandt werden, welche in der Lage sind, Informationen in einer drahtlosen Umgebung zu übertragen oder zu empfangen.
  • 16 ist ein Blockschaltbild, welches ein elektronisches System veranschaulicht, welches die Halbleiterschaltung gemäß den Ausführungsformen der vorliegenden Offenbarung aufweist.
  • Bezugnehmend auf 16 kann ein elektronisches System 1100 gemäß der Ausführungsform der vorliegenden Offenbarung einen Controller 1110, eine Eingabe-/Ausgabe (I/O)-Vorrichtung 1120, eine Speichervorrichtung 1130, eine Schnittstelle 1140 und einen Bus 1150 aufweisen. Der Controller 1110, die I/O-Vorrichtung 1120, die Speichervorrichtung 1130 und/oder die Schnittstelle 1140 können miteinander durch den Bus 1150 verbunden sein. Der Bus 1150 entspricht einem Pfad über welchen die Daten bewegt werden.
  • Der Controller 1110 kann wenigstens einen eines Mikroprozessors, eines digitalen Signalprozessors, eines Mikrocontrollers und Logikvorrichtungen aufweisen, welche in der Lage sind, ähnliche Funktionen zu den Elementen durchzuführen. Die I/O-Vorrichtung 1120 kann ein Keypad, eine Tastatur und eine Anzeigevorrichtung aufweisen. Die Speichervorrichtung 1130 kann Daten und/oder Befehle speichern. Die Schnittstelle 1140 kann dazu dienen, Daten zu übertragen oder Daten von einem Kommunikationsnetzwerk zu empfangen. Die Schnittstelle 1140 kann eine verdrahtete oder eine drahtlose Schnittstelle sein. Beispielsweise kann die Schnittstelle 1140 eine Antenne oder einen verdrahteten oder drahtlosen Transceiver aufweisen.
  • Obwohl nicht in der Zeichnung gezeigt, kann das elektronische System 1100 einen Betriebsspeicher zum Verbessern des Betriebs des Controllers 1110 haben und kann ferner einen Hochgeschwindigkeits-DRAM oder SRAM aufweisen.
  • Das elektronische System 1100 kann auf einem persönlichen digitalen Assistenten (PDA), einen tragbaren Computer, ein Web-Tablet, ein drahtloses Telefon, ein Mobiltelefon, einen digitalen Musikabspieler und eine Speicherkarte oder alle Typen von elektronischen Produkten angewandt werden, welche in der Lage sind, Informationen in einer drahtlosen Umgebung zu übertragen oder empfangen.
  • Wenigstens eine der Halbleiterschaltungen gemäß den Ausführungsformen der vorliegenden Offenbarung kann als wenigstens eine der Komponenten des elektronischen Systems 1100 eingesetzt werden.
  • Wie es in dem Gebiet traditionell ist, können Ausführungsformen in Einheiten von Blöcken beschrieben und veranschaulicht werden, welche eine beschriebene Funktion oder Funktionen ausführen. Diese Blöcke auf welche hierin als Einheiten oder Module oder dergleichen Bezug genommen werden kann, sind physikalisch durch analoge und/oder digitale Schaltungen wie beispielsweise Logikgatter, integrierte Schaltungen, Mikroprozessoren, Mikrocontroller, Speicherschaltungen, passive elektronische Komponenten, aktive elektronische Komponenten, optische Komponenten, festverdrahtete Schaltungen und dergleichen implementiert und können optionale durch Firmware und/oder Software betrieben werden. Die Schaltungen können beispielsweise in einer oder mehreren Halbleiter-Chips oder auf Substrat-Abstützungen wie beispielsweise gedruckten bzw. bedruckten Leiterplatten und dergleichen ausgeführt sein. Die Schaltungen, welche einen Block bilden, können durch eine dedizierte Hardware oder durch einen Prozessor (beispielsweise einen oder mehrere programmierte Mikroprozessoren und zugeordnete Schaltungen) implementiert sein oder durch eine Kombination von dedizierter Hardware, um einige Funktionen des Blocks zurückzuführen und einen Prozessor, um andere Funktionen des Blocks durchzuführen. Jeder Block der Ausführungsformen kann physikalisch in zwei oder mehr interagierende und diskrete Blöcke getrennt sein, ohne von dem Umfang der Offenbarung abzuweichen. Ähnlich können die Blöcke der Ausführungsformen physikalisch in komplexere Blöcke kombiniert werden, ohne von dem Umfang der Offenbarung abzuweichen.
  • Während die vorliegende Offenbarung insbesondere unter Bezugnahme auf beispielhafte Ausführungsformen davon veranschaulicht und beschrieben worden ist, wird durch Fachleute verstanden werden, dass verschiedene Änderungen in der Form und im Detail darin getätigt werden können, ohne vom Gedanken und Umfang der vorliegenden Offenbarung wie sie durch die folgenden Ansprüche definiert wird, abzuweichen. Die beispielhaften Ausführungsformen sollten in einem beschreibenden Sinne ausschließlich und nicht für Zwecke der Beschränkung betrachtet werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2015-0126269 [0001]

Claims (20)

  1. Halbleiterschaltung, die Folgendes aufweist: eine erste Schaltung (100), welche einen Logikpegel eines zweiten Knotens (NET 2) und einen Logikpegel eines dritten Knotens (NET 0) auf der Basis eines Logikpegels von Eingangsdaten (D), eines Logikpegels eines Taktsignals (CLK) und eines Logikpegels eines ersten Knotens (NET 1) bestimmt; und eine zweite Schaltung (210, 220, 230, 240), welche den Logikpegel des ersten Knotens (NET 1) auf der Basis des Logikpegels des Taktsignals (CLK), des Logikpegels des zweiten Knotens (NET 2) und des Logikpegels des dritten Knotens (NET 0) bestimmt, wobei die erste Schaltung (100) Folgendes aufweist: eine Unterschaltung (110, 120), welche den Logikpegel des zweiten Knotens (NET 2) auf der Basis des Logikpegels der Eingangsdaten (D) und des Logikpegels des ersten Knotens (NET 1) bestimmt; und einen ersten Transistor, welcher an den Logikpegel des Taktsignals (CLK) angebunden ist, um den dritten Knoten (NET 0) mit dem zweiten Knoten (NET 2) zu verbinden.
  2. Halbleiterschaltung nach Anspruch 1, wobei die erste Schaltung (100) ferner Folgendes aufweist: einen zweiten Transistor, welcher an einen invertierten Wert des Logikpegels des ersten Knotens (NET 1) angebunden ist, um den dritten Knoten (NET 0) hochzuziehen; und einen dritten Transistor, welcher parallel mit dem zweiten Transistor verbunden ist und an den invertierten Wert des Logikpegels des Taktsignals (CLK) angebunden ist, um den dritten Knoten (NET 0) hochzuziehen.
  3. Halbleiterschaltung nach Anspruch 1, wobei die erste Schaltung (100) ferner Folgendes aufweist: einen zweiten Transistor, welcher an den invertierten Wert des Logikpegels des dritten Knotens (NET 0) angebunden ist, um einen vierten Knoten (NET 3) hochzuziehen; und einen dritten Transistor, welcher an den Logikpegel des dritten Knotens (NET 0) angebunden ist, um den vierten Knoten (NET 3) herabzuziehen.
  4. Halbleiterschaltung nach Anspruch 3, wobei die Unterschaltung (110, 120) Folgendes aufweist: ein erstes Gatter (G1), welches eine OR-Operation des Logikpegels der Eingangsdaten (D), des Logikpegels des vierten Knotens (NET 3) und eines Logikpegels eines Scan-Aktiviersignals (SE) durchführt; und ein zweites Gatter (G2), welches eine NAND-Operation des Logikpegels der Ausgabe des ersten Gatters (G1) und des Logikpegels des ersten Knotens (NET 1) durchführt und den Ausgabewert zu dem zweiten Knoten (NET 2) überträgt.
  5. Halbleiterschaltung nach Anspruch 3, wobei die Unterschaltung (110, 120) Folgendes aufweist: einen ersten Untertransistor, welcher an den invertierten Wert des Logikpegels des vierten Knotens (NET 3) angebunden ist, um eine Leistungsversorgungsspannung (VDD) vorzusehen; einen zweiten Untertransistor, welcher in Serie mit dem ersten Untertransistor verbunden ist und an den invertierten Wert des Logikpegels der Eingangsdaten (D) angebunden ist; einen dritten Untertransistor, welcher parallel mit dem ersten Untertransistor und dem zweiten Untertransistor verbunden ist, die in Serie miteinander verbunden sind, und an den invertierten Wert des Logikpegels des ersten Knotens (NET 1) angebunden ist, um den zweiten Knoten (NET 2) hochzuziehen; einen vierten Untertransistor, welcher an den Logikpegel des ersten Knotens (NET 1) angebunden ist und eine Massespannung zu dem zweiten Knoten (NET 2) überträgt; einen fünften Untertransistor, welcher zwischen dem vierten Untertransistor und dem zweiten Knoten (NET 2) verbunden ist und an den Logikpegel der Eingangsdaten (D) angebunden ist; und einen sechsten Untertransistor, welcher parallel mit dem fünften Untertransistor verbunden ist und an den Logikpegel des vierten Knotens (NET 3) angebunden ist.
  6. Halbleiterschaltung nach Anspruch 1, ferner aufweisend eine Latch-Schaltung (300), welche einen Logikpegel eines Ausgangsanschlusses (OUT) auf der Basis des Logikpegels des Taktsignals (CLK) und des Logikpegels des dritten Knotens (NET 0) bestimmt.
  7. Halbleiterschaltung nach Anspruch 6, wobei die Latch-Schaltung (300) Folgendes aufweist: einen ersten Latch-Transistor (PL1), welcher an den invertierten Wert des Logikpegels des dritten Knotens (NET 0) angebunden ist, um einen fünften (NET 4) Knoten hochzuziehen; einen zweiten Latch-Transistor (PL2), welcher mit einer Leistungsquelle an einer Seite verbunden ist und an den Logikpegel des fünften Knotens angebunden ist; einen dritten Latch-Transistor (PL3), welcher in Serie mit dem zweiten Latch-Transistor (PL2) an einer Seite verbunden ist, mit dem fünften Knoten (NET 4) an dem anderen Ende verbunden ist und an den invertierten Wert des Logikpegels des Taktsignals (CLK) angebunden ist; und einen Inverter (I1), welcher den Logikpegel des fünften Knotens (NET 4) invertiert und ihn zu dem Ausgangsanschluss (OUT) übertragt.
  8. Halbleiterschaltung nach Anspruch 1, wobei die zweite Schaltung (210, 220, 230, 240) Folgendes aufweist: einen zweiten Transistor, welcher an den invertierten Wert des Logikpegels des Taktsignals (CLK) angebunden ist, um den ersten Knoten (NET 1) hochzuziehen; einen dritten Transistor, welcher an den invertierten Wert des Logikpegels des dritten Knotens (NET 0) angebunden ist, um den ersten Knoten (NET 1) hochzuziehen; einen vierten Transistor, welcher an den Logikpegel des dritten Knotens (NET 0) angebunden ist, um den Logikpegel des ersten Knotens (NET 1) zu übertragen; einen fünften Transistor, welcher in Serie mit dem vierten Transistor verbunden ist und an den Logikpegel des zweiten Knotens (NET 2) angebunden ist; und einen sechsten Transistor (NET 6), welcher in Serie mit dem fünften Transistor (NET 4) verbunden ist und an den Logikpegel des Taktsignals (CLK) angebunden ist, um eine Massespannung zu übertragen.
  9. Halbleiterschaltung nach Anspruch 1, wobei die zweite Schaltung (210, 220, 230, 240) Folgendes aufweist: einen zweiten Transistor, welcher an den invertierten Wert des Logikpegels des Taktsignals (CLK) angebunden ist, um den ersten Knoten (NET 1) hochzuziehen; einen dritten Transistor, welcher an den invertierten Wert des Logikpegels des dritten Knotens (NET 0) angebunden ist, um den ersten Knoten (NET 1) hochzuziehen; einen vierten Transistor, welcher an den Logikpegel des zweiten Knotens (NET 2) angebunden ist, um den Logikpegel des ersten Knotens (NET 1) zu übertragen; und einen fünften Transistor, welcher in Serie mit dem vierten Transistor verbunden ist und an den Logikpegel des Taktsignals (CLK) angebunden ist, um eine Massespannung zu übertragen.
  10. Halbleiterschaltung nach Anspruch 9, wobei die zweite Schaltung (210, 220, 230, 240) ferner Folgendes aufweist: einen sechsten Transistor, welcher mit dem ersten Knoten (NET 1) an einem Ende verbunden ist und an den Logikpegel des dritten Knotens (NET 0) angebunden ist; einen siebten Transistor, welcher in Serie mit dem sechsten Transistor verbunden ist und an den Logikpegel eines Scan-Aktiviersignals (SE) angebunden ist; und einen achten Transistor, welcher in Serie mit dem siebten Transistor verbunden ist und an den Logikpegel eines Scan-Eingangssignals (SI) angebunden ist.
  11. Halbleiterschaltung nach Anspruch 9, wobei die zweite Schaltung (210, 220, 230, 240) Folgendes aufweist: einen ersten Reset-Transistor (R1), welcher zwischen dem zweiten Transistor und dem ersten Knoten (NET 1) verbunden ist und an den invertierten Wert des Logikpegels eines Reset-Signals (R) angebunden ist; und einen zweiten Reset-Transistor (R2), welcher zwischen dem ersten Knoten (NET 1) und der Massespannung verbunden ist und an einem Logikpegel des Reset-Signals (R) angebunden ist.
  12. Halbleiterschaltung, die Folgendes aufweist: eine erste Schaltung (100), welche einen Logikpegel eines zweiten Knotens (NET 2) und einen Logikpegel eines dritten Knotens (NET 0) auf der Basis eines Logikpegels von Eingangsdaten (D), eines Logikpegels eines Taktsignals (CLK) und eines Logikpegels eines ersten Knotens (NET 1) bestimmt; eine zweite Schaltung (210, 220, 230, 240), welche den Logikpegel des ersten Knotens (NET 1) auf der Basis des Logikpegels des Taktsignals (CLK), des Logikpegels des zweiten Knotens (NET 2) und des Logikpegels des dritten Knotens (NET 0) bestimmt; und eine Latch-Schaltung (300), welche einen Logikpegel eines Ausgangsanschlusses (OUT) auf der Basis des Logikpegels des Taktsignals (CLK) und des Logikpegels des dritten Knotens (NET 0) bestimmt, wobei wenn der Logikpegel des Taktsignals (CLK) ein erster Logikpegel ist, der Logikpegel des zweiten Knotens (NET 2) zu dem dritten Knoten (NET 0) übertragen wird, und der Logikpegel des dritten Knotens (NET 0) zu dem Ausgangsanschluss (OUT) übertragen wird.
  13. Halbleiterschaltung nach Anspruch 12, wobei der Logikpegel der Eingangsdaten (D) einen Logikpegel aufweist, welcher unterschiedlich von dem Logikpegel des zweiten Knotens (NET 2) ist.
  14. Halbleiterschaltung nach Anspruch 12, wobei der Logikpegel des ersten Knotens (NET 1) oder des dritten Knotens (NET 0) bei einer positiven Flanke des Taktsignals (CLK) entladen wird.
  15. Halbleiterschaltung nach Anspruch 12, wobei, wenn der Logikpegel des Taktsignals (CLK) ein zweiter Logikpegel unterschiedlich von dem ersten Logikpegel ist, die erste Schaltung (100) den dritten Knoten (NET 0) vor-lädt und die zweite Schaltung (210, 220, 230, 240) den ersten Knoten (NET 1) vor-lädt.
  16. Halbleiterschaltung nach Anspruch 12, wobei, wenn der Logikpegel der Eingangsdaten (D) ein zweiter Logikpegel unterschiedlich von dem ersten Logikpegel ist, der Logikpegel des zweiten Knotens (NET 2) den ersten Logikpegel aufweist.
  17. Halbleiterschaltung nach Anspruch 12, wobei, wenn der Logikpegel der Eingangsdaten (D) der erste Logikpegel ist, der Logikpegel des zweiten Knotens (NET 2) einen zweiten Logikpegel aufweist.
  18. Halbleiterschaltung, die Folgendes aufweist: eine erste Schaltung (100), welche einen Logikpegel eines zweiten Knotens (NET 2) und einen Logikpegel eines dritten Knotens (NET 0) auf der Basis eines Logikpegels von Eingangsdaten (D), eines Logikpegels eines Taktsignals (CLK) und eines Logikpegels eines ersten Knotens (NET 1) bestimmt; eine zweite Schaltung (210, 220, 230, 240), welche den Logikpegel des ersten Knotens auf der Basis des Logikpegels des Taktsignals (CLK), des Logikpegels des zweiten Knotens (NET 1) und des Logikpegels des dritten Knotens (NET 0) bestimmt; und eine Latch-Schaltung (300), welche einen Logikpegel eines Ausgangsanschlusses (OUT) auf der Basis des Logikpegels des ersten Taktsignals (CLK) und des Logikpegels des dritten Knotens (NET 0) bestimmt, wobei: wenn der Logikpegel des Taktsignals (CLK) oder der Logikpegel des dritten Knotens (NET 0) ein erster Logikpegel ist, der erste Knoten (NET 1) vor-geladen wird, wenn der Logikpegel des Taktsignals (CLK) oder der Logikpegel des zweiten Knotens (NET 2) ein zweiter Logikpegel unterschiedlich von dem ersten Logikpegel ist, der erste Knoten (NET 1) entladen wird, wenn der Logikpegel des Taktsignals (CLK) oder der Logikpegel des ersten Knotens (NET 1) der erste Logikpegel ist, der dritte Knoten (NET 0) vor-geladen wird, und wenn alle des Logikpegels des Taktsignals (CLK), des Logikpegels der Eingangsdaten (D) und des Logikpegels des ersten Knotens (NET 1) der zweite Pegel sind, der dritte Knoten entladen wird.
  19. Halbleiterschaltung nach Anspruch 18, wobei der Logikpegel des Ausgangsanschlusses (OUT) derselbe ist wie der Logikpegel des dritten Knotens (NET 0), wenn der Logikpegel des Taktsignals (CLK) der zweite Logikpegel ist.
  20. Halbleiterschaltung nach Anspruch 18, wobei der Logikpegel der Eingangsdaten (D) derselbe ist wie der Logikpegel des ersten Knotens (NET 1), wenn der Logikpegel des Taktsignals (CLK) der zweite Logikpegel ist.
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