TWI577130B - 晶片及計算平台 - Google Patents

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TWI577130B TW104133214A TW104133214A TWI577130B TW I577130 B TWI577130 B TW I577130B TW 104133214 A TW104133214 A TW 104133214A TW 104133214 A TW104133214 A TW 104133214A TW I577130 B TWI577130 B TW I577130B
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凱文 張
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Description

晶片及計算平台
本發明通常相關於高頻接收器，且特別相關於用於高頻應用的增益提昇放大器及等化。
串列I/O介面正以不斷增加的速率驅動。例如，晶片-至-晶片通道可能以28Gb/s或甚至更高的速率操作。因為嚴重的傳輸線損耗及顯著的訊號反射，此種通道對串列I/O設計已變得更有挑戰性。設計及實作接收器放大器可特別有挑戰性，諸如，常使用在高頻串列I/O接收器中的增益提昇放大器(GPA)。(GPA有時也可能稱為CTLE，連續時間線性等化放大器。)
圖1顯示具有三個級聯級的習知複合增益提昇放大器(GPA)，且圖2顯示習知GPA級電路實作。如圖2所指示的，此種先前GPA解決方案可能使用Gm-RL拓撲設計。不幸地，此種電路具有數個限制。作為放大器之最大速度容量的象徵的可用GPA增益-帶寬乘積主要係由輸出RC時間常數決定，亦即，RL*Cout，其中Cout係輸出負 載及總寄生電容。跨導性(Gm或gm)與該項IR*W/L(W及L分別對應於所使用之電晶體的寬度及長度)的平方根成比例。因此，偏壓電流IR及狀態尺寸W/L中的可觀增加可能係必要的，以產生實質gm改變。
再者，RL也受輸出DC共同模式位準條件限制，以確保差動對放大器的充分飽合容限(輸出DC=Vcc-RL*IR)。二個經級聯的相同增益級提供36%的帶寬縮減，而三個經級聯的相同增益級提供48%的帶寬縮減。
針對高頻應用，設計已藉由以RL及額外電感器的串聯組合取代RL而修改(如圖2所指示的)。然而，上文提及的多數缺點仍施加在此衍生gm-RL拓撲。因此，可能期望新方法。
C1、C2‧‧‧變容器
Ceq‧‧‧等效電容
Cout‧‧‧輸出負載及總寄生電容
CTLE‧‧‧連續時間線性等化器
Error-1、Error-2‧‧‧振幅誤差取樣器
GPA‧‧‧增益提昇放大器
IR‧‧‧偏壓電流
LC-Tia‧‧‧LC共振電路
Mmr1、Mmr2‧‧‧P-型電流鏡
Mn1、Mn2‧‧‧NMOS裝置
Mp3、Mp4‧‧‧PMOS裝置
Negative-Cap‧‧‧負電容單元
Req‧‧‧等效電阻
RL‧‧‧負載
SDG-Gm‧‧‧源極退化跨導級
T-line‧‧‧通道
Tx‧‧‧傳送器
VarC‧‧‧可變電容
VarR‧‧‧可變電阻
vcm‧‧‧探測終端
Vcnt‧‧‧控制訊號
Voctr‧‧‧訊號
Vos1、Vos2‧‧‧終端
Vout‧‧‧輸出共同模式電壓
Yin‧‧‧輸入導納
Zf‧‧‧高阻抗
本發明的實施例在該等隨附圖式的圖中係藉由範例而非藉由限制的方式說明，其中相似的參考數字參考至相似元件。
圖1顯示具有三個級聯級的習知複合增益提昇放大器(GPA)。
圖2顯示用於圖1之複合GPA的習知gm-RL GPA級。
圖3係顯示根據部分實施例的單一GPA增益級的圖。
圖4顯示根據部分實施例之從三個級聯GPA級形成 的複合GPA放大器。
圖5顯示根據部分實施例之具有調適等化及複合放大器的接收器，諸如，圖4的放大器。
圖6係根據部分實施例更詳細地顯示圖3之GPA級的電路。
圖7係顯示根據部分實施例之用於複合放大器中的GPA之偏移控制拓撲的圖。
圖8A-8C係顯示根據部分實施例之用於控制偏移控制拓撲之偏移電壓偵測觀念的圖。
圖9顯示根據部分實施例之用於GPA偏移偵測的真值表。
圖10A及10B描繪根據部分實施例之使用複合GPA成形頻率響應的第一及第二模式。
圖11顯示根據部分實施例之用於LC-LC雙共振電路的電路佈置實作。
圖12顯示根據部分實施例之用於級聯SDG-Gm及LC-Tia區塊的AC等效電路。
圖13顯示根據部分實施例之用於負電容單元及輸入導納的AC等效電路。
圖14顯示根據部分實施例之具有包括有負電容單元之用於級聯SDG-Gm及LC-Tia區塊的AC等效電路。
圖15係顯示根據部分實施例之具有複合GPA及具有箱化之邊緣等化的接收器的圖。
圖16A係顯示根據部分實施例之具有理想等化之零跨 越直方圖的圖。
圖16B係顯示根據部分實施例之具有過度等化之零跨越直方圖的圖。
圖16C係顯示根據部分實施例之具有不足等化之零跨越直方圖的圖。
圖17係顯示根據部分實施例之UI箱化準則的表。
圖18顯示根據部分其他實施例之顯示UI箱化準則的表。
【發明內容及實施方式】
圖3顯示根據部分實施例的GPA級。此GPA電路包含如圖所示地耦接的源極退化跨導級(SDG-Gm)、負電容單元(負-Cap)、及具有LC共振電路的轉換阻抗級(LC-Tia)。各級中的負電容單元用於取消在SDG-Gm部分的輸出的內側節點上的電容，其容許提昇放大器級的增益。此與，例如，圖2之使用輸出電壓RL負載的先前技術GPA級相反。以具有設置於之間的負電容單元的GPA級取代作為具有高輸出阻抗之電流源的受控制裝置，例如，NMOS裝置。
為實現大增益提昇效能(若不係最大)，複合GPA可能從二或多個共同級聯的級形成。例如，圖4顯示具有用於控制用於改善該全體放大器的整體增益帶寬響應之增益參數的控制訊號(Vcnt)之採用Cherry-Hooper放大器拓撲共同級聯的三級。所以，圖4的複合(Cherry-Hooper 型)放大器與簡單地將三個先前技術GPA級共同級聯而形成的放大器不同。
圖5係如本文揭示之具有使用具有負電容單元並具有偏移及共同模式控制的GPA級之速度增強等化技術之接收器的方塊圖。在功能上，所揭示的全速增益提昇放大器(GPA)級可提供CTLE的第一級，以更佳地控制資料眼的操作，並因此在後續的數位等化中支持適當的操控(例如，DFE及CDR區塊)。可控制該GPA以補償輸入傳輸通道的通常低通頻率響應特徵，並藉由提昇輸入資料的高頻強度，並也藉由抑制所期望的低頻成份，減輕符號間干擾(ISI)效應。可能將充份帶寬及增益提昇特徵(亦即，增益幅度及增益斜率對頻率)用於良好的GPA設計。
圖6描繪用於圖3之單一GPA增益級的可能電路實施例。基本上，將SDG-Gm及LC-Tia區塊形成為具有Cherry-Hooper拓撲的RC退化放大器，以支援高頻等化。並列負電容單元用於將SDG-Gm部分及LC-Tia區塊之間的寄生電容最小化，並更提昇GPA增益級的AC效能。LC-LC區塊的功能如同用於從Mp5/Mn3及Mp6/Mn4形成之反相器的反饋元件。彼等對應於彼此串聯的共振電路(參閱，例如，用於範例IC晶片實作的圖11)。
在SDG-Gm區塊中，使用可變電容(VarC)及可變電阻(VarR)二者控制接收器等化。用於控制VarC的訊號決定操作頻帶上的GPA AC增益斜率。典型地期望產生 與傳輸線之反向傳輸功能匹配的AC響應。可變電阻器(VarR)設定低頻增益，並提供最大尖峰增益對低頻增益的適當比率。將可變電阻器網路(VarR)的二電阻器弦之間的探測終端vcm用於先前級聯增益級上的輸出共同模式偵測。
如該圖式描繪的，所描畫的負電容單元係從具有並聯電容器的交叉耦接NMOS電路形成。負電容單元用於取消SDG-Gm及LC-Tia區塊之間的寄生電容。(也參閱用於獨立負電容單元之AC分析的圖12-14，並積體入SDG-Gm及LC-Tia區塊中。)
將NMOS裝置(Mn1及Mn2)以額定DC電流偏壓，但另一方面也被終端Vos1及Vos2控制，以將輸出偏移電壓校正在LC-Tia輸出埠的Vout。當將電源供應調高且該接收器在校正模式中時，以儘速將此偏移校正設計結束為主(若並非始終)。
在負電容區塊中，將二P-型電流鏡(Mmr1及Mmr2)用於偏壓交叉耦接PMOS裝置(Mp3及Mp4)，並也用於調整LC-Tia輸出埠的輸出共同模式電壓Vout的DC位準。Voctr訊號控制負電容單元的偏壓電流，且因此，控制提昇增益並也控制整體複合GPA放大器的增益/帶寬。
在LC-Tia區塊中，合併具有區域反饋(跨越彼等的輸入及輸出的LC-LC)的一對CMOS反相器。針對熱及處理變化補償及高頻增益提昇，將受控電阻器及雙LC共 振電路(例如，圖11的LC/LC單元)使用在反饋路徑中。
可能選擇不同的電感及電容值，以在LC/LC單元得到雙共振頻率，以加寬各GPA增益級的增益提昇特徵。針對該三級GPA，使用三種不同的LC組合值設計LC/LC單元的三種不同共振頻率，使得可將整體AC增益提昇特徵優化以與該傳輸線之期望反向轉移功能匹配。(可在圖10A及10B中看到顯示藉由三個級聯增益級各者的分佈之此種增益提昇的繪圖。圖10A顯示用於成形複合GPA的轉移響應以反向地匹配該傳輸線的第一模式。圖10B顯示簡單地將目標頻率區域最大化的第二模式。須注意將(用於目標尖峰增益頻率)虛線稍微向實際尖峰的左側移位，以說明PVT不一致性。)
在部分實施例中，LC-Tia區塊可能使用駐留在具有串聯電阻器之反饋路徑中的LC/LC單元實作。為節省晶片面積，如圖11所示，一個獨立LC/LC單元中的二電感器可能使用單一差動電感器樣板(例如，佈置參數化胞元)實作。在此實施例中，將電感器的各腳並聯連接至作為雙共振LC/LC電路的一半的變容器C1或(C2)。
圖7係根據部分實施例之複合GPA的習知代表。其顯示如何可能在複合放大器的三個後續增益級上偵測各增益級的輸出共同模式電壓。在部分實施例中，可能將相同的差動對電路重使用為共同模式反饋網路的一部分，以避免高速資料路徑上的額外負載。此圖中顯示，可能使用用 於輸出共同模式穩定化的DC控制方法。此輸出共同模式反饋(CMFB)網路可能基於(i)避免高速資料路徑的額外負載、及(ii)真正電路路徑上的探測，而不將由於使用額外CMFB電路所導致的裝置不匹配誤差導入而設計。偏移電壓校正可在第一增益級的輸入埠完成，或可在各獨立增益級校正。
圖8A至8C呈現偏移電壓偵測概念。基本上，獨立級偏移校正主要在用於接收器的開機校準週期中實施(若非唯一)，其中該輸出偏移級可逐級校準。在接收器的正常操作模式中，整體GPA的即時偏移電壓可在使用資料轉移邊緣(上昇/下降邊緣二者)散佈法(在眼圖呈現)的取樣器偵測。偏移控制常式可能在基於圖8A-8C之接收器的數位部分(或他處)操作以控制偏移(使用圖6中的Vos1及Vos2終端)，以導致上昇及下降邊緣散佈充分地對準，如圖8A所示。(對準常式基於上昇/下降邊緣對相位內插(PI)時鐘邊緣的分佈分析決定偏移極性。然後可能將校正訊號(Vos1及Vos2)饋送回用於偏移校正的輸入偏壓電路。企圖將此偏移電壓校正控制操作為起停式設計。圖9的表係資料轉移邊緣對偏移電壓極性之可能情況的真值表。茲參考圖6及7，在Vocmm1及Vocmm2拾取共同模式電壓並饋送至低通濾波器(LPF)中。用於前級的共同模式控制訊號係從各後續級的LPF輸出產生，以控制負電容單元中的電流位準。統計分析分佈指示若偏移係正的，導致控制GPA級的差動Vos1-Vos2變得更負，且 反之亦然。
(須注意可能將一數位偵測電路(圖5的右半部)用於如以上至目前討論的偏移校正，及用於稍後在此揭示中討論的數位等化二者。)
茲參考圖12，現在將呈現不包括負電容單元之級聯SDG-Gm級LC-Tia區塊的AC分析。可將轉移函數及有效帶寬衍生為如本文所示，以級聯SDG-Gm及LC-Tia的第一級AC轉移函數開始：
其中
須注意：
可能將不包括負電容單元的近似有效帶寬(主要極點)表示為：
ω對Zf*Cout較不靈敏
圖13顯示負電容單元的AC等效電路。導出輸入導納Yin並將其表示為等效電阻Req及等效電容Ceq。可將 輸入導納Yin=Req+Ceq及Req及Ceq表示如下：
且
圖14顯示經組合的二AC等效電路。如可看到的，各獨立GPA增益級的AC效能可因為該經合併負電容單元而改善。Ceq減少(PMOS及NMOS二者，及其他額外寄生電容的)總Cgs的寄生電容。此外，Req呈現為負電阻，因為可更有效率地將所產生的ac電流訊號從SDG-Gm耦接至LC-Tia區塊中，其也有利於減少LC-Tia的輸入電阻。因此，隨著負電容單元的合併，GPA增益級可更增強其AC效能。
在部分實施例中，所揭示之以Cherry-Hooper拓撲設計的複合GPA電路可能具有各種利益。例如，因為彼等的有效帶寬對輸出RC時間常數較不靈敏，彼等可支援至少28GB/s的資料率操作。因此，即使將Zf設計為高阻抗(或高電阻)，可將此種設計產生為高帶寬實作。在多數情形中，相較於習知Gm-RL設計，此將係項改善，其中帶寬與負載(RL)成反比。
此外，部分設計可能在電容負載上具有更高的驅動容量。當將部分設計的級級聯時，彼等也可能具有較少的帶寬縮減。彼等也可能具有較低的電力消耗，例如，因為該等設計可能提供比先前設計更高的增益，所以對電力消耗 及AC增益之間的取捨將有更多容限。
在部分實施例中，也可能有具有飽合增益的較少頻率範圍。例如，雙共振LC/LC單元的使用可能提供指向增益響應。因此，飽合增益的頻率區(小增益斜率區)可能實質少於先前設計。
使用部分實施例，在增益提昇調整上也可能有至少二可用操作模式。如圖10A及10B所示，在接收器等化設計中有在高速接收器發展中提供更多彈性的二增益提昇控制模式可用。再者，使用部分設計，數位偏移電壓偵測可能產生在數位域中，例如，使用資料轉移邊緣的統計分佈，可能偵測偏移電壓，提供可對PVT變化提供經改善抗擾性的可行方案。此等及其他利益可從本文揭示的各種實施例提供。
使用邊緣UI箱化的數位等化
現在將參考圖15-19並在以下段落中討論用於數位等化的轉移邊緣箱化技術，例如，用於上文討論的複合GPA。本文討論的技術可能使用在接收器為基的調適連續時間線性等化器(CTLE)放大器中，諸如，顯示在圖5及15中的該等接收器。
圖15係顯示根據本文揭示的部分實施例之等化(EQ)方法的高階方塊圖。在第一實施例中，CTLE組態中的邊緣等化可能僅需要一個VGA增益控制迴路，且在第二實施例中，CTLE結構中的邊緣等化可能包含二個 VGA增益控制迴路，一者具有增益提昇控制且另一者具有低頻增益控制。
因為第一實施例也係第二實施例的一部分，將以描述其為主。茲參考圖15，邊緣等化的基本操作可用以下方式描述。
傳送器(Tx)經由通道(T-線)將資料訊號傳送至接收器或VGA輸入。由於ISI效應，在VGA輸出的眼圖衰減。為正確地處理來自Tx的輸入資料訊號，需要訊號等化以藉由補償該訊號的高頻成份增強眼開口。使用具有源極退化拓撲的VGA實施波形調節功能。然後增強資料訊號的振幅及轉移邊緣斜率，並也依次將脈衝邊緣的零交叉分佈移位。
使用所描畫的等化器，使用在本文中稱為「箱化」的技術。使用箱化，使用個別計數器計數特徵為1B(位元單元間隔)、XB、或其他的不同資料及邊緣樣本。(位元單元間隔係單一位元的週期，亦即，經偵測或假定之位元率的倒數。例如，若假設2.5GB/s的設計，1B會係40微微秒。所以，若將邊緣評估為在最後邊緣之後的80微微秒到達，則會將其分類為2B邊緣，160微微秒的邊緣會係4B邊緣，並依此類推。)使用所描畫的數位偵測器，使用三個向上/向下計數器；一者用於1B邊緣、一者用於X(任意整數)邊緣、且一者用於1B及XB邊緣二者。
圖16A至16C描繪理想等化(16A)、過度等化 (16B)、及不充分等化(16C)的計數邊緣分佈。在此等分佈圖中，包括下降邊緣，包括來自1-UI(1B)脈衝的邊緣、來自1-UI脈衝以外之多-UI(x-UI或XB)脈衝的下降邊緣、及來自任何脈衝(亦即，1-UI及x-UI的組合)的整體邊緣(全部-UI)。
當眼圖係理想的時(圖16A)，不需要等化，且1-UI、x-UI、及全部-UI的邊緣分佈將全部相互襯起。全部-UI分佈的中心也應與PI-邊緣時鐘對準。基本上，即使PI時鐘的相位為CDR連續地調整，從統計觀點，此仍將為真。若針對比PI邊緣時鐘更早的邊緣將偵測輸出設定為「-1」，並針對稍後邊緣的情形設定為「+1」，可藉由使用向上/向下計數器(UDC)將經偵測邊緣分佈量化。理想上，向上/向下計數器應對全部-UI邊緣分佈提供0-計數結果。
在圖16B及16C中，描繪不同ISI狀況的邊緣分佈。圖16B顯示將全部-UI及1-UI以及全部-UI及x-UI之間的UDC差強調為用於CTLE迴路的過等化情況之識別的準則之過等化情形中的邊緣分佈。將用於識別等化不足情況的偵測準則相似地呈現在圖16C中。
從電路操作的觀點，如圖15的方塊圖所示，將二取樣器用於在中央及資料脈衝邊緣的取樣操作(資料及相位)。然後針對更多處理將此等取樣器的結果載入二暫存器中。
資料及邊緣樣本不僅作為CDR的相位偵測器使用， 也決定資料邊緣及PI-邊緣時鐘之間的對應邊緣-發生時序關係。圖17的表顯示根據部分實施例之此1-UI對X-UI箱化準則的真值表。
在上文提及的第二實施例中(二個控制迴路)，合併二個額外振幅-誤差取樣器(來自圖15的Error-1及Error-2取樣器)。將具有振幅-誤差偵測的對應箱化準則顯示在圖18的表中。
在以上描述及下文的申請專利範圍中，以下術語應理解如下：可能使用術語「耦接」及「連接」，以及彼等的衍生字。應理解未將此等術語視為係彼此的同義辭。在特定實施例中，寧可將「連接」用於指示二或多個元件彼此直接實體或電性連接。使用「耦接」以指示二或多個元件彼此合作或互動，但彼等可能或可能不直接實體或電性接觸。
術語「PMOS電晶體」係指P-型金屬氧化物半導體場效電晶體。相似地，術語「NMOS電晶體」係指N-型金屬氧化物半導體場效電晶體。應理解每當使用下列術語：「MOS電晶體」、「NMOS電晶體」、或「PMOS電晶體」時，除非藉由彼等之使用本質另外明顯地指示或陳述，彼等係以例示方式使用。彼等包含包括具有不同VT、材料種類、絕緣體厚度、閘極(等)組態之裝置的各種不同MOS裝置，僅列舉數項不同。再者，除非具體地參考為MOS等，術語電晶體可包括今日已知或尚未發展的其他合適的電晶體種類，例如，接面場效電晶體、雙 載子接面電晶體、金屬半導體FET、及各種種類的三維電晶體、MOS或其他。
本發明並未受限於所描述的實施例，並可使用在隨附之申請專利範圍之精神及範圍內的修改或變化實踐。例如，應理解本發明可應用在所有種類之半導體積體電路(「IC」)晶片的使用。此等IC晶片的範例包括，但未受限於，處理器、控制器、晶片組組件、可程式化邏輯陣列(PLA)、記憶體晶片、及網路晶片等。
也應理解在部分圖式中，以線條表示訊號導線。部分線條可能較粗，以指示更多的組成訊號路徑，可能具有數字標籤，以指示組成訊號路徑的數量，及/或可能具有在一或多個端點的箭號，以指示主資訊流動方向。然而，此不應以限制方式構成。更確切地說，此種加入細節可能結合一或多個例示實施例用於協助更輕易地解理電路。任何呈現的訊號線，不論是否具有額外資訊，可能實際地包含可能在多個方向上行進的一或多種訊號並可能以任何適當種類的訊號設計實作，諸如，以差動對實作的數位或類比線，光纖線、及/或單端線。
應理解雖然已然提供範例尺寸/模型/值/範圍，本發明的實施例並未受限於彼等。當製造技術(例如，光微影)隨時間而成熟時，預期可製造更小尺寸的裝置。此外，為簡化說明及討論，及不混淆本發明，可能或可能不將已為人熟知之至IC晶片的電源/接地連接及其他組件顯示在該等圖式內。另外，配置可能以方塊圖的形式顯示，以避免 混淆本發明，並也有鑑於與此種方塊圖配置之實作相關的具體細節高度相依於實作本發明的平台，亦即，此種具體細節應良好地在熟悉本技術之人士的知識範圍內。在陳述具體細節(例如，電路)以描述本發明的範例實施例時，本發明可不使用或使用此等具體細節的變化實踐對熟悉本技術之人士應係明顯的。因此將本描述視為係說明性的而非限制性的。

Claims (16)

  1. 一種能夠增加增益之設備，該設備包含：差動放大器，其能夠取消放大器偏移，其中該差動放大器被耦接至電阻元件以致該電阻元件被耦接至該差動放大器之第一和第二輸入電晶體；及負阻抗電路，其具有交叉耦接電晶體以及耦接至該些交叉耦接電晶體之第一電容元件，其中該負阻抗電路被耦接至該差動放大器。
  2. 如申請專利範圍第1項的設備，其中該差動放大器被耦接至第二電容元件以致該第二電容元件被耦接至該差動放大器之該第一和第二輸入電晶體。
  3. 如申請專利範圍第1項的設備，其中該負阻抗電路包括一耦接至該些交叉耦接電晶體之電流源。
  4. 如申請專利範圍第1項的設備，其中該負阻抗電路可操作以減少該該差動放大器之輸出上的寄生電容。
  5. 如申請專利範圍第1項的設備，其中該差動放大器之該輸出為差動輸出，其被直接地或間接地耦接至該負阻抗電路之該些交叉耦接電晶體的閘極終端。
  6. 如申請專利範圍第1項的設備，其包含一耦合至該負阻抗電路之輸出的放大器。
  7. 如申請專利範圍第1項的設備，其中該差動放大器及該負阻抗電路為接收器之類比前端單元的部分。
  8. 一種能夠增進設備之增益的計算平台，包含：第一晶片，具有接收器以從經由傳輸線耦接至該第一 晶片的第二晶片接收位元串流，其中該接收器包括依據申請專利範圍第1至7項之任一項的設備。
  9. 一種用以增進增益之方法，該方法包含：由差動放大器接收差動輸入信號；取消該差動放大器之偏移，其中該差動放大器被耦接至電阻元件以致該電阻元件被耦接至該差動放大器之第一和第二輸入電晶體；及由負阻抗電路減少該差動放大器之輸出上的寄生，該負阻抗電路具有交叉耦接電晶體以及耦接至該些交叉耦接電晶體之第一電容元件，其中該負阻抗電路被耦接至該差動放大器。
  10. 如申請專利範圍第9項的方法，包含放大該負阻抗電路之輸出。
  11. 如申請專利範圍第9項的方法，其中該差動放大器及該負阻抗電路為接收器之類比前端單元的部分。
  12. 如申請專利範圍第9項的方法，其中該差動放大器之該輸出為差動輸出，其被直接地或間接地耦接至該負阻抗電路之該些交叉耦接電晶體的閘極終端。
  13. 如申請專利範圍第9項的方法，其中該差動放大器被耦接至第二電容元件以致該第二電容元件被耦接至該差動放大器之該第一和第二輸入電晶體。
  14. 如申請專利範圍第9項的方法，其中該負阻抗電路包括一耦接至該些交叉耦接電晶體之電流源。
  15. 如申請專利範圍第9項的方法，其中該差動放大 器之該輸出為差動輸出，其被直接地或間接地耦接至該負阻抗電路之該些交叉耦接電晶體的閘極終端。
  16. 一種用以增進增益之設備，該設備包含用以執行依據申請專利範圍第9至15項之任一項的方法之機構。
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