CN115242106A - 高频mosfet半桥智能功率模块 - Google Patents

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CN115242106A CN202210905912.8A CN202210905912A CN115242106A CN 115242106 A CN115242106 A CN 115242106A CN 202210905912 A CN202210905912 A CN 202210905912A CN 115242106 A CN115242106 A CN 115242106A
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杨超
陈志阳
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Abstract

本发明是一种高频MOSFET半桥智能功率模块，包括模块总封装体，模块总封装体内封装有第一封装基板、第二封装基板、第三封装基板、焊接在第一封装基板上的高频半桥栅驱动电路、焊接在第二封装基板上的X个低侧功率MOSFET晶体管和焊接在第三封装基板上的X个高侧功率MOSFET晶体管。本发明从封装结构和驱动电路两个角度作出了优化。封装方面，将功率MOSFET晶体管栅极电阻外置，并且采用无引脚和免PCB板设计，提高使用灵活性。驱动电路方面，为提高开关频率采用了片上电荷泵提供高侧电源HB；为解决频率提高可能带来的EMI干扰增大问题，提供了低EMI的振荡器产生电路。本发明可以广泛应用于各类高功率密度电力电子系统中，特别是频率要求更高的宽禁带功率器件的应用模块。

Description

高频MOSFET半桥智能功率模块
技术领域
本发明涉及一种用于电力电子系统的高频MOSFET半桥智能功率模块，属于功率半导体技术领域。
背景技术
进入21世纪以来，在智能电网、移动通信以及新能源汽车等新兴产业的牵引下，电力电子应用系统要求进一步提高系统的效率、小型化和增加功能，特别要求电路应用在尺寸、质量、功率和效率之间的权衡，比如服务器电源管理、电池充电器和太阳能电场的微逆变器。上述应用要求电力电子系统在设计效率>95％的同时，还具有高的功率密度(>500W/in3，即30.5W/cm3)、高比功率(10kW/磅,22kW/kg)和高总负载点(>1000W)。采用封装集成技术将功率器件及控制芯片进行封装集成，形成功率模块是一种非常符合发展趋势的产品路线，目前获得了越来越多的应用。
智能功率模块IPM(Intelligent Power Module)不仅把功率开关器件MOSFET和驱动电路集成在一起，而且还具有欠电压、过电流和过热等故障检测、保护功能，并可将错误信号输出至CPU。因此在系统发生负载事故或使用不当情况下，也可以保证IPM自身不受损坏。IPM以其高可靠性、低损耗、低开发成本正赢得越来越大的市场，尤其适合于驱动电机的变频器和各种逆变电源。它是变频调速，冶金机械，电力牵引，伺服驱动，变频家电的一种非常理想的电力电子器件。
IPM发展至今，其体积在缩小，芯片损耗正在逐步减小，功能越来越完善。但与传统分立模块相比，IPM大多采用专用驱动芯片配以合适门极电阻一体式封装入模块之中，驱动芯片的固有触发工作特性及一体化封装的门极电阻无法随意改变。随着整机系统小型化要求带来的系统高频化趋势，IPM内部需要进行一系列优化以满足需求。本发明尝试从封装结构和驱动芯片两个角度同时优化，提出了一种适宜于高频开关应用的高频MOSFET半桥智能功率模块。
封装方面，传统IPM采用铜引线框架为载体，在引线框架上焊接功率芯片，为了减小模块体积甚至采用内嵌PCB板的方式来实现驱动IC的走线。在制造成本及工艺难度上分析，引线框架冲压难度大，加工成本高，且实际生产上只能采用点胶焊片，工艺效率低；由于采用双列插脚安装，引线长度太长带来比较大的寄生电容，另外在模块组装过程中很难实现自动化焊接。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种高频MOSFET半桥智能功率模块。本发明提供的IPM结构能够实现了无引脚和免PCB板设计，减小了寄生电感影响，同时便于智能功率模块实现自动化焊接，提高生产效率。驱动芯片方面，本发明针对现有半桥栅驱动电路存在的速度瓶颈，提供一种低延时高速高侧驱动电路，采用片上电荷泵提供高侧电源HB；此外，为解决频率提高可能带来的EMI干扰增大问题，本发明提供了一种低EMI的振荡器产生电路；所提供的半桥栅驱动电路具有高频低EMI特性。
按照本发明提供的高频MOSFET半桥智能功率模块，包括模块总封装体，模块总封装体设置有VCC端口、HIN端口、LIN端口、COM端口、HO端口、LO端口、OUT端口、VH端口、GH端口、VSS端口、GL端口，其特征是，所述模块总封装体内封装有第一封装基板、第二封装基板、第三封装基板、焊接在第一封装基板上的高频半桥栅驱动电路、焊接在第二封装基板上的X个低侧功率MOSFET晶体管ML1～MLX和焊接在第三封装基板上的X个高侧功率MOSFET晶体管MH1～MHX，X为任意正整数；所述X个低侧功率MOSFET晶体管ML1～MLX的所有参数完全一致，所述X个高侧功率MOSFET晶体管MH1～MHX的所有参数完全一致；
所述高频半桥栅驱动电路的电源VCC端口连接到高频MOSFET半桥智能功率模块的VCC端口，所述高频半桥栅驱动电路的差分输入HIN端口连接到高频MOSFET半桥智能功率模块的HIN端口，所述高频半桥栅驱动电路的差分输入LIN端口连接到高频MOSFET半桥智能功率模块的LIN端口；所述高频半桥栅驱动电路的低压地COM端口连接到高频MOSFET半桥智能功率模块的COM端口，所述高频半桥栅驱动电路的HO端口连接到高频MOSFET半桥智能功率模块的高侧输出HO端口，所述高频半桥栅驱动电路的低侧输出LO端口连接到高频MOSFET半桥智能功率模块的LO端口，所述高频半桥栅驱动电路的输出SW端口连接到高频MOSFET半桥智能功率模块的OUT端口；所述高频MOSFET半桥智能功率模块的OUT端口还同时连接到X个高侧功率MOSFET晶体管MH1～MHX的所有源极和X个低侧功率MOSFET晶体管ML1～MLX的所有漏极；
所述X个高侧功率MOSFET晶体管MH1～MHX的所有漏极全部同时连接到高频MOSFET半桥智能功率模块的VH端口，所述X个高侧功率MOSFET晶体管MH1～MHX的所有栅极全部同时连接到高频MOSFET半桥智能功率模块的GH端口；所述X个低侧功率MOSFET晶体管ML1～MLX的所有源极全部同时连接到高频MOSFET半桥智能功率模块的VSS端口，所述X个低侧功率MOSFET晶体管ML1～MLX的所有栅极全部同时连接到高频MOSFET半桥智能功率模块的GL端口。
进一步的，所述高频半桥栅驱动电路包括：输入接收电路、死区时间产生电路、低侧延时电路、低侧输出驱动电路、抖频振荡器电路、电荷泵电路、低延时高压电平移位电路和高侧输出驱动电路,低压数字输入信号HI和HI首先进入输入接收电路进行信号电平判别和逻辑电平高压转换，分别得到中压信号H和L连接到死区时间产生电路的输入端；死区时间产生电路根据中压信号H得到高侧差分输入数据HIP和HIN连接到低延时高压电平移位电路，死区时间产生电路根据中压信号L得到低侧差分输入数据LIP和LIN连接到低侧延时电路；高侧差分输入数据HIP和HIN进入低延时高压电平移位电路得到低电位浮动的高侧驱动数据DinH，DinH连接到高侧输出驱动电路，经驱动放大得到具有较大驱动能力的高侧输出信号HO；低侧差分输入数据LIP和LIN进入低侧延时电路得到低侧驱动数据DinL，连接到低侧输出驱动电路，经驱动放大得到具有较大驱动能力的低侧输出信号LO；所述输入接收电路、死区时间产生电路、低侧延时电路、低侧输出驱动电路、抖频振荡器电路、电荷泵电路的电源电压均为VCC，抖频振荡器电路产生互补时钟CLK和CLKB，提供给电荷泵电路产生高侧电源Hb，高侧电源Hb与浮动地SW之间的电压差为VCC，作为高侧输出驱动电路的电源电压；所述低侧输出驱动电路和高侧输出驱动电路为电路结构相同的高效率输出驱动电路，它们的驱动能力受控制信号Dctrl控制；所述低延时高压电平移位电路需要同时使用低压地COM和浮动地SW两组地电位，所述高侧输出驱动电路只需要使用浮动地SW，输入接收电路、死区时间产生电路、低侧延时电路和低侧输出驱动电路共同使用低压地COM。
进一步的，所述抖频振荡器电路包括：伪随机调制电源电路和伪随机时钟产生及缓冲输出电路，伪随机调制电源电路根据反馈时钟CK_fb产生伪随机时钟电源电压VCC_DITH输出给伪随机时钟产生及缓冲输出电路，伪随机时钟产生及缓冲输出电路根据伪随机时钟电源电压VCC_DITH产生输出时钟CK、输出时钟CKN和反馈时钟CK_fb，其中反馈时钟CK_fb连接到伪随机调制电源电路的输入端。
进一步的，所述伪随机调制电源电路包括以下几部分：
由PMOS管M601、PMOS管M602、PMOS管M605、PMOS管M606、NMOS管M608、NMOS管M609、NMOS管M610、电阻R61和电容C61构成的两级误差放大器，所述两级误差放大器的第一差分输入端为PMOS管M605的栅极，所述两级误差放大器的第二差分输入端为PMOS管M606的栅极，所述两级误差放大器的放大输出端连接PMOS管M602的漏极和NMOS管M610的漏极；PMOS管M601漏极连接PMOS管M605源极、PMOS管M606源极，PMOS管M605漏极连接NMOS管M608漏极、NMOS管M608栅极、NMOS管M609栅极，PMOS管M606漏极连接NMOS管M609漏极、电阻R61上端、NMOS管M610栅极，电阻R61下端连接电容C61上端；电容C61下端、NMOS管M608源极、NMOS管M609源极、NMOS管M610源极均接地电压GND；
由PMOS管M603、PMOS管M611、电阻R63和电容C62构成的跟随缓冲器；所述跟随缓冲器的信号输入端为PMOS管M611的栅极，连接两级误差放大器的放大输出端；所述跟随缓冲器的信号输出端即为伪随机时钟电源电压VCC_DITH，并同时连接PMOS管M611的源极、PMOS管M603的漏极和电容C62的上端；电容C62下端、PMOS管M611漏极均接地电压GND；电阻R63上端连接PMOS管M603漏极；
由PMOS管M600、PMOS管M621、NMOS管M622、电阻R621、电阻R622和电容C621构成的反馈时钟检测电路；所述反馈时钟检测电路的输入端CK_fb连接到PMOS管M621的栅极和NMOS管M622的栅极；所述反馈时钟检测电路的输出端为时钟反馈电压Vckfb，连接到电阻R621的下端、电阻R622的上端、PMOS管M621的源极和所述两级误差放大器的第一差分输入端；PMOS管M621的漏极和NMOS管M622的漏极相连，并连接到电容C621的上端；电阻R621的上端连接到PMOS管M600的漏极；NMOS管M622的源极、电容C621的下端和电阻R622的下端均接地电压GND；
由PMOS管M630、电阻R630、N个串联电阻、N个NMOS管和伪随机码产生电路构成的抖频参考电压产生电路；所述抖频参考电压产生电路的基准电压输入端Vref为PMOS管M630栅极，抖频参考电压产生电路的抖频参考电压Vrdith输出端连接电阻R630的下端和N个串联电阻组成的电阻串的上端；PMOS管M630漏极连接电阻R630上端，N个串联电阻中每个电阻的上端和下端分别对应连接N个NMOS管的漏极和源极，N个NMOS管的栅极分别连接伪随机码产生电路输出的伪随机码P1～PN；N个串联电阻组成的电阻串的最下端接地电压GND；
上述PMOS管M600栅极、PMOS管M601栅极、PMOS管M602栅极、PMOS管M603栅极均接偏置电压；PMOS管M630源极、PMOS管M600源极、PMOS管M601源极、PMOS管M602源极、PMOS管M603源极均接电源VCC；N＝2K，K为任意正整数；
所述抖频参考电压产生电路产生的抖频参考电压Vrdith连接到所述两级误差放大器的第二差分输入端，所述反馈时钟检测电路的时钟反馈电压Vckfb连接到所述两级误差放大器的第一差分输入端，所述两级误差放大器的放大输出端连接到所述跟随缓冲器的信号输入端，所述跟随缓冲器的信号输出端即为伪随机时钟电源电压VCC_DITH。
所述抖频参考电压产生电路产生的抖频参考电压Vrdith由电阻R630和N个串联电阻组成的电阻串总电阻分压得到；N个串联电阻中任意两个电阻的阻值均不相同，且N个电阻中任意两个电阻之间的比值均不相同，实现抖频参考电压Vrdith幅度的随机特性；所述伪随机码产生电路产生的N位伪随机码P1～PN，任意时刻只有1位伪随机码输出高电平，其余N-1位均为低电平；并且N位伪随机码P1～PN中任意1位伪随机码输出高电平的时间长度均不相同，实现抖频参考电压Vrdith时间上的随机特性。
进一步的，所述伪随机码产生电路包括：延时序列产生电路、伪随机编码电路和二进制转温度计编码电路；所述延时序列产生电路产生2K+1-1个时间延时不同的时钟信号Q1～Q(2K+1-1)；所述伪随机编码电路将时钟信号Q1～Q(2K+1-1)进行随机编码转换为K位二进制数据信号D1～DK；所述二进制转温度计编码电路将K位二进制数据信号D1～DK进行编码转换，得到2K位温度计码P1～P2K；2K位温度计码P1～P2K即为所述伪随机码产生电路最终输出的N位伪随机码；所述延时序列产生电路内部包括2K+1-1个级联的延时单元、一个异或门和一个环形振荡器；环形振荡器产生一个初始时钟信号CLK；2K+1-1个级联的延时单元根据初始时钟信号CLK先后产生2K+1-1个时间延时不同的时钟信号Q1～Q(2K+1-1)；最后两个时钟信号Q(2K+1-1)和Q(2K+1-2)经过异或门后反馈连接到第一个延时单元的控制端。
进一步的，所述伪随机时钟产生及缓冲输出电路包括：反相器Inv900、反相器Inv901、反相器Inv902、缓冲器Buf90、PMOS管M91、PMOS管M92、NMOS管M93、NMOS管M94、PMOS管M95、NMOS管M96、PMOS管M97、NMOS管M98、2个输出反相器、电容C90、电阻R90、电容C91、电阻R91、电容C92和电阻R92；其中，反相器Inv900、反相器Inv901、反相器Inv902依次连接，反相器Inv902的输出端再连接到反相器Inv900的输入构成一个参考时钟环形振荡器，参考时钟环形振荡器的输出端为反相器Inv902的输出端，连接到缓冲器Buf90的输入端，缓冲器Buf90的输出端输出参考时钟信号OSC_ref，所述反相器Inv900、反相器Inv901、反相器Inv902和缓冲器Buf90的电源电压均使用伪随机时钟电源电压VCC_DITH；反相器Inv900、反相器Inv901、反相器Inv902的接地端均接地电压GND；
电容C90的左侧连接到参考时钟信号OSC_ref，电容C90的右侧连接电阻R90上端、电容C91下端和电容C92上端；电容C91上端连接电阻R91的下端和PMOS管M95栅极，电容C92下端连接到电阻R92上端和NMOS管M96栅极；电阻R91上端连接PMOS管M92漏极，电阻R92下端连接NMOS管M94漏极，PMOS管M92栅极连接到PMOS管M91的漏极、PMOS管M91栅极、NMOS管M93漏极、NMOS管M93栅极和NMOS管M94栅极；PMOS管M95漏极连接NMOS管M96漏极、PMOS管M97栅极和NMOS管M98栅极；PMOS管M97漏极与NMOS管M98漏极相连，输出时钟信号CLKN，同时还连接到2个输出反相器的输入端；2个输出反相器的输出端分别提供反馈时钟信号CK_fb和时钟信号CLK；电阻R90下端、NMOS管M93源极、NMOS管M94源极、NMOS管M96源极和NMOS管M98源极同时连接到地电压GND；PMOS管M91源极、PMOS管M92源极、PMOS管M95源极和PMOS管M97源极同时连接到电源电压VCC。
进一步的，所述低延时高压电平移位电路包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、速度增强晶体管Me1、速度增强晶体管Me2、误差迟滞过滤电路和信号翻转检测电路。
进一步的，所述误差迟滞过滤电路包括：P端前馈反相器、P端去毛刺电路、P端或门、P端数据选择器、N端前馈反相器、N端去毛刺电路、N端或门、N端数据选择器和RS触发器；LSP端输入信号连接P端去毛刺电路的第一输入端，P端去毛刺电路的输出端连接P端数据选择器的选择端，LSN端输入信号连接N端去毛刺电路的第一输入端，N端去毛刺电路的输出端连接N端数据选择器的选择端，LSP端输入信号还通过P端前馈反相器连接N端去毛刺电路的第二输入端以及P端或门的第一输入端，LSN端输入信号还通过N端前馈反相器连接P端去毛刺电路的第二输入端和N端或门的第一输入端，P端或门和N端或门的第二输入端均连接开始信号Start-up，P端数据选择器和N端数据选择器的第一数据端均连接开始信号Start-up，P端数据选择器的第二数据端连接P端或门的输出端，N端数据选择器的第二数据端连接N端或门的输出端，P端数据选择器和N端数据选择器的输出端分别连接RS触发器的输入端，RS触发器输出信号为高侧驱动数据DinH。
进一步的，模块总封装体的引脚1和引脚2为高频MOSFET半桥智能功率模块的VCC端口，模块总封装体的引脚4为高频MOSFET半桥智能功率模块的HIN端口，模块总封装体的引脚5为高频MOSFET半桥智能功率模块的LIN端口，模块总封装体的引脚3、引脚6、引脚7、引脚8为高频MOSFET半桥智能功率模块的COM端口，模块总封装体的引脚25为高频MOSFET半桥智能功率模块的HO端口，模块总封装体的引脚9为高频MOSFET半桥智能功率模块的LO端口，模块总封装体的引脚26和引脚27为高频MOSFET半桥智能功率模块的OUT端口，模块总封装体的引脚18、引脚19、引脚20、引脚21、引脚22和引脚23为高频MOSFET半桥智能功率模块的VH端口，模块总封装体的引脚24为高频MOSFET半桥智能功率模块的GH端口，模块总封装体的引脚11、引脚12、引脚13、引脚14、引脚15、引脚16和引脚17为高频MOSFET半桥智能功率模块的VSS端口，模块总封装体的引脚10为高频MOSFET半桥智能功率模块的GL端口，模块总封装体的引脚28对应高频半桥栅驱动电路的背面，为没有电极的绝缘接触面。
本发明的优点是：本发明提出的宜于高频开关应用的高频MOSFET半桥智能功率模块，从封装结构和驱动电路两个角度同时提出了优化方案。封装方面，将功率MOSFET晶体管栅极电阻外置，并且采用无引脚和免PCB板设计，提高使用灵活性。驱动电路方面，为提高开关频率，采用了片上电荷泵提供高侧电源HB；并且为解决频率提高可能带来的EMI干扰增大问题，提供了一种低EMI的振荡器产生电路。
附图说明
图1为本发明高频MOSFET半桥智能功率模块原理图。
图2为本发明高频MOSFET半桥智能功率模块实施例一结构图。
图3为本发明高频MOSFET半桥智能功率模块实施例二结构图。
图4a为现有半桥栅驱动电路的实施环境示意图。
图4b为本发明高频半桥栅驱动电路的实施环境示意图。
图5为本发明的高频半桥栅驱动电路结构框图。
图6为图5中抖频振荡器电路结构框图。
图7为图6中伪随机调制电源电路的一种实施例。
图8为图7中伪随机码产生电路的一种实施例。
图9为图6中伪随机时钟产生及缓冲输出电路的一种实施例。
图10为图5中低延时高压电平移位电路结构图。
图11为低延时高压电平移位电路的延时减小原理示意图。
图12为图10中误差迟滞过滤电路结构图。
图13为输出驱动电路结构图。
具体实施方式
下面结合附图和实施例对本发明进行进一步详细的说明。
图1为本发明高频MOSFET半桥智能功率模块电路原理图。所述高频MOSFET半桥智能功率模块包括：高频半桥栅驱动电路204、高侧功率MOSFET晶体管MH和低侧功率MOSFET晶体管ML。
所述高频半桥栅驱动电路204的电源VCC端口即为高频MOSFET半桥智能功率模块的电源VCC端口，所述高频半桥栅驱动电路204的HIN端口即为高频MOSFET半桥智能功率模块的HIN端口，所述高频半桥栅驱动电路204的LIN端口即为高频MOSFET半桥智能功率模块的LIN端口，所述高频半桥栅驱动电路204的COM端口即为高频MOSFET半桥智能功率模块的COM端口，所述高频半桥栅驱动电路204的HO端口即为高频MOSFET半桥智能功率模块的HO端口，所述高频半桥栅驱动电路204的LO端口即为高频MOSFET半桥智能功率模块的LO端口，所述高频半桥栅驱动电路204的输出SW端口为高频MOSFET半桥智能功率模块的OUT端口；所述高频MOSFET半桥智能功率模块的OUT端口还连接到高侧功率MOSFET晶体管MH的源极和低侧功率MOSFET晶体管ML的漏极；所述高侧功率MOSFET晶体管MH的漏极为高频MOSFET半桥智能功率模块的VH端口，所述高侧功率MOSFET晶体管MH的栅极为高频MOSFET半桥智能功率模块的GH端口；所述低侧功率MOSFET晶体管ML的源极为高频MOSFET半桥智能功率模块的VSS端口，所述低侧功率MOSFET晶体管ML的栅极为高频MOSFET半桥智能功率模块的GL端口。
传统IPM大多采用专用驱动芯片配以合适门极电阻一体式封装入模块之中，驱动芯片的固有触发工作特性及一体化封装的门极电阻无法随意改变。图1中本发明实施例，通过将传统MOSFET半桥智能功率模块中两个功率MOSFET晶体管的栅极限流电阻Rgh和Rgl设置在模块外部，从而可以根据应用需求更改限流电阻Rgh和Rgl设置，达到优化系统性能的目的。
图2为本发明高频MOSFET半桥智能功率模块的一种封装结构图。所述高频MOSFET半桥智能功率模块内部包括：模块总封装体200、第一封装基板201、第二封装基板202、第三封装基板203、焊接在第一封装基板201上的高频半桥栅驱动电路204、焊接在第二封装基板202上的低侧功率MOSFET晶体管ML和焊接在第三封装基板203上的高侧功率MOSFET晶体管MH。
所述高频半桥栅驱动电路204的电源VCC端口连接到高频MOSFET半桥智能功率模块的电源VCC端口，同时对应模块总封装体200的引脚1和引脚2；所述高频半桥栅驱动电路204的HIN端口连接到高频MOSFET半桥智能功率模块的HIN端口，对应模块总封装体200的引脚4；所述高频半桥栅驱动电路204的LIN端口连接到高频MOSFET半桥智能功率模块的LIN端口，对应模块总封装体200的引脚5；所述高频半桥栅驱动电路204的COM端口连接到高频MOSFET半桥智能功率模块的COM端口，同时对应模块总封装体200的引脚3、引脚6、引脚7和引脚8；所述高频半桥栅驱动电路204的HO端口连接到高频MOSFET半桥智能功率模块的HO端口，对应模块总封装体200的引脚25；所述高频半桥栅驱动电路204的LO端口连接到高频MOSFET半桥智能功率模块的LO端口，对应模块总封装体200的引脚9；所述高频半桥栅驱动电路204的输出SW端口连接到高频MOSFET半桥智能功率模块的OUT端口，对应模块总封装体200的引脚26和引脚27；所述高频MOSFET半桥智能功率模块的OUT端口还连接到高侧功率MOSFET晶体管MH的源极和低侧功率MOSFET晶体管ML的漏极。
所述高侧功率MOSFET晶体管MH的漏极连接到高频MOSFET半桥智能功率模块的VH端口，对应模块总封装体200的引脚18、引脚19、引脚20、引脚21、引脚22和引脚23；所述高侧功率MOSFET晶体管MH的栅极连接到高频MOSFET半桥智能功率模块的GH端口，对应模块总封装体200的引脚24；所述低侧功率MOSFET晶体管ML的源极连接到高频MOSFET半桥智能功率模块的VSS端口，对应模块总封装体200的引脚11、引脚12、引脚13、引脚14、引脚15、引脚16和引脚17；所述低侧功率MOSFET晶体管ML的栅极连接到高频MOSFET半桥智能功率模块的GL端口，对应模块总封装体200的引脚10；所述模块总封装体200的引脚28对应高频半桥栅驱动电路204的背面，为没有电极的绝缘接触面。
在功率半导体器件应用中，为增大输出电流能力，通常采用多个功率器件并联的方式来增大功率输出，因此本发明还给出了多个功率MOSFET并联使用的情况下的实施例。图3为本发明采用多管并联的高频MOSFET半桥智能功率模块的另外一种实现结构图，功率MOSFET晶体管均采用多个并联方式实现。
图3所示高频MOSFET半桥智能功率模块内部包括：模块总封装体200、第一封装基板201、第二封装基板202、第三封装基板203、焊接在第一封装基板201上的高频半桥栅驱动电路204、焊接在第二封装基板202上的X个低侧功率MOSFET晶体管ML1～MLX和焊接在第三封装基板203上的X个高侧功率MOSFET晶体管MH1～MHX。所述X个低侧功率MOSFET晶体管ML1～MLX的所有参数应该完全一致，所述X个高侧功率MOSFET晶体管MH1～MHX的所有参数应该完全一致，X为任意正整数。图2的实施例即为M＝1的情况。
跟图2的不同之处在于，所述高频MOSFET半桥智能功率模块的OUT端口还同时连接到X个高侧功率MOSFET晶体管MH1～MHX的所有源极和X个低侧功率MOSFET晶体管ML1～MLX的所有漏极；所述X个高侧功率MOSFET晶体管MH1～MHX的所有漏极全部同时连接到高频MOSFET半桥智能功率模块的VH端口，对应模块总封装体200的引脚18、引脚19、引脚20、引脚21、引脚22和引脚23；所述X个高侧功率MOSFET晶体管MH1～MHX的所有栅极全部同时连接到高频MOSFET半桥智能功率模块的GH端口，对应模块总封装体200的引脚24；所述X个低侧功率MOSFET晶体管ML1～MLX的所有源极全部同时连接到高频MOSFET半桥智能功率模块的VSS端口，对应模块总封装体200的引脚11、引脚12、引脚13、引脚14、引脚15、引脚16和引脚17；所述X个低侧功率MOSFET晶体管ML1～MLX的所有栅极全部同时连接到高频MOSFET半桥智能功率模块的GL端口，对应模块总封装体200的引脚10。
对于半桥栅驱动电路的实施，如图4a所示为现有典型半桥驱动电路结构和应用效果。该方案分为高侧和低侧两路通道驱动电路，高侧驱动电路采用自举升压的方式实现信号传输控制，两路低压输入HI和LI，分别进入高侧和低侧两路通道。在低侧LI输入高电平期间，LO输出高电平，开关ML导通，开关节点(SW)被下拉至地，此时VDD通过自举二极管给自举电容充电使得自举电容两端电压差接近VDD。当高侧HI输入高电平期间，HO输出高电平，高侧管MH开启，开关节点电压上升至VH，即SW上升至VH。由于自举电容两端电压不变，故HB点的自举电压被自举到SW+VDD。高侧电路始终保持VHB–SW≈VDD。图4a电路中，低压输入HI信号传输到HO点输出全部由高侧驱动电路完成。由于高低侧驱动电路之间有高低压隔离区，需要使用高压电平移位电路用于将低压输入HI信号传输给高侧输出驱动电路。在典型BCD工艺中，高压电平移位电路必须使用耐高压的LDMOS来实现信号传输，而高压LDMOS存在很大的寄生电容，采用该技术的650V高侧驱动电路的速度通常被限制在200KHz以下，无法满足以MHz的处理速度要求。另外，图4a电路采用外部自举电容和二极管组成的自举升压电路产生高侧驱动电压。该设计方案存在一些缺点：(1)由于外部自举电容充电过程需要一段时间，限制了电路的最低频率和占空比范围；(2)在外部自举电容切换开启时，会承受显著的功耗，从而降低整体的效率。基于此，本发明对上述系统结构进行了改进。
本发明针对现有半桥栅驱动电路存在的速度瓶颈，提供一种低延时高速高侧驱动电路，采用片上电荷泵提供高侧电源HB；此外，为解决频率提高可能带来的EMI干扰增大问题，本发明提供了一种低EMI的振荡器产生电路，降低半桥栅驱动电路的EMI干扰特性。图4b为本发明的高频半桥栅驱动电路204的实施效果。本发明利用高储能的电荷泵电路，在芯片内部产生高侧电源电压HB，驱动芯片外部的自举电容和充电二极管被替换掉了，并且与图4a相比芯片引脚HB不需要使用，提高效率的同时减小了芯片的使用复杂度。
图5为本发明高频半桥栅驱动电路204结构框图。所述高频半桥栅驱动电路204包括：输入接收电路1、死区时间产生电路2、低侧延时电路3、低侧输出驱动电路4、抖频振荡器电路5、电荷泵电路6、低延时高压电平移位电路7和高侧输出驱动电路8。其中，低侧输出驱动电路4和高侧输出驱动电路8为电路结构完全相同的高效率输出驱动电路，其实施例如图13所示。
低压数字输入信号HI和LI首先进入输入接收电路1，进行信号电平判别和逻辑电平高压转换，分别得到中压信号H和L；死区时间产生电路2根据中压信号H得到高侧差分输入数据HIP和HIN，根据中压信号L得到低侧差分输入数据LIP和LIN；高侧差分输入数据HIP和HIN进入低延时高压电平移位电路7，得到低电位浮动的高侧驱动数据DinH，DinH进入高侧输出驱动电路8，经驱动放大得到具有较大驱动能力的高侧输出信号HO；低侧差分输入数据LIP和LIN进入低侧延时电路3得到低侧驱动数据DinL，并输出给低侧输出驱动电路4，经驱动放大得到具有较大驱动能力的低侧输出信号LO。抖频振荡器电路5产生互补时钟CLK和CLKB，并提供给电荷泵电路6产生高侧电源Hb，作为高侧输出驱动电路8的电源电压，并且高侧电源Hb与浮动地SW之间的电压差为VCC。所述输入接收电路1、死区时间产生电路2、低侧延时电路3、低侧输出驱动电路4、振荡器电路5、电荷泵电路6的电源电压均为VCC。
所述低延时高压电平移位电路7需要同时使用低压地COM和浮动地SW两组地电位，高侧输出驱动电路8只需要使用浮动地SW，输入接收电路1、死区时间产生电路2、低侧延时电路3和低侧输出驱动电路4共同使用低压地COM；两个高效率输出驱动电路的驱动能力受控制信号Dctrl控制。
如图6所示，本发明抖频振荡器电路5包括：伪随机调制电源电路60和伪随机时钟产生及缓冲输出电路61；伪随机调制电源电路60根据反馈时钟CK_fb产生伪随机时钟电源电压VCC_DITH输出给伪随机时钟产生及缓冲输出电路61，伪随机时钟产生及缓冲输出电路61根据伪随机时钟电源电压VCC_DITH产生输出时钟CLK、CLKN和反馈时钟CK_fb，其中反馈时钟CK_fb连接到伪随机调制电源电路60的输入端。
由于芯片中的振荡器和时钟信号的输出频率特别容易受PVT波动影响，本发明为限制PVT波动对输出时钟频率的影响，采用了反馈时钟CK_fb对伪随机时钟电源电压VCC_DITH进行反馈控制，最终保持输出时钟的稳定性。
假设温度升高使得伪随机时钟产生及缓冲输出电路61内部的MOS管电流降低，对应的反馈时钟CK_fb频率跟着降低，伪随机调制电源电路60根据反馈时钟CK_fb的变化调整伪随机时钟电源电压VCC_DITH，使伪随机时钟电源电压VCC_DITH增大，对应的伪随机时钟产生及缓冲输出电路61内部的MOS管电流将会增大，最终补偿温度变化对输出时钟频率的影响。对应的电源电压VCC产生变化时，只要保证基准信号控制的伪随机时钟电源电压VCC_DITH不变，输出时钟频率也将保持不变。
为解决驱动电路频率提高可能带来的EMI干扰增大问题，本发明采用的降低EMI的主要措施是在振荡器和时钟信号的输出频率进行抖频处理，通过增加开关电源的控制开关频率的频宽的方式，降低开关频率的功率谱密度和能量，最终降低整体开关电源输出的EMI峰值能量，降低EMI干扰。本发明通过在伪随机调制电源电路60内部采用伪随机码对伪随机时钟电源电压VCC_DITH进行调制的方式，产生具有伪随机抖动特性的伪随机时钟电源电压VCC_DITH，从而使得输出时钟信号均变为抖频时钟，从而实现降低EMI干扰的目标。
图7为本发明伪随机调制电源电路60的一种实施例。所述伪随机调制电源电路60包括：由PMOS管M601、PMOS管M602、PMOS管M605、PMOS管M606、NMOS管M608、NMOS管M609、NMOS管M610、电阻R61和电容C61构成的两级误差放大器，所述两级误差放大器的第一差分输入端为PMOS管M605的栅极，所述两级误差放大器的第二差分输入端为PMOS管M606的栅极，所述两级误差放大器的放大输出端连接PMOS管M602的漏极和NMOS管M610的漏极；PMOS管M601漏极连接PMOS管M605源极、PMOS管M606源极，PMOS管M605漏极连接NMOS管M608漏极、NMOS管M608栅极、NMOS管M609栅极，PMOS管M606漏极连接NMOS管M609漏极、电阻R61上端、NMOS管M610栅极，电阻R61下端连接电容C61上端；电容C61下端、NMOS管M608源极、NMOS管M609源极、NMOS管M610源极均接地电压GND；
由PMOS管M603、PMOS管M611、电阻R63和电容C62构成的跟随缓冲器；所述跟随缓冲器的信号输入端为PMOS管M611的栅极，连接两级误差放大器的放大输出端；所述跟随缓冲器的信号输出端即为伪随机时钟电源电压VCC_DITH，并同时连接PMOS管M611的源极、PMOS管M603的漏极和电容C62的上端；电容C62下端、PMOS管M611漏极均接地电压GND；电阻R63上端连接PMOS管M603漏极；
由PMOS管M600、PMOS管M621、NMOS管M622、电阻R621、电阻R622和电容C621构成的反馈时钟检测电路；所述反馈时钟检测电路的输入端CK_fb连接到PMOS管M621的栅极和NMOS管M622的栅极；所述反馈时钟检测电路的输出端为时钟反馈电压Vckfb，连接到电阻R621的下端、电阻R622的上端、PMOS管M621的源极和所述两级误差放大器的第一差分输入端；PMOS管M621的漏极和NMOS管M622的漏极相连，并连接到电容C621的上端；电阻R621的上端连接到PMOS管M600的漏极；NMOS管M622的源极、电容C621的下端和电阻R622的下端均接地电压GND；
由PMOS管M630、电阻R630、N个串联电阻、N个NMOS管和伪随机码产生电路构成的抖频参考电压产生电路；所述抖频参考电压产生电路的基准电压输入端Vref为PMOS管M630栅极，抖频参考电压产生电路的抖频参考电压Vrdith输出端连接电阻R630的下端和N个串联电阻组成的电阻串的上端；PMOS管M630漏极连接电阻R630上端，N个串联电阻中每个电阻的上端和下端分别对应连接N个NMOS管的漏极和源极，N个NMOS管的栅极分别连接伪随机码产生电路输出的伪随机码P1～PN；N个串联电阻组成的电阻串的最下端接地电压GND；
上述PMOS管M600栅极、PMOS管M601栅极、PMOS管M602栅极、PMOS管M603栅极均接偏置电压；PMOS管M630源极、PMOS管M600源极、PMOS管M601源极、PMOS管M602源极、PMOS管M603源极均接电源VCC；N＝2K，K为任意正整数；
所述抖频参考电压产生电路产生的抖频参考电压Vrdith连接到所述两级误差放大器的第二差分输入端，所述反馈时钟检测电路的时钟反馈电压Vckfb连接到所述两级误差放大器的第一差分输入端，所述两级误差放大器的放大输出端连接到所述跟随缓冲器的信号输入端，所述跟随缓冲器的信号输出端即为伪随机时钟电源电压VCC_DITH。
图7中由PMOS管M600、PMOS管M621、NMOS管M622、电阻R621、电阻R622和电容C621构成的反馈时钟检测电路。PMOS管M621和NMOS管M622在反馈时钟CK_fb的控制下，对电容C621进行充放电，使得电容C621形成一个等效阻抗RC621，RC621与R622并联之后的电阻与R621分压，得到最终的时钟反馈电压Vckfb。电容C621形成的等效阻抗RC621，与反馈时钟CK_fb的频率高低显然成反比，若反馈时钟CK_fb的频率变高，等效阻抗RC621将会降低；若反馈时钟CK_fb的频率降低，等效阻抗RC621将会变高。这样时钟反馈电压Vckfb的电压高低就可以精确的反映反馈时钟CK_fb的频率高低。
图7中由PMOS管M630、电阻R630、N个串联电阻、N个NMOS管和伪随机码产生电路构成的抖频参考电压产生电路中，抖频参考电压Vrdith由电阻R630和N个串联电阻组成的电阻串总电阻Rs23分压得到。而N个串联电阻组成的电阻串总电阻Rs23大小受N位伪随机码控制，因此抖频参考电压产生电路产生的抖频参考电压Vrdith具有伪随机特性。本发明实施方案中，N个串联电阻中任意两个电阻的阻值均不相同，且N个电阻中单个电阻阻值大小选择采用伪随机分布，即任意两个电阻之间的比值均不相同。这样就可以保证不同伪随机码控制下的抖频参考电压Vrdith之间的电压幅度差值均不同，实现抖频参考电压Vrdith幅度的随机特性。所述伪随机码产生电路产生的N位伪随机码P1～PN，任意时刻只有1位伪随机码输出高电平，其余N-1位均为低电平；并且N位伪随机码P1～PN中任意1位伪随机码输出高电平的时间长度均不相同。这样可以保证保证不同伪随机码控制下的抖频参考电压Vrdith之间的任意一种电压的有效持续时间均不同，实现抖频参考电压Vrdith时间上的随机特性。可以看出本发明提供的抖频参考电压Vrdith不仅在幅度上具有伪随机特性，在时间上也具有伪随机特性，从而更接近自然噪声信号。并且随着伪随机码位数增加，抖频参考电压Vrdith越接近自然噪声信号。
图8为本发明伪随机码产生电路70的一种实施例。所述伪随机码产生电路70包括延时序列产生电路81、伪随机编码电路82和二进制转温度计编码电路83。所述延时序列产生电路81产生2K+1-1个时间延时不同的时钟信号Q1～Q(2K+1-1)；所述伪随机编码电路82将2K+1-1个时间延时不同的时钟信号Q1～Q(2K+1-1)进行随机编码转换为K位二进制数据信号D1～DK；所述二进制转温度计编码电路83将K位二进制数据信号D1～DK进行编码转换，得到2K位温度计码P1～P2K；2K位温度计码P1～P2K即为所述伪随机码产生电路最终输出的N位伪随机码。其中N＝2K，K为正整数。
所述延时序列产生电路81其内部包括2K+1-1个级联的D触发器延时单元、一个异或门XOR81和一个环形振荡器；环形振荡器产生一个初始时钟信号CLK；2K+1-1个级联的D触发器延时单元根据初始时钟信号CLK先后产生2K+1-1个时间延时不同的时钟信号Q1～Q(2K+1-1)；最后两个时钟信号Q(2K+1-1)和Q(2K+1-2)，经过异或门XOR81后反馈连接到第一个D触发器延时单元的置位控制端。
图8所示的伪随机码产生电路70中，一共产生8位伪随机码，因此K＝3，延时序列产生电路81其内部采用了包括15个级联的D触发器延时单元，先后产生15个时间延时不同的时钟信号Q1～Q15。伪随机编码电路82总共使用了15个抽头时钟信号，每个抽头不会自相关，抽头之间也不会相关。经编码得到DA0、DA1、DA2这3位二进制伪随机码。然后3位二进制伪随机码经过译码得到8位输出温度计伪随机码P1～P8。
图9为本发明伪随机时钟产生及缓冲输出电路61的一种实施例。所述伪随机时钟产生及缓冲输出电路包括：反相器Inv900、反相器Inv901、反相器Inv902、缓冲器Buf90、PMOS管M91、PMOS管M92、NMOS管M93、NMOS管M94、PMOS管M95、NMOS管M96、PMOS管M97、NMOS管M98、2个输出反相器、电容C90、电阻R90、电容C91、电阻R91、电容C92和电阻R92。其中，反相器Inv900、反相器Inv901、反相器Inv902构成一个参考时钟环形振荡器，参考时钟环形振荡器的输出连接到缓冲器Buf90的输入端，缓冲器Buf90的输出端为参考时钟信号OSC_ref，所述反相器Inv900、反相器Inv901、反相器Inv902和缓冲器Buf90的电源电压均使用伪随机时钟电源电压VCC_DITH。
电容C90的左侧连接到参考时钟信号OSC_ref信号，电容C90的右侧同时连接到电阻R90的上端、电容C91下端和电容C92的上端；电容C91上端连接到电阻R91的下端和PMOS管M95的栅极，电容C92的下端连接到电阻R92的上端和NMOS管M96的栅极；电阻R91的上端连接到PMOS管M92的漏极，电阻R92的下端连接到NMOS管M94的漏极，PMOS管M92的栅极同时连接到PMOS管M91的漏极和栅极、NMOS管M93的漏极和栅极和NMOS管M94的栅极；PMOS管M95的漏极连接到NMOS管M96的漏极，还连接到PMOS管M97和NMOS管M98的栅极；PMOS管M97的漏极连接到NMOS管M98的漏极，还连接到2个输出反相器的输入端，并作为时钟信号CLKN的输出端点；2个输出反相器的输出端，分别提供反馈时钟信号CK_fb和时钟信号CLK；所述电阻R90的下端、NMOS管M93的源极、NMOS管M94的源极、NMOS管M96的源极和NMOS管M98的源极同时连接到地电压GND；PMOS管M91的源极、PMOS管M92的源极、PMOS管M95的源极和PMOS管M97的源极同时连接到电源电压VCC。
图9中参考时钟环形振荡器和缓冲器Buf90，根据伪随机时钟电源电压VCC_DITH的大小，产生参考时钟信号OSC_ref。PMOS管M91、PMOS管M92、NMOS管M93和NMOS管M94一起形成一个自偏置的电路，给电阻R91上端和电阻R92下端提供一个偏置；电容C90和电阻R90组成一个高通滤波器，将输入时钟的高低电平直流分量进行隔直；电容C91和电阻R91组成第二个高通滤波器，电容C92和电阻R92组成第三个高通滤波器；第二个高通滤波器和第三个高通滤波器的输出分别连接到PMOS管M95的栅极和NMOS管M96的栅极。参考时钟信号OSC_ref经过2级高通滤波之后，得到的交流信号经PMOS管M95和NMOS管M96构成的推挽放大电路，得到高低电平分别转换移位过的新时钟信号，然后经输出反相器缓冲整形，得到最终输出时钟。
图9电路中，参考时钟信号OSC_ref经过先后2级高通滤波后，再经级联反相器整形缓冲得到多路输出时钟。其功能是通过高通滤波器的电容耦合，将摆幅为VCC_DITH的输入时钟转换为摆幅为VCC的输出时钟，实现电平的转换。输出时钟使用的电源为VCC，即使再大的干扰也不会反馈到输入时钟，从而保证参考时钟信号OSC_ref的稳定性。
图10为本发明低延时高压电平移位电路7的一种实施例。本发明的低延时高压电平移位电路7内部包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、晶体管Me1、晶体管Me2、误差迟滞过滤电路71和信号翻转检测电路72。
其中，高压LDMOS晶体管MD1源极和高压LDMOS晶体管MD2源极接低压地COM；高压LDMOS晶体管MD1漏极连接耦合MOS管M1源极、保护二极管D1的阳极、电阻R3的下端和耦合MOS管M2栅极；高压LDMOS晶体管MD2漏极连接耦合MOS管M2源极、保护二极管D2的阳极、电阻R4的下端和耦合MOS管M1栅极；耦合MOS管M1漏极连接电阻R1的上端，还连接到误差迟滞过滤电路的数据输入P端LSP和速度增强晶体管Me2漏极；耦合MOS管M2漏极连接到电阻R2的上端，还连接到误差迟滞过滤电路的数据输入N端LSN和速度增强晶体管Me1漏极；电阻R1下端和电阻R2下端接浮动地SW；误差迟滞过滤电路的输出为高侧驱动数据DinH，DinH同时还作为信号翻转检测电路的输入信号；信号翻转检测电路的2个输出端分别连接速度增强晶体管Me1栅极和速度增强晶体管Me2栅极；保护二极管D1的阴极、保护二极管D2的阴极、电阻R3的上端、电阻R4的上端、速度增强晶体管Me1源极和速度增强晶体管Me2源极均连接到高压电源电压。
以下结合图11阐述上述低延时高压电平移位电路7延时减小的原理。假设HIP输入一个脉冲，经过一定时间的延迟DinH将会产生变化，由0开始上升，对于未采用延时优化的常规电平移位电路，DinH的上升延时时间为td。本发明延时优化的原理在于通过信号翻转检测电路检测DinH的变化，当其超过一定阈值时加速DinH的翻转速度。t0时刻，LSP电压开始由0低变高，引起DinH从SW(此时为VH电压)开始由低变高；tdet时刻，当信号翻转检测电路确认DinH是由低转高并且DinH电压超过信号翻转检测电路的阈值Vth-det时，信号翻转检测电路开启速度增强晶体管Me2，加速LSP的电压上升速度，从而加速DinH由Vth-det上升到高压电源VH+VCC的电压上升过程；tden时刻，DinH即可完成由低到高电位的翻转。例如将Vth-det设置在VCC电压的20％，则DinH由低到高的整体翻转时间tden可以为减小为原来td的30％，即HIP到DinH的信号传输延时减小为30％，对应的驱动电路速度可以提高3倍以上。显然将Vth-det设置在不同的阈值，对于tden的先后有直接影响，Vth-det越小则tden越小，延时越短，但是对于LSP的误差波动越敏感，为此需要设计高抗干扰性能的误差迟滞过滤电路对LSP和LSN上的各种误差干扰进行滤除。
图12为一种可以用于本发明的高可靠误差迟滞过滤电路71。该电路包括：P端前馈反相器701、P端去毛刺电路702、P端或门703、P端数据选择器704、N端前馈反相器705、N端去毛刺电路706、N端或门707和N端数据选择器708和RS触发器709。LSP端输入信号连接P端去毛刺电路702的第一输入端，P端去毛刺电路702的输出端连接P端数据选择器704的选择端，LSN端输入信号连接N端去毛刺电路706的第一输入端，N端去毛刺电路706的输出端连接N端数据选择器708的选择端，LSP端输入信号还通过P端前馈反相器701连接N端去毛刺电路706的第二输入端以及P端或门703的第一输入端，LSN端输入信号还通过N端前馈反相器705连接P端去毛刺电路702的第二输入端和N端或门707的第一输入端，P端或门703和N端或门707的第二输入端均连接开始信号Start-up，P端数据选择器704和N端数据选择器708的第一数据端均连接开始信号Start-up，P端数据选择器704的第二数据端连接P端或门703的输出端，N端数据选择器708的第二数据端连接N端或门707的输出端，P端数据选择器704和N端数据选择器708的输出端连接RS触发器709的输入端，RS触发器709输出信号为驱动数据DinH。所述P端去毛刺电路702和N端去毛刺电路706的结构相同，其内部包含3个2输入与非门和一个2输入或门。
图13为本发明采用的高效率输出驱动电路，图中输入输出信号以高侧输出驱动电路8为例。该电路包括：P端反相器链41、N端反相器链42、n个P端输出反相器、n个N端输出反相器、n个P端输出PMOS管Mp91～Mp9n、n个N端输出NMOS管Mn91～Mn9n、n个P端输出反相器控制开关、n个N端输出反相器控制开关和驱动电流选择译码电路43。所述P端反相器链41内部包含k个级联的输入缓冲反相器，k个反相器的驱动能力从前级到后级逐步增大；所述N端反相器链42包含一个延迟单元401和连接其后的k-1个级联的输入缓冲反相器，k-1个反相器的驱动能力从前级到后级逐步增大；所述延迟单元401的延时时间等于P端反相器链41中最前级输入缓冲反相器的延时时间。所述驱动电流选择电路43根据控制码Dctrl的大小，选择输出n个P端输出反相器控制开关的开关控制信号Kp1～Kpn和n个N端输出反相器控制开关的开关控制信号Kn1～Knn。上述n和k均为任意正整数。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.高频MOSFET半桥智能功率模块，包括模块总封装体(200)，模块总封装体(200)设置有VCC端口、HIN端口、LIN端口、COM端口、HO端口、LO端口、OUT端口、VH端口、GH端口、VSS端口、GL端口，其特征是，所述模块总封装体(200)内封装有第一封装基板(201)、第二封装基板(202)、第三封装基板(203)、焊接在第一封装基板(201)上的高频半桥栅驱动电路(204)、焊接在第二封装基板(202)上的X个低侧功率MOSFET晶体管ML1～MLX和焊接在第三封装基板(203)上的X个高侧功率MOSFET晶体管MH1～MHX，X为任意正整数；所述X个低侧功率MOSFET晶体管ML1～MLX的所有参数完全一致，所述X个高侧功率MOSFET晶体管MH1～MHX的所有参数完全一致；
所述高频半桥栅驱动电路(204)的电源VCC端口连接到高频MOSFET半桥智能功率模块的VCC端口，所述高频半桥栅驱动电路(204)的差分输入HIN端口连接到高频MOSFET半桥智能功率模块的HIN端口，所述高频半桥栅驱动电路(204)的差分输入LIN端口连接到高频MOSFET半桥智能功率模块的LIN端口；所述高频半桥栅驱动电路(204)的低压地COM端口连接到高频MOSFET半桥智能功率模块的COM端口，所述高频半桥栅驱动电路(204)的HO端口连接到高频MOSFET半桥智能功率模块的高侧输出HO端口，所述高频半桥栅驱动电路(204)的低侧输出LO端口连接到高频MOSFET半桥智能功率模块的LO端口，所述高频半桥栅驱动电路(204)的输出SW端口连接到高频MOSFET半桥智能功率模块的OUT端口；所述高频MOSFET半桥智能功率模块的OUT端口还同时连接到X个高侧功率MOSFET晶体管MH1～MHX的所有源极和X个低侧功率MOSFET晶体管ML1～MLX的所有漏极；
所述X个高侧功率MOSFET晶体管MH1～MHX的所有漏极全部同时连接到高频MOSFET半桥智能功率模块的VH端口，所述X个高侧功率MOSFET晶体管MH1～MHX的所有栅极全部同时连接到高频MOSFET半桥智能功率模块的GH端口；所述X个低侧功率MOSFET晶体管ML1～MLX的所有源极全部同时连接到高频MOSFET半桥智能功率模块的VSS端口，所述X个低侧功率MOSFET晶体管ML1～MLX的所有栅极全部同时连接到高频MOSFET半桥智能功率模块的GL端口。
2.根据权利要求1所述的高频MOSFET半桥智能功率模块，其特征是，所述高频半桥栅驱动电路(204)包括：输入接收电路(1)、死区时间产生电路(2)、低侧延时电路(3)、低侧输出驱动电路(4)、抖频振荡器电路(5)、电荷泵电路(6)、低延时高压电平移位电路(7)和高侧输出驱动电路(8),低压数字输入信号HI和HI首先进入输入接收电路(1)进行信号电平判别和逻辑电平高压转换，分别得到中压信号H和L连接到死区时间产生电路(2)的输入端；死区时间产生电路(2)根据中压信号H得到高侧差分输入数据HIP和HIN连接到低延时高压电平移位电路(7)，死区时间产生电路(2)根据中压信号L得到低侧差分输入数据LIP和LIN连接到低侧延时电路(3)；高侧差分输入数据HIP和HIN进入低延时高压电平移位电路(7)得到低电位浮动的高侧驱动数据DinH，DinH连接到高侧输出驱动电路(8)，经驱动放大得到具有较大驱动能力的高侧输出信号HO；低侧差分输入数据LIP和LIN进入低侧延时电路(3)得到低侧驱动数据DinL，连接到低侧输出驱动电路(4)，经驱动放大得到具有较大驱动能力的低侧输出信号LO；所述输入接收电路(1)、死区时间产生电路(2)、低侧延时电路(3)、低侧输出驱动电路(4)、抖频振荡器电路(5)、电荷泵电路(6)的电源电压均为VCC，抖频振荡器电路(5)产生互补时钟CLK和CLKB，提供给电荷泵电路(6)产生高侧电源Hb，高侧电源Hb与浮动地SW之间的电压差为VCC，作为高侧输出驱动电路(8)的电源电压；所述低侧输出驱动电路(4)和高侧输出驱动电路(8)为电路结构相同的高效率输出驱动电路，它们的驱动能力受控制信号Dctrl控制；所述低延时高压电平移位电路(7)需要同时使用低压地COM和浮动地SW两组地电位，所述高侧输出驱动电路(8)只需要使用浮动地SW，输入接收电路(1)、死区时间产生电路(2)、低侧延时电路(3)和低侧输出驱动电路(4)共同使用低压地COM。
3.根据权利要求2所述的高频MOSFET半桥智能功率模块，其特征是，所述抖频振荡器电路(5)包括：伪随机调制电源电路(60)和伪随机时钟产生及缓冲输出电路(61)，伪随机调制电源电路(60)根据反馈时钟CK_fb产生伪随机时钟电源电压VCC_DITH输出给伪随机时钟产生及缓冲输出电路(61)，伪随机时钟产生及缓冲输出电路(61)根据伪随机时钟电源电压VCC_DITH产生输出时钟CK、输出时钟CKN和反馈时钟CK_fb，其中反馈时钟CK_fb连接到伪随机调制电源电路(60)的输入端。
4.根据权利要求3所述的高频MOSFET半桥智能功率模块，其特征是，所述伪随机调制电源电路(60)包括：由PMOS管M601、PMOS管M602、PMOS管M605、PMOS管M606、NMOS管M608、NMOS管M609、NMOS管M610、电阻R61和电容C61构成的两级误差放大器，所述两级误差放大器的第一差分输入端为PMOS管M605的栅极，所述两级误差放大器的第二差分输入端为PMOS管M606的栅极，所述两级误差放大器的放大输出端连接PMOS管M602的漏极和NMOS管M610的漏极；PMOS管M601漏极连接PMOS管M605源极、PMOS管M606源极，PMOS管M605漏极连接NMOS管M608漏极、NMOS管M608栅极、NMOS管M609栅极，PMOS管M606漏极连接NMOS管M609漏极、电阻R61上端、NMOS管M610栅极，电阻R61下端连接电容C61上端；电容C61下端、NMOS管M608源极、NMOS管M609源极、NMOS管M610源极均接地电压GND；
由PMOS管M603、PMOS管M611、电阻R63和电容C62构成的跟随缓冲器；所述跟随缓冲器的信号输入端为PMOS管M611的栅极，连接两级误差放大器的放大输出端；所述跟随缓冲器的信号输出端即为伪随机时钟电源电压VCC_DITH，并同时连接PMOS管M611的源极、PMOS管M603的漏极和电容C62的上端；电容C62下端、PMOS管M611漏极均接地电压GND；电阻R63上端连接PMOS管M603漏极；
由PMOS管M600、PMOS管M621、NMOS管M622、电阻R621、电阻R622和电容C621构成的反馈时钟检测电路；所述反馈时钟检测电路的输入端CK_fb连接到PMOS管M621的栅极和NMOS管M622的栅极；所述反馈时钟检测电路的输出端为时钟反馈电压Vckfb，连接到电阻R621的下端、电阻R622的上端、PMOS管M621的源极和所述两级误差放大器的第一差分输入端；PMOS管M621的漏极和NMOS管M622的漏极相连，并连接到电容C621的上端；电阻R621的上端连接到PMOS管M600的漏极；NMOS管M622的源极、电容C621的下端和电阻R622的下端均接地电压GND；
由PMOS管M630、电阻R630、N个串联电阻、N个NMOS管和伪随机码产生电路构成的抖频参考电压产生电路；所述抖频参考电压产生电路的基准电压输入端Vref为PMOS管M630栅极，抖频参考电压产生电路的抖频参考电压Vrdith输出端连接电阻R630的下端和N个串联电阻组成的电阻串的上端；PMOS管M630漏极连接电阻R630上端，N个串联电阻中每个电阻的上端和下端分别对应连接N个NMOS管的漏极和源极，N个NMOS管的栅极分别连接伪随机码产生电路输出的伪随机码P1～PN；N个串联电阻组成的电阻串的最下端接地电压GND；
上述PMOS管M600栅极、PMOS管M601栅极、PMOS管M602栅极、PMOS管M603栅极均接偏置电压；PMOS管M630源极、PMOS管M600源极、PMOS管M601源极、PMOS管M602源极、PMOS管M603源极均接电源VCC；N＝2K，K为任意正整数；
所述抖频参考电压产生电路产生的抖频参考电压Vrdith连接到所述两级误差放大器的第二差分输入端，所述反馈时钟检测电路的时钟反馈电压Vckfb连接到所述两级误差放大器的第一差分输入端，所述两级误差放大器的放大输出端连接到所述跟随缓冲器的信号输入端，所述跟随缓冲器的信号输出端即为伪随机时钟电源电压VCC_DITH。
5.根据权利要求4所述的高频MOSFET半桥智能功率模块，其特征是，所述抖频参考电压产生电路产生的抖频参考电压Vrdith由电阻R630和N个串联电阻组成的电阻串总电阻分压得到；N个串联电阻中任意两个电阻的阻值均不相同，且N个电阻中任意两个电阻之间的比值均不相同，实现抖频参考电压Vrdith幅度的随机特性；所述伪随机码产生电路产生的N位伪随机码P1～PN，任意时刻只有1位伪随机码输出高电平，其余N-1位均为低电平；并且N位伪随机码P1～PN中任意1位伪随机码输出高电平的时间长度均不相同，实现抖频参考电压Vrdith时间上的随机特性。
6.根据权利要求4所述的高频MOSFET半桥智能功率模块，其特征是，所述伪随机码产生电路包括：延时序列产生电路(81)、伪随机编码电路(82)和二进制转温度计编码电路(83)；所述延时序列产生电路(81)产生2K+1-1个时间延时不同的时钟信号Q1～Q(2K+1-1)；所述伪随机编码电路(82)将时钟信号Q1～Q(2K+1-1)进行随机编码转换为K位二进制数据信号D1～DK；所述二进制转温度计编码电路(83)将K位二进制数据信号D1～DK进行编码转换，得到2K位温度计码P1～P2K；2K位温度计码P1～P2K即为所述伪随机码产生电路最终输出的N位伪随机码；所述延时序列产生电路(81)内部包括2K+1-1个级联的延时单元、一个异或门和一个环形振荡器；环形振荡器产生一个初始时钟信号CLK；2K+1-1个级联的延时单元根据初始时钟信号CLK先后产生2K+1-1个时间延时不同的时钟信号Q1～Q(2K+1-1)；最后两个时钟信号Q(2K +1-1)和Q(2K+1-2)经过异或门后反馈连接到第一个延时单元的控制端。
7.根据权利要求3所述的高频MOSFET半桥智能功率模块，其特征是，所述伪随机时钟产生及缓冲输出电路(61)包括：反相器Inv900、反相器Inv901、反相器Inv902、缓冲器Buf90、PMOS管M91、PMOS管M92、NMOS管M93、NMOS管M94、PMOS管M95、NMOS管M96、PMOS管M97、NMOS管M98、2个输出反相器、电容C90、电阻R90、电容C91、电阻R91、电容C92和电阻R92；其中，反相器Inv900、反相器Inv901、反相器Inv902依次连接，反相器Inv902的输出端再连接到反相器Inv900的输入构成一个参考时钟环形振荡器，参考时钟环形振荡器的输出端为反相器Inv902的输出端，连接到缓冲器Buf90的输入端，缓冲器Buf90的输出端输出参考时钟信号OSC_ref，所述反相器Inv900、反相器Inv901、反相器Inv902和缓冲器Buf90的电源电压均使用伪随机时钟电源电压VCC_DITH；反相器Inv900、反相器Inv901、反相器Inv902的接地端均接地电压GND；
电容C90的左侧连接到参考时钟信号OSC_ref，电容C90的右侧连接电阻R90上端、电容C91下端和电容C92上端；电容C91上端连接电阻R91的下端和PMOS管M95栅极，电容C92下端连接到电阻R92上端和NMOS管M96栅极；电阻R91上端连接PMOS管M92漏极，电阻R92下端连接NMOS管M94漏极，PMOS管M92栅极连接到PMOS管M91的漏极、PMOS管M91栅极、NMOS管M93漏极、NMOS管M93栅极和NMOS管M94栅极；PMOS管M95漏极连接NMOS管M96漏极、PMOS管M97栅极和NMOS管M98栅极；PMOS管M97漏极与NMOS管M98漏极相连，输出时钟信号CLKN，同时还连接到2个输出反相器的输入端；2个输出反相器的输出端分别提供反馈时钟信号CK_fb和时钟信号CLK；电阻R90下端、NMOS管M93源极、NMOS管M94源极、NMOS管M96源极和NMOS管M98源极同时连接到地电压GND；PMOS管M91源极、PMOS管M92源极、PMOS管M95源极和PMOS管M97源极同时连接到电源电压VCC。
8.根据权利要求2所述的高频MOSFET半桥智能功率模块，其特征是，所述低延时高压电平移位电路(7)包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、速度增强晶体管Me1、速度增强晶体管Me2、误差迟滞过滤电路(71)和信号翻转检测电路(72)；其中，高压LDMOS晶体管MD1源极和高压LDMOS晶体管MD2源极接低压地COM；高压LDMOS晶体管MD1漏极连接耦合MOS管M1源极、保护二极管D1的阳极、电阻R3的下端和耦合MOS管M2栅极；高压LDMOS晶体管MD2漏极连接耦合MOS管M2源极、保护二极管D2的阳极、电阻R4的下端和耦合MOS管M1栅极；耦合MOS管M1漏极连接电阻R1的上端，还连接到误差迟滞过滤电路(71)的数据输入P端LSP和速度增强晶体管Me2漏极；耦合MOS管M2漏极连接到电阻R2的上端，还连接到误差迟滞过滤电路(71)的数据输入N端LSN和速度增强晶体管Me1漏极；电阻R1下端和电阻R2下端接浮动地SW；误差迟滞过滤电路(71)的输出为高侧驱动数据DinH，DinH同时还作为信号翻转检测电路(72)的输入信号；信号翻转检测电路(72)的2个输出端分别连接速度增强晶体管Me1栅极和速度增强晶体管Me2栅极；保护二极管D1的阴极、保护二极管D2的阴极、电阻R3的上端、电阻R4的上端、速度增强晶体管Me1源极和速度增强晶体管Me2源极均连接到高压电源电压。
9.根据权利要求8所述的高频MOSFET半桥智能功率模块，其特征是，所述误差迟滞过滤电路(71)包括：P端前馈反相器(701)、P端去毛刺电路(702)、P端或门(703)、P端数据选择器(704)、N端前馈反相器(705)、N端去毛刺电路(706)、N端或门(707)、N端数据选择器(708)和RS触发器(709)；LSP端输入信号连接P端去毛刺电路(702)的第一输入端，P端去毛刺电路(702)的输出端连接P端数据选择器(704)的选择端，LSN端输入信号连接N端去毛刺电路(706)的第一输入端，N端去毛刺电路(706)的输出端连接N端数据选择器(708)的选择端，LSP端输入信号还通过P端前馈反相器(701)连接N端去毛刺电路(706)的第二输入端以及P端或门(703)的第一输入端，LSN端输入信号还通过N端前馈反相器(705)连接P端去毛刺电路(702)的第二输入端和N端或门(707)的第一输入端，P端或门(703)和N端或门(707)的第二输入端均连接开始信号Start-up，P端数据选择器(704)和N端数据选择器(708)的第一数据端均连接开始信号Start-up，P端数据选择器(704)的第二数据端连接P端或门(703)的输出端，N端数据选择器(708)的第二数据端连接N端或门(707)的输出端，P端数据选择器(704)和N端数据选择器(708)的输出端分别连接RS触发器(709)的输入端，RS触发器(709)输出信号为高侧驱动数据DinH。
10.根据权利要求1所述的高频MOSFET半桥智能功率模块，其特征是，模块总封装体(200)的引脚1和引脚2为高频MOSFET半桥智能功率模块的VCC端口，模块总封装体(200)的引脚4为高频MOSFET半桥智能功率模块的HIN端口，模块总封装体(200)的引脚5为高频MOSFET半桥智能功率模块的LIN端口，模块总封装体(200)的引脚3、引脚6、引脚7、引脚8为高频MOSFET半桥智能功率模块的COM端口，模块总封装体(200)的引脚25为高频MOSFET半桥智能功率模块的HO端口，模块总封装体(200)的引脚9为高频MOSFET半桥智能功率模块的LO端口，模块总封装体(200)的引脚26和引脚27为高频MOSFET半桥智能功率模块的OUT端口，模块总封装体(200)的引脚18、引脚19、引脚20、引脚21、引脚22和引脚23为高频MOSFET半桥智能功率模块的VH端口，模块总封装体(200)的引脚24为高频MOSFET半桥智能功率模块的GH端口，模块总封装体(200)的引脚11、引脚12、引脚13、引脚14、引脚15、引脚16和引脚17为高频MOSFET半桥智能功率模块的VSS端口，模块总封装体(200)的引脚10为高频MOSFET半桥智能功率模块的GL端口，模块总封装体(200)的引脚28对应高频半桥栅驱动电路(204)的背面，为没有电极的绝缘接触面。
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