CN114244083A - 高速mosfet半桥栅驱动电路 - Google Patents

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CN114244083A CN202111555228.3A CN202111555228A CN114244083A CN 114244083 A CN114244083 A CN 114244083A CN 202111555228 A CN202111555228 A CN 202111555228A CN 114244083 A CN114244083 A CN 114244083A
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杨超
陈志阳
徐彩云
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Abstract

本发明是一种用于功率器件栅驱动所需要的高速MOSFET半桥栅驱动电路，电路包括输入接收电路、死区时间产生电路、低侧延时电路、低侧输出驱动电路、振荡器电路、高效率电荷泵电路、低延时高压电平移位电路和高侧输出驱动电路。本发明采用高效率电荷泵电路，消除了驱动芯片外部的自举电容和充电二极管，减小芯片引脚的同时减小了芯片的使用复杂度；通过正反馈驱动电流增强技术减小电平移位电路的延迟，提高整体驱动电路速度；根据负载大小和输入控制脉冲的频率自适应调整驱动电流，从而最大程度上提高驱动电路的电源效率；可以广泛应用于各类高功率密度电力电子系统中，特别是频率要求更高的宽禁带功率器件的栅驱动应用。

Description

高速MOSFET半桥栅驱动电路
技术领域
本发明涉及一种用于电力电子系统的高速MOSFET半桥栅驱动电路，属于集成电路技术领域。
背景技术
进入21世纪，在智能电网、移动通信以及新能源汽车等新兴产业的牵引下，电力电子应用系统要求进一步提高系统的效率、小型化和增加功能，特别要求电路应用在尺寸、质量、功率和效率之间的权衡，比如服务器电源管理、电池充电器和太阳能电场的微逆变器。上述应用要求电力电子系统在设计效率>95％的同时，还具有高的功率密度(>500W/in3，即30.5W/cm3)、高比功率(10kW/磅,22kW/kg)和高总负载点(>1000W)。随着超结MOSFET的出现和应用普及，新一代电力电子应用系统对功率半导体器件驱动技术要求日益提高，这其中最核心的因素就是对功率半导体器件功能进行控制的高压栅驱动芯片。新一代电力电子整机系统对高压栅驱动芯片的驱动速度、智能化提出了更高的需求，从而进一步提高整机可靠性，并降低整机系统设计复杂度。
在诸多栅驱动芯片中，半桥栅驱动芯片是一种最常用的芯片架构。图1示出了电力电子应用系统中常用的典型高压半桥栅驱动芯片及应用系统电路框图。如图1所示，典型半桥驱动电路分为高侧和低侧两路通道驱动电路，高侧驱动电路采用自举升压的方式实现信号传输控制，两路低压输入HI和LI，分别进入高侧和低侧两路通道。在低侧LI输入高电平期间，LO输出高电平，开关ML导通，开关节点(SW)被下拉至地，此时VDD通过自举二极管给自举电容充电使得自举电容两端电压差接近VDD。当高侧HI输入高电平期间，HO输出高电平，高侧管MH开启，开关节点电压上升至VH，即SW上升至VH。由于自举电容两端电压不变，故HB点的自举电压被自举到SW+VDD。高侧电路始终保持VHB–SW≈VDD。由于半桥输出控制信号HO和LO直接驱动功率开关MH和ML的栅端，HO和LO必须具备比较大的驱动电流，该驱动电流由半桥芯片内部的输出驱动H和输出驱动L电路提供。
图1电路中，低压输入HI信号传输到HO点输出全部由高侧驱动电路完成。典型高侧驱动电路结构如图2所示，该电路结构来自美国专利US5552731，电路由高压电平移位电路、RS触发器和输出驱动电路构成，采用差分信号传输技术，以提高共模抑制能力。由于高低侧驱动电路之间有高低压隔离区，高压电平移位电路用于将低压输入HI信号传输给高侧输出驱动电路。在典型BCD工艺中，高压电平移位电路必须使用耐高压的LDMOS来实现信号传输，而高压LDMOS存在很大的寄生电容，严重限制图2所示电路的信号处理速度，采用该技术的650V高侧驱动电路的速度通常被限制在200KHz以下，无法满足以MHz的处理速度要求。因此很有必要对图2电路的延时特性进行优化，提供一种低延时高速高侧驱动电路。
图1电路采用外部自举电容和二极管组成的自举升压电路产生高侧驱动电压，结构相对简单。该设计方案存在一些缺点：(1)由于外部自举电容充电过程需要一段时间，限制了电路的最低频率和占空比范围；(2)在外部自举电容切换开启时，会承受显著的功耗，从而降低整体的效率。基于此，本发明对上述系统结构进行了改进。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种高速MOSFET半桥栅驱动电路，利用高储能电荷泵结构和新型电平移位模块代替自举升压电路和传统电平移位模块，可以高效率的对输出驱动电压进行变换。
本发明提供的高速MOSFET半桥栅驱动电路包括：输入接收电路、死区时间产生电路、低侧延时电路、低侧输出驱动电路、振荡器电路、电荷泵电路、低延时高压电平移位电路和高侧输出驱动电路；低压数字输入信号HI和HI首先进入输入接收电路进行信号电平判别和逻辑电平高压转换，分别得到中压信号H和L连接到死区时间产生电路的输入端；死区时间产生电路根据中压信号H得到高侧差分输入数据HIP和HIN连接到低延时高压电平移位电路，死区时间产生电路根据中压信号L得到低侧差分输入数据LIP和LIN连接到低侧延时电路；高侧差分输入数据HIP和HIN进入低延时高压电平移位电路得到低电位浮动的高侧驱动数据DinH，DinH连接到高侧输出驱动电路，经驱动放大得到具有较大驱动能力的高侧输出信号HO；低侧差分输入数据LIP和LIN进入低侧延时电路得到低侧驱动数据DinL，连接到低侧输出驱动电路，经驱动放大得到具有较大驱动能力的低侧输出信号LO；所述输入接收电路、死区时间产生电路、低侧延时电路、低侧输出驱动电路、振荡器电路、电荷泵电路的电源电压均为VCC，振荡器电路产生互补时钟CLK和CLKB，提供给电荷泵电路产生高侧电源Hb，高侧电源Hb与浮动地SW之间的电压差为VCC，作为高侧输出驱动电路的电源电压；所述低侧输出驱动电路和高侧输出驱动电路为电路结构完全相同的高效率输出驱动电路，它们的驱动能力受控制信号Dctrl控制；所述低延时高压电平移位电路需要同时使用低压地VSS和浮动地SW两组地电位，所述高侧输出驱动电路只需要使用浮动地SW，输入接收电路、死区时间产生电路、低侧延时电路和低侧输出驱动电路共同使用低压地VSS。
具体的，所述低延时高压电平移位电路包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、速度增强晶体管Me1、速度增强晶体管Me2、误差迟滞过滤电路和信号翻转检测电路；其中，高压LDMOS晶体管MD1和高压LDMOS晶体管MD2的源端接低压地VSS；高压LDMOS晶体管MD1的漏端同时连接到耦合MOS管M1的源端、保护二极管D1的阳极、电阻R3的下端和耦合MOS管M2的栅端；高压LDMOS晶体管MD2的漏端同时连接到耦合MOS管M2的源端、保护二极管D2的阳极、电阻R4的下端和耦合MOS管M1的栅端；耦合MOS管M1的漏端连接到电阻R1的上端，还连接到误差迟滞过滤电路的数据输入P端LSP和速度增强晶体管Me2的漏端；耦合MOS管M2的漏端连接到电阻R2的上端，还连接到误差迟滞过滤电路的数据输入N端LSN和速度增强晶体管Me1的漏端；电阻R1和电阻R2的下端接浮动地SW；误差迟滞过滤电路的输出为驱动数据DinH，DinH同时还作为信号翻转检测电路的输入信号；信号翻转检测电路的2个输出端分别连接速度增强晶体管Me1和速度增强晶体管Me2的栅端；保护二极管D1的阴极、保护二极管D2的阴极、电阻R3的上端、电阻R4的上端、速度增强晶体管Me1的源端和速度增强晶体管Me2的源端均连接到高压电源电压。
具体的，所述信号翻转检测电路可以由比较器电路实现。所述误差迟滞过滤电路包括：P端前馈反相器、P端去毛刺电路、P端或门、P端数据选择器、N端前馈反相器、N端去毛刺电路、N端或门、N端数据选择器和RS触发器；LSP端输入信号连接P端去毛刺电路的第一输入端，P端去毛刺电路的输出端连接P端数据选择器的选择端，LSN端输入信号连接N端去毛刺电路的第一输入端，N端去毛刺电路的输出端连接N端数据选择器的选择端，LSP端输入信号还通过P端前馈反相器连接N端去毛刺电路的第二输入端以及P端或门的第一输入端，LSN端输入信号还通过N端前馈反相器连接P端去毛刺电路的第二输入端和N端或门的第一输入端，P端或门和N端或门的第二输入端均连接开始信号Start-up，P端数据选择器和N端数据选择器的第一数据端均连接开始信号Start-up，P端数据选择器的第二数据端连接P端或门的输出端，N端数据选择器的第二数据端连接N端或门的输出端，P端数据选择器和N端数据选择器的输出端连接RS触发器的输入端，RS触发器输出信号为驱动数据DinH。
具体的，所述P端去毛刺电路和N端去毛刺电路的结构相同，其内部包含3个2输入与非门和一个2输入或门，第一与非门的一个输入端作为整体电路的第一输入端，第一与非门的另一个输入端连接或门的输出端，第一与非门的输出端连接第二与非门的一个输入端，第二与非门的另一个输入端连接第三与非门的输出端，第二与非门的输出端为整体电路的输出端并连接到第三与非门的一个输入端以及或门的一个输入端，第三与非门的另一个输入端和或门的另一个输入端相连，作为整体电路的第二输入端。
具体的，所述高效率输出驱动电路包括：P端反相器链、N端反相器链、n个P端输出反相器、n个P端输出反相器控制开关、n个N端输出反相器、n个N端输出反相器控制开关、n个P端输出PMOS管、n个N端输出NMOS管以及驱动电流选择译码电路；所述P端反相器链内部包含k个级联的输入缓冲反相器，k个反相器的驱动能力从前级到后级逐步增大；所述N端反相器链包含一个延迟单元和连接其后的k-1个级联的输入缓冲反相器，k-1个反相器的驱动能力从前级到后级逐步增大；所述延迟单元的延时时间等于P端反相器链中最前级输入缓冲反相器的延时时间；所述P端反相器链的输出分别经过n个P端输出反相器控制开关连接n个P端输出反相器，所述N端反相器链的输出分别经过n个N端输出反相器控制开关连接n个N端输出反相器；P端反相器链和N端反相器链的输入端相连作为驱动数据输入端；n个P端输出反相器的输出端分别连接n个P端输出PMOS管的栅端，n个N端输出反相器的输出端分别连接n个N端输出NMOS管的栅端；n个P端输出PMOS管的源端同时连接到电源电压，n个N端输出NMOS管的源端同时连接到地，n个P端输出PMOS管的漏端和n个N端输出NMOS管的漏端连接到一起作为高效率输出驱动电路的输出端；所述驱动电流选择电路根据控制码Dctrl的大小，选择输出n个P端输出反相器控制开关的开关控制信号和n个N端输出反相器控制开关的开关控制信号；其中，n和k均为任意正整数。
本发明的优点是：本发明采用高效率电荷泵电路，消除了驱动芯片外部的自举电容和充电二极管，减小芯片引脚的同时减小了芯片的使用复杂度；通过正反馈驱动电流增强技术减小电平移位电路的延迟，提高整体驱动电路速度；根据负载大小和输入控制脉冲的频率自适应调整驱动电流，从而最大程度上提高驱动电路的电源效率。
附图说明
图1为一种典型半桥栅驱动电路及应用系统结构图。
图2为一种典型高侧驱动电路结构图。
图3为本发明的电路结构框图。
图4为本发明的实施效果示意图。
图5为本发明的高效率电荷泵电路结构框图。
图6为本发明的电荷泵电路单元示意图。
图7为本发明的低延时高压电平移位电路结构图。
图8为本发明低延时高压电平移位电路的延时减小原理示意图。
图9为本发明的高可靠误差迟滞过滤电路结构图。
图10为本发明的输出驱动电路结构图。
具体实施方式
下面结合附图和实施例对本发明进行进一步详细的说明。
图3为本发明高速MOSFET半桥栅驱动电路结构框图。所述高速MOSFET半桥栅驱动电路包括：输入接收电路1、死区时间产生电路2、低侧延时电路3、低侧输出驱动电路4、振荡器电路5、电荷泵电路6、低延时高压电平移位电路7和高侧输出驱动电路8。
其中，低侧输出驱动电路4和高侧输出驱动电路8为电路结构完全相同的高效率输出驱动电路。
低压数字输入信号HI和LI首先进入输入接收电路1，进行信号电平判别和逻辑电平高压转换，分别得到中压信号H和L；死区时间产生电路2根据中压信号H得到高侧差分输入数据HIP和HIN，根据中压信号L得到低侧差分输入数据LIP和LIN；高侧差分输入数据HIP和HIN进入低延时高压电平移位电路7，得到低电位浮动的高侧驱动数据DinH，DinH进入高侧输出驱动电路8，经驱动放大得到具有较大驱动能力的高侧输出信号HO；低侧差分输入数据LIP和LIN进入低侧延时电路3得到低侧驱动数据DinL，并输出给低侧输出驱动电路4，经驱动放大得到具有较大驱动能力的低侧输出信号LO。振荡器电路5产生互补时钟CLK和CLKB，并提供给电荷泵电路6产生高侧电源Hb，作为高侧输出驱动电路8的电源电压，并且高侧电源Hb与浮动地SW之间的电压差为VCC。所述输入接收电路1、死区时间产生电路2、低侧延时电路3、低侧输出驱动电路4、振荡器电路5、电荷泵电路6的电源电压均为VCC。
所述低延时高压电平移位电路7需要同时使用低压地VSS和浮动地SW两组地电位，高侧输出驱动电路8只需要使用浮动地SW，输入接收电路1、死区时间产生电路2、低侧延时电路3和低侧输出驱动电路4共同使用低压地VSS；两个高效率输出驱动电路的驱动能力受控制信号Dctrl控制。
图4为本发明高速MOSFET半桥栅驱动电路的实施效果。可以看出，本发明利用高储能的电荷泵电路6之后，驱动芯片外部的自举电容和充电二极管被替换掉了，并且与图1相比芯片引脚HB不需要使用，提高效率的同时减小了芯片的使用复杂度。
图5为本发明电荷泵电路6结构框图。通过把相同的多个电荷泵基本单元串联起来得到。根据所需要的高电压值，可串联多个电荷泵单元电路得到所需要的高电压。单个电荷泵单元电路如图6所示，电荷泵单元电路工作原理是利用相互反向、幅度值为电源电压VCC的矩形波开关脉冲，使交叉耦合的NMOS三极管MN1、MN2分别导通，给电容C1和C2充电到VCC，并且使交叉耦合的PMOS三极管MP1和MP2分别导通，输出端得到IN+VCC输出电压。
具体情况如下，当开关脉冲为CLK高电平CLKB低电平时，三极管MN2导通，电容C2充电，三极管MP1导通，使电容C1上充电的电荷释放到输出端，反之当开关脉冲CLK低电平CLKB高电平时，三极管MN1导通，电容C1充电，三极管MP2导通，使电容C2上充电的电荷释放到输出端，通过这种交互型充放电方式得到IN+VCC输出电压。图6中虚线框部分是考虑到体效应(body effect)而确保三极管MN1的衬底连接到低电压的附加电路，使三极管MN1的衬底保持接到IN和N2点的较低电压端。其余的三极管MN2、MP1和MP2都采用相同的原理，保证NMOS三极管衬底接在低电压端，PMOS三极管的衬底接在高电压端。
由于每个单元提升电压的幅度达不到开关脉冲的电压幅度，提升的幅度由泵电容与分布电容的比值、开关脉冲的频率大小以及输出电流的大小来决定。但不是开关脉冲的频率越高越好，因为开关脉冲频率越高，分布电容所起的作用越大，泵电容越大，充满和释放电荷所需要的时间越长，则导致所需要的开关脉冲频率变小，再考虑各个元件所占的芯片面积，所以需要综合考虑，反复试验来决定各个因子的大小。
图7为本发明低延时高压电平移位电路7，其在图2的基础上将简单的RS触发器改进为高可靠的误差迟滞过滤电路71，新增了加速LSP和LSN上升速度的增强晶体管Me1和Me2，以及控制Me1和Me2的信号翻转检测电路72。本发明的低延时高压电平移位电路7内部包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、晶体管Me1、晶体管Me2、误差迟滞过滤电路71和信号翻转检测电路72。
其中，高压LDMOS晶体管MD1和高压LDMOS晶体管MD2的源端接低压地VSS；高压LDMOS晶体管MD1的漏端同时连接到耦合MOS管M1的源端、保护二极管D1的阳极、电阻R3的下端和耦合MOS管M2的栅端；高压LDMOS晶体管MD2的漏端同时连接到耦合MOS管M2的源端、保护二极管D2的阳极、电阻R4的下端和耦合MOS管M1的栅端；耦合MOS管M1的漏端连接到电阻R1的上端，还连接到误差迟滞过滤电路71的数据输入P端LSP和晶体管Me2的漏端；耦合MOS管M2的漏端连接到电阻R2的上端，还连接到误差迟滞过滤电路71的数据输入N端LSN和晶体管Me1的漏端；电阻R1和电阻R2的下端接浮动地SW。误差迟滞过滤电路71的输出为驱动数据DinH，DinH同时还作为信号翻转检测电路72的输入信号。信号翻转检测电路72的2个输出端分别连接晶体管Me1和晶体管Me2的栅端。保护二极管D1的阴极、保护二极管D2的阴极、电阻R3的上端、电阻R4的上端、晶体管Me1的源端和晶体管Me2的源端同时连接到高压电源电压。
图8为本发明低延时高压电平移位电路7延时减小的原理示意图。假设HIP输入一个脉冲，经过一定时间的延迟DinH将会产生变化，由0开始上升，对于未采用延时优化的常规电平移位电路，DinH的上升延时时间为td。本发明延时优化的原理在于通过信号翻转检测电路72检测DinH的变化，当其超过一定阈值时加速DinH的翻转速度。t0时刻，LSP电压开始由0低变高，引起DinH从SW(此时为VH电压)开始由低变高；tdet时刻，当信号翻转检测电路72确认DinH是由低转高并且DinH电压超过信号翻转检测电路72的阈值Vth-det时，信号翻转检测电路72开启速度增强晶体管Me2，加速LSP的电压上升速度，从而加速DinH由Vth-det上升到高压电源VH+VCC的电压上升过程；tden时刻，DinH即可完成由低到高电位的翻转。例如将Vth-det设置在VCC电压的20％，则DinH由低到高的整体翻转时间tden可以为减小为原来td的30％，即HIP到DinH的信号传输延时减小为30％，对应的驱动电路速度可以提高3倍以上。显然将Vth-det设置在不同的阈值，对于tden的先后有直接影响，Vth-det越小则tden越小，延时越短，但是对于LSP的误差波动越敏感，为此需要设计高抗干扰性能的误差迟滞过滤电路71对LSP和LSN上的各种误差干扰进行滤除。
图9为一种可以用于本发明的高可靠误差迟滞过滤电路71结构图。该电路包括：P端前馈反相器701、P端去毛刺电路702、P端或门703、P端数据选择器704、N端前馈反相器705、N端去毛刺电路706、N端或门707和N端数据选择器708和RS触发器709。LSP端输入信号连接P端去毛刺电路702的第一输入端，P端去毛刺电路702的输出端连接P端数据选择器704的选择端，LSN端输入信号连接N端去毛刺电路706的第一输入端，N端去毛刺电路706的输出端连接N端数据选择器708的选择端，LSP端输入信号还通过P端前馈反相器701连接N端去毛刺电路706的第二输入端以及P端或门703的第一输入端，LSN端输入信号还通过N端前馈反相器705连接P端去毛刺电路702的第二输入端和N端或门707的第一输入端，P端或门703和N端或门707的第二输入端均连接开始信号Start-up，P端数据选择器704和N端数据选择器708的第一数据端均连接开始信号Start-up，P端数据选择器704的第二数据端连接P端或门703的输出端，N端数据选择器708的第二数据端连接N端或门707的输出端，P端数据选择器704和N端数据选择器708的输出端连接RS触发器709的输入端，RS触发器709输出信号为驱动数据DinH。
所述P端去毛刺电路702和N端去毛刺电路706的结构相同，其内部包含3个2输入与非门和一个2输入或门。第一与非门的一个输入端作为整体电路的第一输入端，第一与非门的另一个输入端连接或门的输出端，第一与非门的输出端连接第二与非门的一个输入端，第二与非门的另一个输入端连接第三与非门的输出端，第二与非门的输出端为整体电路的输出端并连接到第三与非门的一个输入端以及或门的一个输入端，第三与非门的另一个输入端和或门的另一个输入端相连，作为整体电路的第二输入端。
对于图7中信号翻转检测电路72可以采用常规的组合逻辑电路实现，最简单的方式为反相器电路，或者加入控制功能的反相器电路，反相器的翻转阈值为Vth-det。精度更高的实现方式可以采用高速比较器实现，比较器的一个输入端为Vth-det，另一个输入端为DinH。
图10为本发明采用的高效率输出驱动电路，图中输入输出信号以高侧输出驱动电路8为例。电路包括P端反相器链41、N端反相器链42、n个P端输出反相器、n个N端输出反相器、n个P端输出PMOS管Mp91～Mp9n、n个N端输出NMOS管Mn91～Mn9n、n个P端输出反相器控制开关、n个N端输出反相器控制开关和驱动电流选择译码电路43。
所述P端反相器链41内部包含k个级联的输入缓冲反相器，k个反相器的驱动能力从前级到后级逐步增大；所述N端反相器链42包含一个延迟单元401和连接其后的k-1个级联的输入缓冲反相器，k-1个反相器的驱动能力从前级到后级逐步增大；所述延迟单元401的延时时间等于P端反相器链41中最前级输入缓冲反相器的延时时间。
所述P端反相器链41的输出分别经过n个P端输出反相器控制开关连接n个P端输出反相器，所述N端反相器链42的输出分别经过n个N端输出反相器控制开关连接n个N端输出反相器；P端反相器链41和N端反相器链42的输入端相连作为驱动数据输入端；n个P端输出反相器的输出端分别连接n个P端输出PMOS管的栅端，n个N端输出反相器的输出端分别连接n个N端输出NMOS管的栅端。n个P端输出PMOS管的源端同时连接到电源电压，n个N端输出NMOS管的源端同时连接到地，n个P端输出PMOS管的漏端和n个N端输出NMOS管的漏端连接到一起作为高效率输出驱动电路的输出端。
所述驱动电流选择电路43根据控制码Dctrl的大小，选择输出n个P端输出反相器控制开关的开关控制信号Kp1～Kpn和n个N端输出反相器控制开关的开关控制信号Kn1～Knn。上述n和k均为任意正整数。
图10所示的高效率输出驱动电路，可以根据外部控制码Dctrl的大小对进行n个P端输出反相器控制开关的开关控制信号Kp1～Kpn和n个N端输出反相器控制开关的开关控制信号Kn1～Knn进行控制。例如外部驱动负载MOSFET负载较大时，可以将大多数开关控制信号打开，控制更多的输出PMOS管和输出NMOS管并联到输出，从而实现更大的驱动电流；反之，当外部负载较小时，则开启较少的开关控制信号，控制更少的输出PMOS管和输出NMOS管并联到输出，从而实现较小的驱动电流；如此提高整体输出驱动电路的输出驱动效率。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.高速MOSFET半桥栅驱动电路，其特征是，包括：输入接收电路(1)、死区时间产生电路(2)、低侧延时电路(3)、低侧输出驱动电路(4)、振荡器电路(5)、电荷泵电路(6)、低延时高压电平移位电路(7)和高侧输出驱动电路(8)；低压数字输入信号HI和HI首先进入输入接收电路(1)进行信号电平判别和逻辑电平高压转换，分别得到中压信号H和L连接到死区时间产生电路(2)的输入端；死区时间产生电路(2)根据中压信号H得到高侧差分输入数据HIP和HIN连接到低延时高压电平移位电路(7)，死区时间产生电路(2)根据中压信号L得到低侧差分输入数据LIP和LIN连接到低侧延时电路(3)；高侧差分输入数据HIP和HIN进入低延时高压电平移位电路(7)得到低电位浮动的高侧驱动数据DinH，DinH连接到高侧输出驱动电路(8)，经驱动放大得到具有较大驱动能力的高侧输出信号HO；低侧差分输入数据LIP和LIN进入低侧延时电路(3)得到低侧驱动数据DinL，连接到低侧输出驱动电路(4)，经驱动放大得到具有较大驱动能力的低侧输出信号LO；所述输入接收电路(1)、死区时间产生电路(2)、低侧延时电路(3)、低侧输出驱动电路(4)、振荡器电路(5)、电荷泵电路(6)的电源电压均为VCC，振荡器电路(5)产生互补时钟CLK和CLKB，提供给电荷泵电路(6)产生高侧电源Hb，高侧电源Hb与浮动地SW之间的电压差为VCC，作为高侧输出驱动电路(8)的电源电压；
所述低侧输出驱动电路(4)和高侧输出驱动电路(8)为电路结构完全相同的高效率输出驱动电路，它们的驱动能力受控制信号Dctrl控制；所述低延时高压电平移位电路(7)需要同时使用低压地VSS和浮动地SW两组地电位，所述高侧输出驱动电路(8)只需要使用浮动地SW，输入接收电路(1)、死区时间产生电路(2)、低侧延时电路(3)和低侧输出驱动电路(4)共同使用低压地VSS。
2.根据权利要求1所述的高速MOSFET半桥栅驱动电路，其特征是，所述低延时高压电平移位电路(7)包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、速度增强晶体管Me1、速度增强晶体管Me2、误差迟滞过滤电路(71)和信号翻转检测电路(72)；
其中，高压LDMOS晶体管MD1和高压LDMOS晶体管MD2的源端接低压地VSS；高压LDMOS晶体管MD1的漏端同时连接到耦合MOS管M1的源端、保护二极管D1的阳极、电阻R3的下端和耦合MOS管M2的栅端；高压LDMOS晶体管MD2的漏端同时连接到耦合MOS管M2的源端、保护二极管D2的阳极、电阻R4的下端和耦合MOS管M1的栅端；耦合MOS管M1的漏端连接到电阻R1的上端，还连接到误差迟滞过滤电路(71)的数据输入P端LSP和速度增强晶体管Me2的漏端；耦合MOS管M2的漏端连接到电阻R2的上端，还连接到误差迟滞过滤电路(71)的数据输入N端LSN和速度增强晶体管Me1的漏端；电阻R1和电阻R2的下端接浮动地SW；误差迟滞过滤电路(71)的输出为驱动数据DinH，DinH同时还作为信号翻转检测电路(72)的输入信号；信号翻转检测电路(72)的2个输出端分别连接速度增强晶体管Me1和速度增强晶体管Me2的栅端；保护二极管D1的阴极、保护二极管D2的阴极、电阻R3的上端、电阻R4的上端、速度增强晶体管Me1的源端和速度增强晶体管Me2的源端均连接到高压电源电压。
3.根据权利要求2所述的高速MOSFET半桥栅驱动电路，其特征是，所述误差迟滞过滤电路(71)包括：P端前馈反相器(701)、P端去毛刺电路(702)、P端或门(703)、P端数据选择器(704)、N端前馈反相器(705)、N端去毛刺电路(706)、N端或门(707)、N端数据选择器(708)和RS触发器(709)；LSP端输入信号连接P端去毛刺电路(702)的第一输入端，P端去毛刺电路(702)的输出端连接P端数据选择器(704)的选择端，LSN端输入信号连接N端去毛刺电路(706)的第一输入端，N端去毛刺电路(706)的输出端连接N端数据选择器(708)的选择端，LSP端输入信号还通过P端前馈反相器(701)连接N端去毛刺电路(706)的第二输入端以及P端或门(703)的第一输入端，LSN端输入信号还通过N端前馈反相器(705)连接P端去毛刺电路(702)的第二输入端和N端或门(707)的第一输入端，P端或门(703)和N端或门(707)的第二输入端均连接开始信号Start-up，P端数据选择器(704)和N端数据选择器(708)的第一数据端均连接开始信号Start-up，P端数据选择器(704)的第二数据端连接P端或门(703)的输出端，N端数据选择器(708)的第二数据端连接N端或门(707)的输出端，P端数据选择器(704)和N端数据选择器(708)的输出端连接RS触发器(709)的输入端，RS触发器(709)输出信号为驱动数据DinH。
4.根据权利要求3所述的高速MOSFET半桥栅驱动电路，其特征是，所述P端去毛刺电路(702)和N端去毛刺电路(706)的结构相同，其内部包含3个2输入与非门和一个2输入或门，第一与非门的一个输入端作为整体电路的第一输入端，第一与非门的另一个输入端连接或门的输出端，第一与非门的输出端连接第二与非门的一个输入端，第二与非门的另一个输入端连接第三与非门的输出端，第二与非门的输出端为整体电路的输出端并连接到第三与非门的一个输入端以及或门的一个输入端，第三与非门的另一个输入端和或门的另一个输入端相连，作为整体电路的第二输入端。
5.根据权利要求2所述的高速MOSFET半桥栅驱动电路，其特征是，所述信号翻转检测电路(72)由比较器电路实现。
6.根据权利要求1所述的高速MOSFET半桥栅驱动电路，其特征是，所述高效率输出驱动电路包括：P端反相器链(41)、N端反相器链(42)、n个P端输出反相器、n个P端输出反相器控制开关、n个N端输出反相器、n个N端输出反相器控制开关、n个P端输出PMOS管、n个N端输出NMOS管以及驱动电流选择译码电路(43)；所述P端反相器链(41)内部包含k个级联的输入缓冲反相器，k个反相器的驱动能力从前级到后级逐步增大；所述N端反相器链(42)包含一个延迟单元(401)和连接其后的k-1个级联的输入缓冲反相器，k-1个反相器的驱动能力从前级到后级逐步增大；所述延迟单元(401)的延时时间等于P端反相器链(41)中最前级输入缓冲反相器的延时时间；所述P端反相器链(41)的输出分别经过n个P端输出反相器控制开关连接n个P端输出反相器，所述N端反相器链(42)的输出分别经过n个N端输出反相器控制开关连接n个N端输出反相器；P端反相器链(41)和N端反相器链(42)的输入端相连作为驱动数据输入端；n个P端输出反相器的输出端分别连接n个P端输出PMOS管的栅端，n个N端输出反相器的输出端分别连接n个N端输出NMOS管的栅端；n个P端输出PMOS管的源端同时连接到电源电压，n个N端输出NMOS管的源端同时连接到地，n个P端输出PMOS管的漏端和n个N端输出NMOS管的漏端连接到一起作为高效率输出驱动电路的输出端；所述驱动电流选择电路(43)根据控制码Dctrl的大小，选择输出n个P端输出反相器控制开关的开关控制信号和n个N端输出反相器控制开关的开关控制信号；其中，n和k均为任意正整数。
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