KR101207090B1 - 테스트 채널의 원격 버퍼 방법 및 장치 - Google Patents

테스트 채널의 원격 버퍼 방법 및 장치 Download PDF

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Abstract

누설 전류 측정 또는 파라메트릭 테스트가 채널 라인에 제공된 분리 버퍼로써 수행될 수 있는 시스템이 제공된다. 이러한 다수의 분리 버퍼가 단일 신호 채널을 다중 라인에 접속하는 데 사용된다. 각각의 버퍼의 입력과 출력 사이에 저항 또는 전송 게이트와 같은 버퍼 바이패스 소자를 제공함으로써 누설 전류 측정이 제공된다. 버퍼 바이패스 소자는 버퍼 바이패스 소자를 통해 반사된 펄스에 기초한 버퍼 지연을 결정하기 위해 TDR 측정을 사용함으로써 테스트 시스템의 버퍼 지연을 보정하는 데 사용될 수 있다. 버퍼 지연은 마찬가지로 버퍼된 채널 라인 및 버퍼되지 않은 채널 라인의 측정을 비교함으로써, 또는 인지된 지연을 갖는 장치를 측정함으로써 보정될 수 있다.

Description

테스트 채널의 원격 버퍼 방법 및 장치 {METHOD AND APPARATUS FOR REMOTELY BUFFERING TEST CHANNELS}
본 발명은 일반적으로 신호 저하를 방지하기 위하여 분리 버퍼(isolation buffer)를 통해 다중 라인에 신호를 분배하는 것에 관한 것이다. 보다 상세하게는, 본 발명은 웨이퍼 상의 집적 회로(IC)의 테스트를 할 수 있도록 웨이퍼 테스트 시스템의 단일 테스트 신호 채널을 버퍼를 통해 다중 테스트 프로브에 접속하는 시스템에 관한 것이다.
도 1에 도시된 바와 같이, 많은 경우에 다중 전송 라인으로의 신호 팬 아웃(fan out)은 신호가 동일한 위상 시프트로써 다중 종착지에 도달할 것을 요구한다. 예를 들어 클럭 신호를 팬 아웃하기 위해, 클럭 트리(clock tree)는 다중 라인에 도달한 신호가 동기화되거나, 또는 라인 종착지에서 위상 차이 없이 분배되도록 클럭 신호를 분배하는 데 사용된다. 통상적으로 위상 차이가 없는 것을 보장하기 위해, 다중 전송 라인은 동일한 길이를 갖도록 레이아웃된다. 그러나, 어떤 경우에는 모든 전송 라인이 동일한 길이를 갖도록 다중 라인을 라우팅하는 것이 불가능할 수 있다. 게다가, 다중 라인 중 하나에 장애 또는 라인 악화가 발생하여, 다른 라인에 대해 신호의 간섭 및 상당한 감쇠를 야기하는 복귀 신호를 생성할 수 있다.
이러한 장애의 영향을 감소시키기 위해, 도 2에 도시된 바와 같이, 다중 전송 라인의 각각의 경로에 분리 버퍼가 제공될 수 있다. 그러나, 분리 버퍼 회로는 신호에 지연을 부가할 뿐 아니라, 통상적으로 도달 지연의 불확실성을 도입하고, 또는 다중 전송 라인의 종착지에서 위상 차이를 효과적으로 생성할 것이다. 회로 구성 변동 및 온도 변동은 통상적으로 동기 회로에 대한 문제를 입증할 수 있는 하나의 버퍼 회로로부터 다른 회로로의 지연 변동에 기여하는 요인이다.
클럭 트리는 신호가 동기로 분배되어야 하는 경우의 일례를 제공하나, 동일한 위상 지연이 유지될 수 있다면 다른 시스템에 그러한 분배를 제공하는 것이 편할 것이다. 도 3은 그러한 하나의 시스템, 즉 반도체 웨이퍼 상의 IC를 테스트하는 테스트 시스템의 간단한 블록도를 도시한다. 테스트 시스템은 통신 케이블(6)에 의해 테스트 헤드(8)에 접속된 테스트 제어기(4)로 구성된 테스터(2)를 포함한다. 테스트 시스템은 테스트될 웨이퍼(14)를 실장하는 스테이지(12), 프로브 카드(18) 상에 프로브(16)와 접촉할 스테이지(12), 예를 들어 탄성 스프링 프로브, 포고(pogo) 핀, 코브라 타입 프로브, 전도성 범프 또는 당 기술 분야에 공지된 IC와 접촉하는 기타 형태의 프로브인 프로브(16)로 구성된 프로버(10)를 더 포함한다. 웨이퍼(14) 상에 형성된 IC와 접촉하는 프로브(16)의 정확한 정렬을 할 수 있도록 프로버(10)와 테스트 헤드(8)에 부착된 카메라(20 및 22)가 도시된다.
테스트 시스템에서는, 테스트 제어기(4)에 의해 테스트 데이터가 발생되고, 통신 케이블(6)을 통해 테스트 헤드(8)에 전송된다. 그 다음, 웨이퍼 상의 IC로부터 제공된 테스트 결과가 테스트 헤드(8)에 의해 수신되고, 테스트 제어기(4)에 전 송된다. 테스트 헤드(8)는 일 세트의 테스터 채널을 포함한다. 통상적으로 테스트 제어기(4)로부터 제공된 테스트 데이터는 케이블(6)을 통해 제공된 개개의 테스터 채널로 나뉘고, 각각의 채널이 프로브(16) 중 개별 프로브에 전송되도록 테스트 헤드(8)에서 분리된다. 테스트 헤드(8)로부터의 채널은 전기적 접속(24)을 통해 프로브(16)에 링크된다.
대부분의 경우, 프로브(16)의 각각은 단일의 입력/출력(I/O) 단자 또는 테스트될 웨이퍼(14)의 IC 상의 패드에 접촉한다. 그 다음, 각각의 테스터 채널은 테스트 신호를 IC 입력에 전송하거나, 또는 IC가 자신의 입력 신호에 응답하여 기대되는 대로 행동하고 있는지 판정하기 위해 IC 출력 신호를 모니터한다. 도 4는 각각의 테스터 채널이 단일 프로브에 링크된 경우를 상세하게 도시한다. 도 4에서는, 웨이퍼(14) 상의 두 개의 개별적인 ICs(371 및 372)의 패드와 접촉하는 두 개의 개별적인 프로브(161 및 162)에 제공된 두 개의 신호 채널 전송 라인(31 및 32)이 도시된다. 채널 전송 라인(31 및 32)의 각각은 각각의 드라이버(34 및 35)에 의해 구동되며, 드라이버(34 및 35)는 통상적으로 테스트 제어기(4)에 위치된다. 채널 전송 라인(31 및 32)으로부터의 테스트 데이터는 프로브 카드(18)를 통해 개별적인 프로브(161 및 162)에 분배된다. 테스트가 완료되면, 웨이퍼는 ICs(371-374)를 분리하기 위해 다이싱된다.
일반적으로 이용가능한 테스터 채널보다 많은 I/O 패드가 있기 때문에, 테스터는 임의의 한 순간에 웨이퍼 상의 일부 IC만 테스트할 수 있다. 따라서, 웨이퍼 를 홀딩하는 “프로버”는 모든 IC가 테스트될 수 있도록 프로브 아래에 웨이퍼를 여러번 재위치하여야 한다. 웨이퍼를 재위치시킬 필요 없이 웨이퍼 상의 모든 IC가 동시에 접촉될 수 있고 테스트될 수 있다면, 테스트 시간을 절약할 수 있고, 테스트 시스템과의 다수의 접촉으로 인해 일어날 수 있는 웨이퍼 손상을 방지할 수 있어 유리할 것이다.
웨이퍼를 재위치시키지 않고서 전체 웨이퍼를 테스트하기 위해 필요한 테스터 채널의 수를 감소시키는 하나의 방법으로는, 도 1에 일반적으로 도시된 바와 같이, 잠재적으로 동일한 테스터 채널이 웨이퍼 상의 대다수의 IC의 I/O 패드에 신호를 제공할 수 있도록, 단일 테스트 채널을 다중 라인에 분배하거나 팬 아웃하는 것이다. 하나의 채널이 팬 아웃될 수 있으나, 하나의 DUT로부터 제공되는 테스트 결과에서 식별된 장애를 팬 아웃함으로써 다른 DUT의 테스트 결과에서도 잘못 나타날 수 있다. 예를 들어, 접지에 쇼트된 하나의 DUT에 대한 접촉 패드에서의 장애는 제2 DUT에 대한 접촉 패드를 접지에 쇼트시켜 제2 DUT에 의해 불량한 것으로 잘못 테스트하게 할 것이다. 또한, 라인 중 하나의 오픈 회로 장애는 웨이퍼를 테스트할 수 없는 라인에 접속되게 할 것이다. 라인에 대한 쇼트나 오픈은 동일한 채널로부터 다른 DUT를 위한 다른 라인에 제공되는 테스트 신호를 심하게 감쇠시킬 것이다.
임의의 I/O 패드에서 또는 그 근방의 장애가 상호 접속 시스템을 통해 통과하는 테스트 신호를 심하게 감쇠시키는 것을 방지하는 하나의 방법은 프로브와 채널 라인 브랜치 포인트 사이에 분리 저항을 배치하는 것이다. 분리 저항은 하나의 DUT에 대한 접지 쇼트가 다른 DUT를 접지에 풀링(pulling)하는 것을 방지하고, 마 찬가지로 하나의 라인에 대한 오픈 회로로부터 야기되는 감쇠를 현저하게 감소한다. 미국 특허 제6,603,323호의 “Closed-Grid Bus Architecture For Wafer Interconnect Structure”의 도 7에는 이러한 분리 저항을 사용한 경우를 도시한다. 장애의 영향을 감소시킬 수는 있으나, 분리 저항은 장애에 의해 야기되는 감쇠를 완전히 제거하지 못한다. 또한, 라인에 대한 기생 용량으로 인해, 분리 저항의 추가는 테스트 신호의 상승 및 하강 시간에 반대로 영향을 미칠 수 있는 RC 지연을 도입하여, 잠재적으로 잘못된 테스트 결과를 생성한다.
저항 감쇠의 도입 없이 장애를 분리하는 또 다른 방법은 도 2에 일반적으로 도시된 바와 같이 각각의 채널 브랜치 포인트와 프로브 사이에 분리 버퍼를 포함하는 것으로, 도 5의 테스트 시스템에서 더욱 상세하게 설명된다. 도 5에서는, 테스터의 드라이버(40)로부터의 하나의 전송 라인 채널(42)이 프로브 카드(18)의 두 개의 버스 라인(501 및 502)으로 팬 아웃되어, 채널 신호를 두 개의 IC(371 및 372)에 대한 패드와 접촉하는 개별적인 프로브(421 및 422)에 제공한다[각각이“DUT(device under test)”로 분류됨]. 물론 채널은 마찬가지로 동일한 IC에 대한 다수의 패드로 다중 버스 라인을 통해 팬 아웃될 수 있다.
상기 언급한 바와 같이, 분리 버퍼에 대한 단점은 테스터로부터 웨이퍼의 DUT로의 테스트 신호의 전송에 불확실한 지연을 도입한다는 것이다. 버퍼를 통한 지연은 온도 및 전원 전압의 변화에 따라 변할 수 있기 때문에 불확실하다. 웨이퍼의 DUT에 대한 일련의 테스트 수행 동안, 테스터로부터 웨이퍼의 DUT로의 신호 지 연은 변할 수 있기 때문에 부정확한 테스트 결과를 생성한다.
테스트 시스템에 사용되는 분리 버퍼에 대한 또 다른 단점으로는, 버퍼는 테스터가 때때로 파라메트릭(parametric) 테스트로 총칭되는 DUT 입력 핀 오픈, 쇼트 및 누설 테스트를 진행하는 것을 방해한다는 것이다. 전술한 바와 같이, 채널에 도입되는 버퍼는 하나의 라인에 대한 쇼트 또는 오픈 회로의 영향으로 다른 것에 작용하는 것을 차단할 것이다. 이는 브랜치 라인을 분리하는 이점을 제공하나, 일부러 쇼트 또는 오픈 회로 조건을 사용하여 테스트하는 것을 방해할 것이다. 마찬가지로, DUT로부터의 누설 전류가 버퍼에 의해 다른 라인으로부터 차단되나, DUT로부터의 누설 측정을 방해할 것이다.
동일하지 않은 지연을 도입하지 않고, 테스터가 웨이퍼의 DUT에 대한 파라메트릭 테스트를 수행하는 것을 방해하지 않으며, 신호를 다중 전송 라인에 분배하고 버퍼를 사용하여 장애로부터의 분리를 제공하는 것이 바람직할 것이다.
본 발명에 따르면, 테스터가 웨이퍼의 DUT에 대한 누설 및 파라메트릭 테스트를 수행하는 것을 방해하는 일 없이, 버퍼를 사용하여 장애를 분리하는 회로가 제공된다. 또한, 다중 분리 버퍼를 통한 지연을 일정하게 유지시키는 회로가 제공된다.
본 발명에 따른 컴포넌트를 갖는 웨이퍼 테스트 시스템의 분리 버퍼로써, 프로브 카드를 단순히 분리 버퍼를 통해 브랜치된 채널을 갖는 것으로 변화시켜 보다 능률적이고 비용 효율적인 시스템을 제공한다. 그러한 브랜치로써 프로버는 프로브 카드에 브랜치를 사용하지 않은 경우 필요한 바와 같이 더 많은 DUT를 테스트하기 위해 다수번 웨이퍼와 접촉하도록 재위치시킬 필요가 없다. 단순히 프로브 카드를 분리 버퍼로 대체하는 것은 또한 새로운 테스터를 구매하는 데 대해 비용이 상당히 덜 드는 대안을 제공할 것이다.
채널 라인 경로에 포함된 버퍼와 함께 파라메트릭 또는 기타 누설 테스트를 제공하기 위해, 누설 전류가 통과할 수 있도록 채널 라인에서 버퍼의 입력과 출력 사이에 버퍼 바이패스 소자가 제공된다. 누설 또는 파라메트릭 테스트 측정 동안, 버퍼 바이패스 소자를 통해 누설 테스트만 측정될 수 있도록 테스트될 라인의 버퍼는 사용 불가능할 수 있다. 일 실시예에서는, 버퍼 바이패스 소자는 각각의 버퍼의 입력과 출력 사이에 제공되는 인지된 값의 저항이다. 다른 실시예에서는, 각각의 버퍼의 입력과 출력 사이에 전송 게이트가 제공된다. 버퍼로부터 전력 및 접지 접속을 차단하는 데 다른 방법으로서, 누설 또는 파라메트릭 테스트 동안 버퍼가 사용 불가능하도록 3상태(tri-state) 버퍼가 사용될 수 있다.
또한 본 발명에 따르면, 테스트 측정으로부터 버퍼 지연을 효과적으로 보정하기 위해 원격 버퍼를 보정하는 방법이 제공된다. 제1 보정 방법은 활성화 버퍼와 함께, 파라메트릭 테스트를 위한 테스트 모드와 유사하게, 누설 테스트 모드를 사용하고, 시간 도메인 반사계(TDR; time domain reflectometer) 측정을 더 사용한다. 버퍼 지연에 의해 도입된 불연속성이 누설 전류의 TDR 측정에서 검출되어, 테스터가 버퍼 지연을 보상할 수 있게 한다. 제2 보정 방법은 버퍼 지연 없이 개별적인 테스터 채널을 사용하고, 버퍼 지연된 채널과 비교하여 버퍼 지연을 제거한다. 모든 버퍼가 동일한 웨이퍼에 대한 것이라면, 제2 방법은 모든 버퍼된 채널에 동일하게 측정된 버퍼 지연을 적용할 수 있다. 제3 방법은 버퍼되지 않은 프로브 카드를 사용하여 측정된 지연과 같은 인지된 지연을 갖춘 웨이퍼 또는 DUT를 사용한다. 그 다음, 버퍼된 프로브 카드 타이밍 테스트 결과가 인지된 디바이스의 지연을 나타내도록, 버퍼된 프로브 카드 타이밍이 조정될 것이다.
분리 버퍼 지연이 균일함을 보장하기 위해, 버퍼 지연은 각각의 분리 버퍼에 제공되는 전원 전압 또는 전류를 제어하는 중앙 지연 제어 회로에 의해 제어된다. 지연 제어 회로는 레퍼런스 지연 라인 및 레퍼런스 버퍼의 입력에 신호를 제공하는 발진기를 포함한다. 그 다음, 레퍼런스 지연 라인 및 레퍼런스 버퍼는 위상 비교기에 입력을 제공한다. 레퍼런스 지연 라인은 분리 버퍼의 지연을 설정하도록 선택된 길이를 갖는다. 위상 비교기의 출력은 레퍼런스 버퍼 뿐 아니라 브랜치에 제공된 분리 버퍼를 구동하기 위해 루프 필터를 통해 제공된다. 구성될 때, 시스템에서 분리 버퍼의 각각이 그러하듯이, 지연 제어 회로는 효과적으로 지연 잠금(delay-lock) 루프를 형성하고, 레퍼런스 버퍼는 레퍼런스 지연 라인과 동일한 지연을 제공할 것이다.
분리 버퍼의 지연을 변경하는 것은 각각의 분리 버퍼의 출력 전압도 변경하게 될 수 있으므로, 더 나아간 실시예에서는, 두 개의 버퍼가 각각의 채널 브랜치 포인트와 프로브 사이에 차례로 사용된다. 제1 버퍼는 가변 지연 제어가 적용되고, 제2 버퍼는 아무런 지연 제어를 포함하지 않으며 자신의 출력에서 변경되지 않은 시스템 전압을 공급할 수 있다.
본 발명에 대하여 첨부된 도면을 참조하여 보다 상세하게 설명될 것이다.
도 1은 다중 신호 라인으로 팬 아웃되는 단일 전송 라인을 도시한다.
도 2는 분리 버퍼가 제공된 다중 라인으로 팬 아웃되는 단일 전송 라인을 도시한다.
도 3은 반도체 웨이퍼 상의 IC를 테스트하는 종래의 테스트 시스템의 간단한 블록도를 도시한다.
도 4는 각각의 채널이 단일 프로브에 링크된 종래의 테스트 시스템 배치를 나타낸다.
도 5는 단일 채널을 사용하여 다수의 ICs를 동시에 테스트하기 위해 웨이퍼 테스터의 단일 채널이 분리 버퍼를 갖춘 다중 프로브에 팬 아웃될 수 있는 방법을 나타낸다.
도 6은 버퍼에 공급되는 전원 바이어스 전압을 변화시킴으로써 지연 제어되는 분리 버퍼의 일 실시예를 도시한다.
도 7은 제1 인버터만 바뀐 전원 바이어스 전압을 갖는 두 개의 직렬 인버터에 의해 형성된 분리 버퍼를 나타낸다.
도 8은 다중 분리 버퍼의 지연을 제어하는 지연 제어 회로의 상세도를 도시한다.
도 9는 도 8의 루프 필터의 실시예의 상세도를 도시한다.
도 10은 도 9의 회로로부터의 VH 및 VL 신호 출력에 대한 동작 범위를 나타낸 도표를 도시한다.
도 11은 가변 공급 전압 분리 버퍼가 채널 브랜치 포인트 전에 배치되고, 고정 전압 버퍼가 각각의 브랜치에 제공되는 도 8의 다른 예를 도시한다.
도 12는 제1 직렬 CMOS 인버터가 단일 지연 제어 회로에 의해 제어된 지연을 갖는 직렬 CMOS 인버터에 의해 형성된 도 7의 분리 버퍼에 대한 실시예를 나타낸다.
도 13은 차동 증폭기를 통해 전류를 변경함으로써 제어된 지연을 갖는 차동 증폭기로 구성된 분리 버퍼를 갖춘 실시예를 나타낸다.
도 14는 누설 전류 측정을 할 수 있도록 저항에 의해 제공된 버퍼 바이패스 소자를 갖추며 채널의 브랜치에 제공된 분리 버퍼를 도시한다.
도 15는 다중 버퍼를 통해 버퍼 바이패스 소자를 제공하기 위한 도 14의 회로의 변형예를 나타낸다.
도 16은 누설 테스트를 위해 전송 게이트를 사용하여 제공된 버퍼 바이패스 소자를 갖추며 채널의 브랜치에 제공된 분리 버퍼를 도시한다.
도 17은 다중 버퍼를 통해 버퍼 바이패스 소자를 제공하기 위한 도 16의 회로의 변형예를 나타낸다.
도 18 및 도 19는 TDR 측정을 사용하여 버퍼 지연을 결정하는 것을 나타내는 타이밍도이다.
도 6은 버퍼(50)에 공급되는 바이어스 전압을 변화시킬 수 있는 지연 제어를 갖춘 분리 버퍼(50)의 실시예를 도시한다. 도 6에서는, 버퍼(50)는 신호 입력(55) 및 출력(56)을 갖는 인버터(51)를 포함한다. 시스템 전원 전압 레일(57 및 58)은 높은 전압 V+ 및 낮은 전압 V-를 전송한다. CMOS 디바이스로써, 바이어스 또는 전원 전압은 통상적으로 Vdd 및 Vss로 칭해진다. 통상적으로, 레일 전압 V+ 및 V-는 버퍼에 직접 공급된다. 예를 들어, 전압 V+은 5볼트일 수 있으며, V-는 접지 또는 0볼트일 수 있다. 그러나, 전원 전압을 변화시킴으로써 지연을 제어하도록 설정된 지연 제어 회로를 갖춘 도 6에서는, 전압 레일 V+ 및 V-는 높고 낮은 전원 전압으로서 각각의 지연 제어 회로(60 및 61)를 통해 인버터(51)에 제공된다. 도 5 및 도 6의 두 개의 개별적인 지연 제어 회로(60 및 61)로서 도시되었으나, 단일의 조합된 회로가 사용될 수 있다. 또한, 두 개의 회로(60 및 61)가 V+ 및 V- 전압 둘 다를 변경하는 것으로 설명되었으나, 원하는 지연을 달성하기 위해 전압 V+ 또는 V-의 하나가 단독으로 변경될 수 있다.
버퍼에 공급되는 전압을 변화시킴으로써 버퍼 지연을 제어하는 것으로 설명되었으나, 그렇게 하는 경우의 문제는 인버터(51)와 같은 버퍼에 공급되는 전압의 변화가 그것의 출력(56)에 공급되는 높고 낮은 전압을 변화시킨다는 것이다. 본 발명에 따르면, 도 7에 도시된 바와 같이 한 쌍의 인버터(예컨대, CMOS 인버터)로서 각각의 분리 버퍼를 구현함으로써 이러한 문제에 대처한다.
도 7은 이러한 구현예를 도시하고, 인버터(51)에 직렬로 인버터(52)를 추가 하도록 도 6을 변형함으로써 버퍼가 형성된다. 전원 바이어스 전압을 변화시킴으로써 제어되는 지연으로써, 제1 인버터(51)에 공급되는 전압만이 그것의 지연을 제어하도록 변화된다. 제2 인버터(52)에 대한 전원 바이어스 전압은 V+ 및 V- 레일에서 고정된 채로 남는다. 제2 인버터(52)의 출력은 전체 버퍼(50)의 출력(56)이기 때문에, 전체 버퍼(50)의 높고 낮은 출력 전압은 V+ 및 V- 레일에서 고정된다. 어떤 경우 분리 버퍼 출력이 V+ 및 V- 레일에서 고정된 채로 남아야 하기 때문에, 도 7의 회로는 고정된 전원 전압으로써 제2 인버터(52)를 사용한다.
각각의 분리 버퍼에 제공된 상이한 지연 제어 회로로써, 온도 및 디바이스 특성이 분리 버퍼 간의 지연을 변경할 수 있다. 따라서, 각각의 분리 버퍼에 의해 제공되는 지연을 제어하기 위해, 단일 지연 제어 회로가 바람직하다. 다중 지연 제어 회로와 대조적으로 다중 분리 버퍼에 대해 단일 지연 제어 회로를 사용함으로써, 또한 테스트 시스템에 필요한 전체 회로를 현저하게 감소시킬 수 있다.
다중 버퍼의 지연을 제어하는 단일 지연 제어 회로의 상세도가 도 8에 도시된다. 도 5와 마찬가지로, 웨이퍼 테스터 구성의 두 개의 분리 버퍼(501 및 502)에 접속된 지연 회로(70)가 도시된다. 그러나, 지연 제어 회로(70)는 마찬가지로 두 개의 분리 버퍼보다 많은 분리 버퍼에 제공될 수 있거나, 또는 클럭 트리와 같이 웨이퍼 테스터와 다른 유형의 회로의 브랜치에 제공될 수 있다. 또한, 당업자에 의해 이해되는 바와 같이, 도시된 지연 제어 회로(70)는 도 5에 도시된 지연 제어 회로(60 및 61)의 조합으로서, 또는 지연 제어 회로(60 및 61)의 개별로서 기능하도 록 구성될 수 있다.
지연 제어 회로(70)는 레퍼런스 지연 라인(74) 및 레퍼런스 버퍼(76) 둘 다의 입력에 제공되는 주기적인 신호를 생성하기 위한 발진기 또는 클럭 발생기(72)를 포함한다. 발진기는 직렬 접속된 인버터들, 또는 저항과 같은 지연 소자와 직렬의 인버터로부터 형성될 수 있다. 에러 신호는 레퍼런스 지연 라인(74) 및 레퍼런스 버퍼(76)에 동시 입력되는 발진기의 동일한 주기 또는 사이클의 상승 및 하강 에지에서만 유도되기 때문에, 발진기 신호 주파수 및 듀티 사이클은 중요하지 않다.
레퍼런스 지연 라인(74)은 분리 버퍼(501 및 502)를 통하는 원하는 지연과 동일한 지연을 갖도록 구성된다. 당업자에 의해 이해되는 바와 같이, 레퍼런스 지연 라인(74)의 치수는 지연 라인(74)을 통한 지연을 제어하도록 설정될 수 있다. 레퍼런스 지연 라인(74)은 분리 버퍼(501 및 502), 레퍼런스 버퍼(76), 위상 비교기(78) 등을 포함한 집적 회로 상에 구성될 수 있거나, 또는 이러한 집적 회로의 외부에 제공될 수 있다. 집적 회로 상의 컴포넌트의 물리적 치수는 리쏘그라피로 제어될 수 있기 때문에, 파트 투 파트(part-to-part) 변동이 최소화될 수 있다. 절대적이거나 상대적인 지연의 보다 정밀한 제어가 필요한 애플리케이션을 요구하는 데 있어서, 지연 라인(74)을 조정(tune)하기 위해 레이저 트리밍이 적용될 수 있다. 레이저 트리밍이 없으면, 전송 라인을 구성하는 데 사용되는 재료 또는 기판의 티(Tee)로 인해 전송 라인 지연의 약간의 변동이 도입될 수 있다. 이들 경우에서, 전송 라인의 비교적 작은 지연 변동은 지연 잠금 루프를 조정함으로써 안정화될 수 있다.
위상 비교기(78)는 레퍼런스 지연 라인(74) 및 레퍼런스 버퍼(76)로부터의 출력의 위상 차이를 측정한다. 위상 비교기(78)의 출력은 로우 패스 필터, 또는 루프 필터 회로(80)를 구동한다. 필터(80)는 위상 비교기 신호를 필터링하여, 위상 에러에 비례하는 제어 전압을 발생한다. 그 다음, 이러한 위상 에러 제어 전압이 레퍼런스 버퍼(76)의 지연을 조정하는 데 사용된다. 전압 제어된 레퍼런스 버퍼(76), 위상 비교기(78)와 로우 패스 필터(80)의 조합은 일반적으로 “지연 잠금 루프(delay-lock loop)”로 칭해진다. 따라서, 지연 제어 회로(70)는 레퍼런스 버퍼(76)에 대한 타임 프로세스 및 온도 독립적 레퍼런스를 제공하고, 제어 전압을 501 및 502와 같은 다중 분리 버퍼에 더 적용한다.
도 8의 지연 제어 회로(70)는 레퍼런스 버퍼(76)를 통한 지연이 레퍼런스 지연 라인(74)을 통한 지연에 부합하도록 한다. 레퍼런스 지연 라인(74)을 통한 지연은 통상적으로 주변 조건(예컨대, 온도 또는 전원의 전압)에 의해 변화되지 않기 때문에, 지연 제어 회로(70)는 주변 온도 및 그것의 전원의 전압의 변화에도 불구하고 레퍼런스 버퍼(76)를 통한 지연을 일정하게 유지한다.
도 8의 지연 제어 회로(70)는 단일 채널(42)과 DUT(371 및 372) 사이의 브랜치(421 및 422)에 제공된 분리 버퍼(501 및 502)의 바이어스 전압을 더 제어한다. 따라서, 지연 제어 회로(70)는 레퍼런스 버퍼(76) 및 분리 버퍼(501 및 502)를 통한 지연을 일정하게 유지하려고 한다. 두 개의 분리 버퍼(501 및 502)가 도시되었으나, 다른 브랜치에 제공되는 추가적인 버퍼가 도시된 바와 같이 회로(70)에 의해 제어된 지연을 가질 수 있다.
지연 제어 회로(70)는 버퍼 지연을 설정하기 위해 레퍼런스 버퍼(76) 및 분리 버퍼(501 및 502)에 공급된 전압 V+ 및 V-의 어느 하나, 또는 둘 다를 제어하도록 접속될 수 있다. 따라서, 루프 필터(80)로부터의 접속은 V- 또는 V+ 중 하나로부터 변경된 전압을 제공하기 위한 단일 라인일 수 있거나, 또는 V+ 및 V-의 각각으로부터 변경된 전압을 제공하기 위한 두 개의 라인을 갖춘 버스일 수 있다.
버퍼 간의 지연이 실질적으로 동일한 것을 보장하기 위해, 레퍼런스 버퍼(76) 및 분리 버퍼(501, 502 등)는 가능한 한 유사해야 하거나, 또는 적어도 분리 버퍼(501 및 502)를 통한 지연을 받아들일 수 있는 차이 내에 유지하기 위해 필요한 만큼 유사해야 한다. 바람직하게는, 레퍼런스 버퍼(76) 및 분리 버퍼(501 및 502)는 동일한 웨이퍼 상에 제조되고, 가능하면 유사한 디바이스 및 온도 특성을 확보하기 위해 동일한 IC 칩 상에 제공될 수 있다.
레퍼런스 버퍼(76) 및 분리 버퍼(501 및 502)는 도 6에 도시된 단일 인버터 구성이거나, 또는 도 7에 도시된 직렬 인버터일 수 있다. 도 6의 단일 인버터 구성으로써, 지연 제어 회로(70)는 모든 버퍼 인버터에 공급된 전원 전압의 하나 또는 모두를 제어한다. 도 7의 직렬 인버터 구성으로써, 지연 회로(70)는 직렬의 제1 인 버터의 공급 바이어스 전압을 제어하며, 전원 전압은 제2 직렬 인버터에 대하여 V+ 및 V-에서 고정된 채로 남는다. 도 7의 분리 버퍼 구성으로써, 레퍼런스 버퍼(76) 및 분리 버퍼(501 및 502) 모두는 바람직하게 각각의 버퍼에서 지연이 실질적으로 동일한 값으로 정밀하게 제어될 수 있도록 레퍼런스와 분리 버퍼 간의 유사성을 극대화하기 위해 직렬 인버터를 포함한다.
도 9는 로우 패스 필터, 또는 루프 필터(80)에 대한 일 실시예의 상세도를 도시한다. 루프 필터(80)는 도 8에 도시된 위상 비교기(78)의 출력을 적분하도록 기능하고, V+와 V- 시스템 전압 레일 사이의 중앙에 있는 레퍼런스 버퍼(76) 및 분리 버퍼(501 및 502)에 두 개의 중앙 지연 제어 전압 VH 및 VL을 제공한다. 도 9에 도시된 회로는 루프 필터(80)에 대한 일 실시예를 제공하나, 필터 설계는 중요하지 않으며, 당업자에 의해 이해되는 바와 같이 또 다른 로우 패스 필터 회로 구성으로 대신할 수 있다. 예를 들어, 커패시터 및 저항을 사용한 수동 로우 패스 필터는 능동 소자 증폭기(90 및 92)를 포함한 도 9에 도시된 루프 회로(80)를 대신할 수 있다.
도 9의 루프 필터 회로는 입력으로서 전원 레일 전압 V+ 및 V-와, 위상 비교기(78)의 출력을 수신한다. 이들 입력으로부터, 도 9의 회로는 제어 전압 VH 및 VL을 발생한다. 전압 VH는 레퍼런스 버퍼(76) 및 분리 버퍼에 높은 전원 입력(즉, CMOS 인버터에 대한 Vdd 입력)으로서 제공되고, VL은 레퍼런스 버퍼(76) 및 분리 버 퍼에 낮은 전원 입력(즉, CMOS 인버터에 대한 Vss 입력)으로서 제공된다.
루프 필터(80)는 두 개의 차동 증폭기(90 및 92)를 포함한다. 증폭기(90)의 출력은 제어 전압 VH를 제공하고, 증폭기(92)의 출력은 제어 전압 VL을 제공한다. 저항(94)은 레일 전압 V+을 증폭기(90)의 비반전(+) 입력에 접속시키고, 저항(96)은 레일 전압 V-을 증폭기(92)의 비반전(+) 입력에 접속시킨다. 위상 비교기(78)로부터의 출력은 저항(98)을 통해 증폭기(90)의 비반전(+) 입력에 접속되고, 저항(99)을 통해 증폭기(92)의 반전(-) 입력에 접속된다. 반전 입력을 접지 접속시키는 저항(101)과 함께, 자신의 출력을 증폭기(90)의 반전(-) 입력에 접속시키는 저항(100) 및 커패시터(103)에 의해 증폭기(90)에서 피드백이 제공된다. 자신의 출력을 증폭기(92)의 반전(-) 입력에 접속시키는 저항(102) 및 커패시터(104)에 의해 증폭기(92)에서 피드백이 제공된다. 피드백 커패시터(103 및 104)는 증폭기(90 및 92)가 노이즈를 감소시키기 위해 적분기로서 기능할 수 있게 한다. 저항(94, 96, 98 및 99)은 전압 VH와 VL이 V+와 V- 사이 중앙에 있는 것을 보장하도록 기능한다.
대다수의 버퍼를 구동하기 위해, VH 및 VL 출력을 증폭하기 위한 전력 증폭기가 추가될 수 있다. 또한 VH 및 VL 출력과 분리 버퍼의 각각의 입력 사이에 커패시터를 배치하는 것이 바람직할 수 있다. 이러한 커패시터는 전원으로부터의 고주파수 노이즈를 필터링하여 걸러낸다.
도 9의 회로는 분리 버퍼의 출력에서의 디지털 신호가 그것의 전원 입력이 변경되도록 하는 것을 막도록 설계된다. 그렇게 함으로써, V+와 V- 레벨이 변경되 지 않은 채 남아있는 경우 그러하듯이 신호의 상승 또는 하강 에지에서 거의 동일한 시간에 다음의 회로의 변화가 발생할 것이다. 분리 버퍼의 출력이 V+와 V- 사이의 중앙에 있지 않음으로써, 하나의 에지는 보통 아마도 잘못된 테스트 결과가 발생하도록 하는 것보다 다음의 회로 변화를 트리거할 것이다.
도 9에 도시된 회로로써, 위상 비교기(78)로부터의 위상 차이 신호 출력이 커질수록 VH와 VL 간의 차이도 커지게 된다. 분리 버퍼에 적용되는 경우, 버퍼 지연 제어 회로(70)로부터 VH와 VL 간의 차이가 커질수록, 분리 버퍼에 의해 제공되는 지연은 작아진다.
도 10은 도 9의 회로로부터 VH와 VL 신호 출력에 대한 동작 범위를 도시하는 도표이다. VH와 VL의 범위는 저항(94, 96, 98 및 99)에 대해 선택된 값에 따라 좌우될 것이다. 저항(94, 96, 98 및 99)은 바람직하게 위상 차이가 변화하면, VH와 VL 간의 중앙선 전압이 동일하게 남아있는 것을 보장하기 위해, VH 및 VL에 동일한 변동이 발생하도록 선택된다. 저항의 값은 위상 비교기(78)로부터의 위상 차이 출력 신호가 0인 경우 VH가 그 전체 범위의 중앙에 있고, VL이 그 전체 범위의 중앙에 있도록 더 선택된다. VH 및 VL에 대한 특정 범위는 구현될 특정 회로의 필요에 따라 변경될 것이다.
도 11은 도 8의 분리 버퍼 및 지연 제어 회로의 다른 구성을 도시한 것으로, 필요한 전체 회로를 감소시키도록 구성된다. 도 11에서는, 단일 가변 지연 분리 버 퍼(110)가 브랜치 포인트 이전에 채널 또는 전송 라인(42)에 배치된다. 인버터로서 도시된 분리 버퍼(110)는 그것의 지연을 설정하기 위해 지연 제어 회로(70)로부터 가변 전원 바이어스 신호 VL 및 VH를 수신한다. 그 다음, 고정된 지연 버퍼(1121 및 1122)는 팬 아웃 포인트 이후에 브랜치(421 및 422)에 포함된다. 또한 인버터로서 도시된 버퍼(1121 및 1122)는 시스템 전원 레일로부터 고정된 전원 입력 V+ 및 V-를 수신한다. 두 개의 버퍼(1121 및 1122)가 도시되었으나, 팬 아웃은 두 개의 버퍼보다 더 많을 수 있다.
도 11의 직렬 인버터(114 및 116)는 도 8의 레퍼런스 버퍼(76)의 구실을 한다. 인버터(114)는 루프 필터(80)로부터 가변 전원 바이어스 신호 VL 및 VH를 수신한다. 인버터(116)는 고정된 전원 레일 V+ 및 V-를 수신한다. 모든 인버터는 바람직하게 유사한 디바이스 및 온도 변동 특성을 생성하기 위해 동일한 반도체 웨이퍼 상에 형성되는 것을 포함하여, 가능한 한 유사하게 형성된다. 그러한 것으로서, 도 11의 회로는 균일한 지연을 생성하는 분리 버퍼로써 공통 채널로부터의 팬 아웃을 제공한다. 도 11의 회로는 단일 버퍼가 각각의 브랜치 포인트에 필요한 것일 뿐이므로, 도 7에 도시된 바와 같은 버퍼를 사용한 도 8의 회로를 통한 이점을 제공한다.
도 12는 직렬 CMOS 인버터에 의해 형성된 도 7의 분리 버퍼에 대한 실시예를 나타내고, 인버터(51)는 단일 지연 제어 회로(160)에 의해 제어된 지연을 갖고, 인 버터(52)는 고정된 지연을 갖는다. 지연 제어 회로(160)는 도 11의 지연 제어 회로(70)와 마찬가지로, 도 7의 회로(60 및 61)의 기능을 조합한다. CMOS 인버터(51)는 도 11의 회로(70)와 마찬가지로, 지연 제어 회로(160)로부터 발생된 지연 제어 전압 VH 및 VL을 수신하는 PMOS 트랜지스터(121) 및 NMOS 트랜지스터(120)를 포함한다. CMOS 인버터(52)는 마찬가지로 PMOS 및 NMOS 트랜지스터를 포함하며, 트랜지스터는 고정된 V- 및 V+ 전압 레일에 의해 구동된다.
도 13은 도 12의 회로에서 전압을 변경하는 것과 대조적으로 전류를 변경함으로써 제어된 지연을 갖춘 분리 버퍼 구성을 도시한다. 도 13은 버퍼가 CMOS 인버터와 대조적으로 이종 접합 트랜지스터(BJT; bipolar junction transistor)를 사용하여 이루어진 차동 증폭기와 같은 다른 구성을 취할 수 있음을 더 나타낸다. 도시된 바와 같이, 도 13의 버퍼(51)는 지연 제어 회로(161)에 의해 제어된 전류를 갖는 전류 싱크(130)를 갖춘 차동 증폭기이다. 일 실시예에서는, 지연 제어 회로(161)는 도 8의 회로(70)로서 구성될 수 있다. 그러한 지연 제어 회로(161)에 대한 구성에 있어서, 도 8의 루프 필터(80)의 출력은 차동 증폭기 및 차동 증폭기 버퍼(51)로서 구성된 레퍼런스 버퍼(76)의 전류 입력을 공급할 것이다. 도 13의 버퍼(51)는 + 및 - 차동 증폭기 입력을 형성하는 베이스, 전류 싱크(130)에 접속된 공통 이미터, 및 저항(136 및 138)을 통해 V+ 전원 레일에 제공되는 콜렉터를 갖는 BJT 트랜지스터(132 및 134)를 포함한다.
차동 증폭기(51)는 단독으로 사용될 수 있거나, 또는 레일 투 레일(rail-to- rail) 단일 출력을 원하는 경우 제2 증폭기(52)를 통해 출력(56)에 접속될 수 있다. 차동 증폭기(51)는, 저항(136 및 138) 뿐 아니라 전류 싱크(130)가 출력 스윙을 제한하기 때문에 레일 투 레일 V+ 및 V- 전압을 전달하지 않을 것이다. 레일 투 레일 출력을 원하는 경우, 도 13에 도시된 바와 같이 V+ 및 V- 레일에 접속된 제어 전압 VOH 및 VOL를 갖춘 비교기로서 구성된 증폭기(52)는 원하는 레일 투 레일 스윙을 제공할 것이다.
도 14는 파라메트릭 테스트를 위한 누설 전류 측정을 할 수 있도록 분리 버퍼(501-3)의 입력과 출력 사이의 저항(1401-3)에 의해 제공된 버퍼 바이패스 소자와 함께 채널의 브랜치에 제공된 분리 버퍼(501-3)를 도시한다. 저항(1401-3)을 사용하여 제공된 바이패스 소자는 매우 낮은 누설 전류 측정을 가능하게 한다. 낮은 누설 측정을 조절하기 위해, 각각의 버퍼(501-3)의 입력과 출력 사이에 인지된 값의 저항(1401-3)이 접속된다. 도 15는 도 11의 배치와 마찬가지로 다중 버퍼(110 및 1121-3)에 걸쳐 저항(1401-3)을 사용한 버퍼 바이패스 소자를 제공하기 위해 도 14의 회로에 대한 변형예를 나타낸다.
도 14 및 도 15의 구성으로써 누설 전류를 측정하기 위해, 누설 측정 동안 전원과 버퍼 사이, 및 전원과 DUT 사이에 제공되는 높은 임피던스 트랜지스터 스위치 또는 계전기(비도시)를 사용하여, 측정되지 않을 DUT와 모든 버퍼에 대한 전력 및 접지는 비접속된다. 그 다음, 전압이 저항(1401-3)을 통하도록 하고, 전원에 접 속된 채로 남아있는 모든 DUT에 대해 결과적인 전류가 측정된다. 버퍼 및 사용되지 않은 DUT는 마찬가지로 파라메트릭 테스트에 사용될 수 없다.
도 16은 채널에 제공된 버퍼(1501-2)로써 누설 및 파라메트릭 테스트를 할 수 있는 전송 게이트(1451-2)를 사용한 버퍼 바이패스 소자를 제공하는 또 다른 실시예를 도시한다. 전송 게이트(1451-2)는 각각의 버퍼(1501-2)의 입력과 출력 사이에 제공된다. 전송 게이트(1451-2)는 병렬로 접속된 소스-드레인 경로와, 제어 입력을 제공하기 위해 인버터를 통해 함께 접속된 게이트를 갖는 PMOS 및 NMOS 트랜지스터를 갖춘 표준 CMOS 디바이스로서 형성될 수 있다. 전송 게이트(1451-2)는 마찬가지로 버퍼에 걸쳐 접속된 소스-드레인 경로와, 제어를 제공하는 게이트를 갖춘 단일 PMOS 또는 NMOS 트랜지스터로부터 형성될 수 있다. 전송 게이트는 마찬가지로 예를 들어 BJT 트랜지스터를 사용함으로써, 다른 트랜지스터 유형을 사용하여 형성될 수 있다. 도 16은 원하는 경우 전송 게이트(1451-2)를 사용하여 다중 버퍼(110 및1121 -2)에 걸쳐 버퍼 바이패스 소자를 제공하기 위해 도 17의 회로에 대한 변형예를 나타낸다.
전송 게이트(1451-2)로써 파라메트릭 테스트를 제공하기 위해, 일 실시예에서 버퍼(1501-2, 또는 1121-2)는 3상태 모드로 형성되며, 테스트될 DUT에 접속되는 전송 게이트는 사용 가능하다. 이를 나타내기 위해, 도 16 및 도 17에서 서로 다른 시간에 3상태 버퍼 및 전송 게이트가 사용 가능하도록 반대 극성으로 제공되는 출력 가 능 신호 OE가 도시된다. 이 실시예는 더 큰 누설 값을 측정하기 위해 적합할 것이고, 버퍼 디바이스의 전력 및 접지의 비접속을 필요로 하지 않을 것이다. 마찬가지로, 전력은 테스트되지 않는 DUT에 접속된 채로 남을 수 있다. 도 17의 구성으로써, 버퍼(110)는 그것의 신호 경로가 버퍼(1121-2)에 의해 차단되므로 3상태 버퍼가 아니다. 그러나, 그로부터의 누설이 테스트 측정에 영향을 미칠 경우, 3상태 디바이스로서 버퍼(110)를 가지는 것이 바람직할 수 있다. 도 11에 관련하여 설명된 바와 같이, 도 17의 구성은 지연 제어 회로로부터 더 적은 라인을 더 사용한다.
본 발명은 본 발명에 따라 설명된 바와 같은 버퍼 바이패스 소자를 갖는 버퍼를 갖춘 시스템을 보정하는 방법을 더 제공한다. 보정은 버퍼를 포함한 채널 라인을 사용하여 이루어지는 테스트 결과로부터 버퍼 지연이 보정될 수 있도록, 버퍼를 통한 지연의 지시를 제공한다. 보정 절차는 도 14 내지 도 17에 도시된 임의의 회로 구성을 사용하여 수행될 수 있다.
제1 보정 방법은 활성화된 버퍼 또는 버퍼들과 함께, 나아가서는 종래의 시간 도메인 반사계(TDR; time domain reflectometer) 측정과 함께, (누설 테스트 모드에서 사용 가능한) 버퍼 바이패스 소자를 통해 제공되는 누설 전류의 테스트를 사용한다. TDR 비교기를 사용하여 버퍼 지연에 의해 도입된 불연속성이 검출 및 측정되고, 따라서 테스트 시스템의 테스터로 하여금 버퍼 지연을 제외함으로써 테스트 시스템에서 버퍼를 계산하고 보상할 수 있게 한다. TDR 측정에 있어서, 테스트 펄스가 제공되고, 반사 펄스가 버퍼 입력 및 출력으로부터 측정된다. 버퍼의 입력 과 출력으로부터 반사의 수신 간의 시간 차이가 버퍼를 통한 지연을 결정하는 데 사용된다. 다중 버퍼가 채널에서 직렬로 제공된 경우, 마찬가지의 계산이 다른 버퍼에 대해 사용된다.
도 18 및 도 19는 다른 길이 지연을 제공하는 버퍼로써 TDR 측정을 사용한 버퍼 지연의 결정을 나타내는 타이밍도이다. 도 18은 TDR 측정 디바이스로부터 제공된 펄스(160)와, 펄스가 거의 버퍼 지연과 동일한 경우 버퍼의 입력 및 출력으로부터 결과적인 복귀 반사(162 및 164)를 도시한다. 도 18에 도시된 바와 같이, 버퍼 지연은 버퍼의 입력과 출력으로부터 반사(162 및 164)의 상승 에지 간의 시간 차이를 측정함으로써 결정된다. 도 19는 TDR 디바이스로부터 제공된 펄스(170)와, 펄스가 버퍼 지연보다 작은 경우의 결과적인 복귀 반사(172 및 174)를 도시한다. 버퍼의 입력 및 출력으로부터의 반사 펄스(172 및 174)가 분리되었으나, 두 개의 반사된 펄스(172 및 174)의 상승 에지 간의 마찬가지의 측정으로 버퍼 지연을 결정한다.
버퍼 지연을 결정하고 제거하는 제2 보정 방법에서는, 버퍼를 포함하는 채널로부터 개별적인 비교 테스트 채널이 사용된다. 채널에 접속된 공통의 디바이스의 지연을 결정하는 측정이 이루어지고, 결과의 비교가 이루어지고, 그 차이는 버퍼 지연을 나타낸다. 테스트 시스템의 모든 버퍼가 동일한 다이 상에 있거나, 또는 동일한 웨이퍼로부터 동일한 온도에 이루어진 것이라고 한다면, 이 방법은 하나의 버퍼에 대한 버퍼 지연 결정이 모든 버퍼된 채널에 대한 버퍼 지연으로서 사용될 수 있게 한다.
버퍼 지연을 결정하고 제거하는 제3 보정 방법에서는, 인지되거나 보정된 지연을 갖는 다른 웨이퍼 또는 DUT가 사용된다. 테스트 디바이스의 지연이 버퍼되지 않은 채널을 사용하여 결정될 수 있다. 그 다음, 버퍼된 채널로써 측정이 이루어지고, 버퍼된 채널의 측정은 인지된 디바이스의 보정된 지연과 다른 지연을 제외함으로써 버퍼로부터 야기되는 임의의 지연을 효과적으로 보정하도록 조정된다.
이상, 본 발명을 상세하게 설명하였으나, 이는 단지 당업자에게 본 발명을 형성하고 사용하는 방법에 대해 교시하는 것이다. 많은 추가적인 변형이 다음의 청구범위에 의해 정의되는 본 발명의 범주에 속할 것이다.

Claims (26)

  1. 전자 디바이스를 테스트하는 테스트 시스템의 테스트 채널에 제공되는 분리 버퍼(isolation buffer);
    상기 분리 버퍼의 신호 입력과 출력 사이의 테스트 채널에 제공된 버퍼 바이패스 소자; 및
    상기 전자 디바이스와 접촉하도록 구성된 테스트 프로브
    를 포함하고, 상기 테스트 채널은 일단에서(at one end) 상기 전자 디바이스의 테스트를 제어하는 테스터에 전기적으로 접속하고 상기 테스트 프로브에 있는 타단에서 종단되도록 구성되는 것인 장치.
  2. 청구항 1에 있어서, 상기 버퍼 바이패스 소자는 저항을 포함하는 것인 장치.
  3. 청구항 1에 있어서, 상기 버퍼 바이패스 소자는 전송 게이트를 포함하는 것인 장치.
  4. 청구항 3에 있어서, 상기 분리 버퍼는 3상태(tristate) 버퍼인 것인 장치.
  5. 청구항 4에 있어서, 상기 3상태 버퍼가 사용가능한(enabled) 경우에는 상기 전송 게이트를 사용불가능하게 하고 상기 3상태 버퍼가 사용불가능한(disabled) 경우에는 상기 전송 게이트를 사용가능하게 하는 신호가 제공되는 것인 장치.
  6. 청구항 1에 있어서, 상기 버퍼 바이패스 소자는 트랜지스터를 포함하는 것인 장치.
  7. 청구항 6에 있어서, 상기 트랜지스터는 상기 분리 버퍼의 입력과 출력 사이에 접속된 소스-드레인 경로를 갖는 CMOS 디바이스인 것인 장치.
  8. 전자 디바이스들을 테스트하는 테스트 채널들에 제공된 분리 버퍼들;
    상기 분리 버퍼들과 병렬로 제공된 버퍼 바이패스 소자들;
    상기 테스트 채널들을 상기 전자 디바이스들의 테스트를 제어하는 테스터에 전기적으로 접속하도록 구성된 전기적 인터페이스; 및
    상기 전자 디바이스들과 접촉하도록 구성된 테스트 프로브들
    을 포함하고, 상기 전기적 인터페이스는 상기 테스트 프로브들에 전기적으로 접속된 것인 프로브 카드.
  9. 청구항 8에 있어서, 상기 테스트 채널들은 상기 테스트 프로브들 중 하나의 테스트 프로브에서 각각 종단되는 것인 프로브 카드.
  10. 청구항 9에 있어서, 상기 테스트 프로브들은 탄성 스프링을 포함하는 것인 프로브 카드.
  11. 청구항 8에 있어서, 상기 버퍼 바이패스 소자들은 저항을 포함하는 것인 프로브 카드.
  12. 청구항 8에 있어서, 상기 버퍼 바이패스 소자들은 전송 게이트를 포함하는 것인 프로브 카드.
  13. 전자 디바이스들을 테스트하는 테스터에 전기적으로 접속하도록 구성된 신호 라인;
    상기 신호 라인으로부터 상기 전자 디바이스들 각각에 접촉하도록 구성된 복수의 테스트 프로브들로의 복수의 브랜치들;
    분리 버퍼들로서, 각각의 분리 버퍼가 상기 브랜치들 중 하나의 브랜치에 제공되는 것인, 상기 분리 버퍼들; 및
    버퍼 바이패스 소자들로서, 각각의 버퍼 바이패스 소자는 상기 분리 버퍼들 중 하나의 분리 버퍼와 병렬로 전기적으로 접속되어 있는 것인, 상기 버퍼 바이패스 소자들
    을 포함하는 장치.
  14. 청구항 13에 있어서, 상기 신호 라인에 제공된 추가적인 버퍼를 더 포함하고, 상기 추가적인 버퍼는 상기 분리 버퍼들의 입력들에 접속된 출력을 가지며, 상기 버퍼 바이패스 소자들 각각은 상기 추가적인 버퍼의 입력과 상기 분리 버퍼들 중 하나의 분리 버퍼의 출력 사이에 전기적으로 접속되는 것인 장치.
  15. 청구항 13에 있어서, 상기 버퍼 바이패스 소자들은 저항을 포함하는 것인 장치.
  16. 청구항 14에 있어서, 상기 버퍼 바이패스 소자들은 전송 게이트를 포함하는 것인 장치.
  17. 청구항 16에 있어서, 상기 추가적인 버퍼는 3상태(tristate) 버퍼를 포함하는 것인 장치.
  18. 청구항 17에 있어서, 상기 3상태 버퍼가 사용가능한(enabled) 경우에는 상기 전송 게이트를 사용불가능하게 하고 상기 3상태 버퍼가 사용불가능한(disabled) 경우에는 상기 전송 게이트를 사용가능하게 하는 신호가 제공되는 것인 장치.
  19. 청구항 13에 있어서, 추가적인 버퍼들을 더 포함하고, 각각의 추가적인 버퍼는 상기 브랜치들 중 하나의 브랜치에서 상기 분리 버퍼들 중 하나의 분리 버퍼와 직렬로 제공되며, 상기 버퍼 바이패스 소자들은 각각의 브랜치에서 상기 직렬 버퍼들과 병렬로 제공되는 것인 장치.
  20. 청구항 13에 있어서,
    상기 분리 버퍼들에 가변 지연 제어 입력을 제공하는 출력을 갖는 지연 제어 회로를 더 포함하고, 상기 지연 제어 회로는 상기 분리 버퍼들을 통한 지연이 시간 지연 레퍼런스를 통한 지연에 실질적으로 부합하도록 제어하기 위해 자신의 출력에서 지연 제어 전압 포텐셜을 설정하는 것인 장치.
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