JP2008512682A5 - - Google Patents
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Claims (33)
- 電子デバイスをテストするためのテストシステムのテストチャネルにおいて提供された分離バッファと、
該テストチャネルにおいて、該分離バッファの信号入力と出力との間に提供されたバッファバイパス素子と、
該電子デバイスに接触するように構成されたテストプローブと
を含み、
該テストチャネルは、該電子デバイスのテストを制御するためにテスタの1つの端部において電気的に接続しており、該テストプローブの別の端部において終端するように構成されている、装置。 - 前記バッファバイパス素子が伝送ゲートを含む、請求項1に記載の装置。
- 信号が、トライステートバッファが動作可能にされるときには前記伝送ゲートを動作不能にするために、該トライステートバッファが動作不能にされるときには該伝送ゲートを動作可能にするために提供される、請求項2に記載の装置。
- 前記バッファバイパス素子がトランジスタを含む、請求項1に記載の装置。
- 前記トランジスタが、前記分離バッファの入力と出力との間に接続されたソースドレイン経路を有するCMOS装置である、請求項4に記載の装置。
- 電子デバイスをテストするためのテストチャネルにおいて提供された分離バッファと、
該分離バッファと並列に提供されたバッファバイパス素子と、
該電子デバイスのテストを制御するために該テストチャネルをテスタに電気的に接続するように構成された電気的インターフェースと、
該電子デバイスに接触するように構成されたテストプローブと
を含み、
該電気的インターフェースは、該テストプローブに電気的に接続されている、プローブカード。 - 前記テストチャネルはそれぞれ、前記テストプローブのうちの1つにおいて終端している、請求項6に記載のプローブカード。
- 前記プローブ接触点は弾力性のばねを含む、請求項7に記載のプローブカード。
- 前記バッファバイパス素子は伝送ゲートを含む、請求項6に記載の装置。
- 電子デバイスをテストするためのテスタに電気的に接続するように構成された信号ラインと、
該電子デバイスのうちの1つに接触するように構成された、該信号ラインから複数のテストプローブまでの複数の分岐と、
分離バッファであって、該分離バッファのそれぞれは該分岐のうちの一つにおいて提供される、分離バッファと、
バッファバイパス素子であって、該バッファバイパス素子それぞれは該分離バッファのうちの1つと電気的に並列に接続されている、バッファバイパス素子と
を含む、装置。 - 前記信号ラインにおいて提供されるさらなるバッファであって、前記分離バッファの入力に接続される出力を有するさらなるバッファをさらに含み、前記バッファバイパス素子は該さらなるバッファの入力と該分離バッファのうちの1つの出力とに電気的に接続されている、請求項10に記載の装置。
- 前記バッファバイパス素子は伝送ゲートを含む、請求項10に記載の装置。
- 前記さらなるバッファはトライステートバッファを含む、請求項12に記載の装置。
- 信号が、前記トライステートバッファが動作可能にされるときには前記伝送ゲートを動作不能にするため、該トライステートバッファが動作不能とされるときには該伝送ゲートを動作可能とするために提供される、請求項13に記載の装置。
- さらなるバッファであって、該さらなるバッファそれぞれは、前記分岐のうちの1つにおいて前記分離バッファのうちの1つと直列に提供される、さらなるバッファをさらに含み、前記バッファバイパス素子は該分岐それぞれにおいて該直列バッファと並列に提供される、請求項10に記載の装置。
- 前記分離バッファに可変遅延制御入力を提供する出力を有する遅延制御回路であって、遅延時間基準を通して遅延を実質的に合わせるように該分離バッファを通して遅延を制御するために、その出力で遅延制御電位を設定する該遅延制御回路をさらに含む、請求項10に記載の装置。
- テスト回路におけるバッファの遅延を測定する方法であって、該方法は、
該バッファを通して信号パルスを提供することと、
該バッファの入力と出力との間に提供されたバッファバイパス素子から反射される該信号パルスを測定することと、
時間領域反射率計算を使用して、該反射された信号パルスから、該バッファによってもたらされた遅延を決定することと
を含む、方法。 - 前記バッファ出力はテストプローブに接続されている、請求項17に記載の方法。
- テスト回路におけるバッファの遅延を測定する方法であって、該バッファは第1伝送ラインに提供され、該方法は、
該第1伝送ラインおよび該バッファの遅延を測定することと、
バッファなしの該第1伝送ラインと実質的に同様な第2伝送ラインの遅延を測定することと、
該バッファ付該第1伝送ラインを通る遅延と該第2伝送ラインを通る遅延との間での相違を決定することによって、該バッファを通る遅延を計算することと
を含む、方法。 - バッファバイパス素子は前記バッファの入力と出力との間に提供される、請求項19に記載の方法。
- テスト回路におけるバッファの遅延を較正する方法であって、該方法は、
該バッファ付テスト装置を使用して、既知の遅延を有する装置の遅延を測定することと、
該既知の遅延を有する該装置の該測定された遅延と比較することによって、該バッファの該遅延を較正することと
を含む、方法。 - バッファバイパス素子が、前記バッファの入力と出力との間に提供された、請求項21に記載の方法。
- それぞれのバッファバイパス素子は、前記分離バッファのうちの1つの入力および出力に電気的に接続されている、請求項10に記載の装置。
- 前記テストプローブは、弾力性のばね構造を含んでいる、請求項10に記載の装置。
- 前記テストプローブは、弾力性のばね構造を含んでいる、請求項6に記載のプローブカード。
- 前記テストチャネルのうちの少なくとも1つは、複数の分岐信号ラインに電気的に接続された共通の信号ラインを含んでおり、それぞれの分岐信号ラインは、前記プローブのうちの1つにおいて終端している、請求項6に記載のプローブカード。
- 前記テストチャネルのうちの前記少なくとも1つにおいて、前記分離バッファのうちの1つが前記分岐ラインのそれぞれに提供される、請求項26に記載のプローブカード。
- 前記テストチャネルのうちの前記少なくとも1つにおいて、それぞれのバイパス素子は、前記分離バッファのうちの1つの入力および出力に接続されている、請求項27に記載のプローブカード。
- 前記テストチャネルのうちの前記少なくとも1つの前記共通の信号ラインにおいて提供されたさらなる分離バッファをさらに含んでいる、請求項27に記載のプローブカード。
- 前記テストチャネルのうちの前記少なくとも1つにおいて、
前記さらなる分離バッファの出力は、前記分離バッファの入力に接続されており、
それぞれのバイパス素子は、該さらなる分離バッファの入力と該分離バッファのうちの1つの出力とに接続されている、請求項29に記載のプローブカード。 - 前記テストチャネルは、複数の分岐信号ラインに電気的に接続された共通の信号ラインを含んでおり、前記装置は、
テストされるべき複数の電子デバイスに接触するように構成された複数のテストプローブであって、それぞれの分岐は、該複数のテストプローブのうちの1つにおいて終端している、複数のテストプローブと、
該分岐のうちのそれぞれの分岐において提供されている複数の分離バッファと、
複数のバッファバイパス素子であって、それぞれのバッファバイパス素子は、該分離バッファのうちの1つと電気的に並列に接続されている、バッファバイパス素子と
をさらに含んでいる、請求項1に記載の装置。 - テスタをさらに含んでおり、該テスタは、前記テストチャネルを介して前記電子デバイスにテスト信号を提供することによって、該電子デバイスのテストを制御するように構成されている、請求項31に記載の装置。
- 前記テストプローブは、弾力性のばね構造を含んでいる、請求項31に記載の装置。
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