CN103378826B - 高精度单沿捕获以及延迟测量电路 - Google Patents

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Abstract

提供了高精度单沿捕获以及延迟测量电路。提供在两个信号之间的延迟的片上测量的方法和电路包括第一和第二延迟链（241、242），所述第一和第二延迟链有被连接到取样锁存器（222‑227）的不同延迟值，每个取样锁存器包括耦合于所述第一延迟链的相邻延迟元件之间的数据输入和耦合于所述第二延迟链的相邻延迟元件之间的时钟输入，因此捕获了信号的高精度延迟测量。

Description

高精度单沿捕获以及延迟测量电路
技术领域
本发明通常针对信号定时测量。在一方面中，本发明涉及用于校准、测量、以及测试集成电路器件信号的一种片上方法和系统。
背景技术
无论集成为离散组件或在片上系统（SoC）应用中，各种电子电路的性能和功能可通过测量电子电路发展的内部和外部信号进行评估。例如，特别是随着处理器和DRAM速度的增加，存储器子系统（例如，双倍数据速率（DDR）同步动态随机存取存储器（SDRAM））需要数据和时钟插针信号的精确定时和测试以确保适当操作和符合电子和/或定时规格。常规信号测量技术使用外部自动化测试设备（“ATE”）工具。所述工具昂贵、缓慢并且操作起来复杂。片上测量电路也可以被使用，例如带有单个捕获触发器的延迟链电路、通过内插器电路延迟锁相环路时钟的延迟锁相环（DLL）电路、以及带有延迟链的电路和有相同的时钟信号以测量信号倾斜和抖动的多捕获触发器电路。此外，可以应用带有不同校准频率的时钟以通过使用复杂控制和支持逻辑测量跨越多个时钟周期的信号。不幸的是，现有信号测量技术不仅带来了有限的测量间隔粒度或分辨率，还带来了过度的电路复杂性和成本。
附图说明
当结合附图考虑优选实施例的下面详细描述时，本发明可得到理解，并且可以获得本发明的多个目的、特征以及优点，其中：
图1是根据本发明选定的实施例的用于测量第一和第二信号之间的延迟的高精度片上测量电路的简化电路原理图；
图2是根据本发明选定的实施例的内置自校准延迟测量电路的简化原理图；
图3描述了根据本发明选定的实施例的在片上测量电路的不同触发器器件处测量的信号变化延迟的仿真图；
图4是根据本发明选定的实施例的可用于延迟测量电路的延迟缓冲器结构的简化电路原理图；
图5是根据本发明选定的实施例的连接在环形振荡器配置中用于校准延迟测量电路的测量分辨率的多个延迟测量电路的简化原理方框图；以及
图6描述了根据本发明选定的实施例的提供两个信号之间的延迟的高分辨率测量的示例流程图。
具体实施方式
描述了用于通过使用两个延迟链的延迟差异以在多个捕获触发器处定时和捕获信号以精确地识别可用于计算信号（例如，数据和时钟信号）中的传播延迟的信号变化，来测量信号的一种高精度片上延迟测量电路、系统、以及方法。通过应用将要测量的第一信号和第二可调节的时钟信号分别到有不同延迟值的第一和第二延迟链，第一和第二信号之间的延迟差异可以在被连接在延迟链之间的捕获触发器处被捕获，因此对照第一信号的已知“时间0”发射时间提供第一信号的高精度延迟测量。延迟测量电路可以包括被串联连接以接收第一信号的第一多分头延迟链和被串联连接以接收第二独立时钟信号的第二多分头延迟链，所述第二独立时钟信号同步或异步于第一信号的发射。在本发明说明的实施例中，第二延迟链的每分头延迟稍微大于第一延迟链的每分头延迟。在另一个实施例中，第二延迟链的每分头延迟也可以稍微小于第一延迟链的每分头延迟。此外，捕获触发器或锁存器被连接在第一和第二延迟链之间以便第一延迟链的分头点分别地被连接到捕获触发器的数据端口，以及第二延迟链的分头点分别地被连接到捕获触发器的时钟端口。在这种配置下，第一和第二信号之间的延迟可以源自捕获触发器的锁存值，其中带有由第一和第二延迟链之间的延迟每分头中的差异决定的测量精度。此外，延迟测量电路可以被校准以通过连接环形振荡器配置中的测量电路决定测量精度，其中最后块的输出被倒转并且被启动以反馈到第一块的输入以便电路自动地无限振荡直到环形振荡器配置被通过禁止从最后块的倒转输出到第一块的输入的反馈路径而禁止。通过测量形成于第一和第二延迟链的环形振荡器的振荡器周期，基于在延迟测量电路（例如，来自多路复用器的延迟）中的延迟分头和任何附加延迟元件的数量，可计算最小测量分辨率。在其它实施例中，最小测量分辨率或可通过将数据和时钟振荡器环形周期应用到平衡的混合器和滤波器，而用单个测量来决定。在公开的高精度片上测量电路的情况下，成本和复杂性被降低以用于提供生产I/O AC规格符合测试。此外，高分辨率传播延迟测量可以被获得以用于很多用途，包括但不限定于信号测试和对齐控制。
通过参照附图，本发明的各说明性实施例现在被详细地描述。虽然在下面的描述中陈述了各种细节，应了解本发明或可在没有那些细节的情况下实施，并且可对在本发明的描述作出很多特定于实现的决定以实现电路设计者的特定目标，例如符合工艺技术或与设计相关的约束。所述技术和约束从一个实现到另一个实现是不同的。虽然这种发展工作可是复杂的并且是费时的，然而对得益于本公开的技术领域中的那些普通技术来说，其可是一个例行任务。例如，选定的方面以简化原理图的形成被显示，而不是详细的，目的是为了避免限制或模糊本发明。此外，在对计算机存储器中的数据上的算法或操作方面，呈现了本发明提供的详细描述的一些部分。本领域技术人员通过使用这样的描述和表征将他们的工作内容传送给本领域的其它技术人员。下面通过参照附图，本发明的各说明性实施例现在将被详细地描述。
申请人决定需要一种改进的信号测量系统和方法。所述系统和方法解决了现有技术中的各种问题。其中常规解决方案和技术的各种限制和劣势对本领域技术人员来说变的很明显。因此，申请人在本发明中公开了不同电子电路的各种性能和功能方法。所述电子电路可通过检测不同信号的信号变化被评估以获得信号的与计时相关的信息。为了说明如何评估信号变化以测量两个不同信号之间的延迟的一个例子，现在可以参照图1。图1描述了根据本发明选定的实施例的用于测量一个或多个输出信号（例如，信号A、B）的高精度片上测量（“ODM”）电路的简化电路原理图。在图1显示的例子中，当数据和来自DDR信号源102的时钟信号跨越宽的互连总线120（例如DDR总线）被平行传送到数据和时钟插针121、122的时候，信号A、B可生成于片上系统器件101。然而，本发明公开的信号测量技术可用于其它应用，包括但不限定于评估和测试符合规范的输入/输出（I/O）接口信号。
在图1显示的所描述的DDR信号测量例子中，一个或多个高精度片上测量（“ODM”）电路105-107被提供以用于与常规测试系统相比以缩短了的测试时间、成本、以及复杂性来评估数据和/或时钟信号。特别是，第一ODM电路105被连接以对照时钟输入信号109测量来自DDR源102的第一数据信号A103，第二ODM电路106被连接以对照时钟输入信号（未单独地显示）测量来自DDR源102的第二时钟信号B104，第三ODM电路107被连接以对照时钟输入信号（未单独地显示）测量来自DDR源102的另一个数据或时钟信号等等。第一ODM电路105的时钟输入信号109被显示生成有片上时钟信号生成器108，例如锁相环路生成器等等。然而，应了解每个ODM电路的时钟输入信号或单独地在片上或片外被生成以便独立地以及异步或同步发射被测量的数据信号（例如，信号A103）。
每个ODM电路（例如，105）包括第一和第二延迟线或链11、12。第一延迟线11接收第一信号103，例如通过芯片101被逐出I/O121的数据信号，并且包括多个延迟元件11a-11f，所述多个元件被串联连接以生成延迟输出信号110。以类似的方式，第二延迟线12接收独立的时钟信号109，所述信号109被提供给多个延迟元件12a-12f，所述多个元件被串联连接以生成延迟的时钟输出信号112。虽然作为延迟缓冲器被说明，每个延迟元件11a-11f、12a-12f可通过多于一个的倒转器、反相传输门、堆叠倒转器、逻辑门等等被实施。在本发明说明的一个实施例中，第二延迟线12中的延迟元件12a-12f被设计为有大于第一延迟线11中的延迟元件11a-11f的信号延迟，其中延迟中的差异定义了ODM电路105的最小分辨率d。在其它实施例中，第二延迟线12中的延迟元件12a-12f也可以被设计为有小于第一延迟线11中的延迟元件11a-11f的信号延迟。此外，应了解数据输出信号110和时钟输出信号112被用于连接在环形振荡器配置中的ODM电路105。
ODM电路105还包括多个取样锁存器或触发器13以用于分头第一和第二延迟线11、12以便取样锁存器13a-13f的每个数据输入（D）被连接到来自第一延迟线11的相应的延迟元件输出，以及取样锁存器13a-13f的每个时钟输入被连接到来自第二延迟线12的相应的延迟元件输出。如所说明的，来自取样锁存器/触发器13的输出Q1-Q6通过一个或多个（例如，n）输出线111被连接到电路105的沿以传送来自Q1-Q6的测量结果。
在这种配置的情况下，取样锁存器13a-13f被利用来自第二延迟线12的延迟元件12a-12f的输出单独地锁定。单独的时钟通过设计第二延迟线12以具有与第一延迟线11不同的每分头延迟。在第一和第二延迟线11、12的不同延迟的情况下，取样锁存器13a-13f的单独的时钟信号源自时钟信号109，因为每个连续的取样锁存器时钟信号通过等于最小分辨率d的附加的延迟被延迟。因此单独地锁定的取样锁存器13a-13f进行操作以基于连续的取样锁存时钟信号的到来传送从第一延迟线11接收的取样数据（D）。在所显示的实施例中，六个取样锁存器13a-13f或可被采用，虽然附加的或更少的取样锁存器或可被使用，取决于给定器件的结构或带宽需求。
通过输入第一和第二信号（例如，数据信号103和时钟信号109）到ODM电路105来测量第一信号中的沿变化，第一延迟线11中的延迟元件11a-11f提供了第一信号A103的延迟版本作为相应的取样锁存器13a-13f的数据输入（D）,以及由于通过第二延迟线12引入到第二信号109的延迟，取样锁存器13a-13f被单独地锁定。如果相对于第一信号103，时钟信号109稍微早点或稍微延迟（但是依然在ODM电路的预定的测量窗口中），一个或多个最初的取样锁存器（例如，13a-13c）在变化（例如，逻辑值0）之前锁存了信号A103的值，而剩余的取样锁存器（例如，13d-13f）在变化（例如，逻辑值1）之后锁存了信号A103的值。通过分析来自在n输出线111处传送的取样锁存器13a-13f的输出（例如，Q1-Q6），延迟测量可源自存储在取样锁存器13a-13f中的二进制数据结果的序列，其中沿或变化通过彼此不同的值（例如，10、01）的二进制数字表示。在图1中，数据信号131的变化时间窗口134作为一组二进制数据结果133被评估，所述二进制数据结果133来自由参考时钟132的变化触发的取样寄存器13。参考时钟132的变化沿从通常定义的“时间0”被建立。因此相对于结合所述组二进制数据结果133的参考时钟132的变化沿，“时间0”和131的变化沿之间的延迟被测量。对比常规延迟测量电路，ODM电路105的测量精度不受延迟链的倒转器/缓冲器延迟的限定。相反，ODM电路105可以实现由第一和第二链中的延迟元件之间的延迟d的差异定义的测量分辨率。这种延迟差异可以通过电路设计技术向0ps调谐，例如调整在延迟链中的倒转器/缓冲器之间的负载差异。当然，其它延迟调整技术可以被使用，包括但不限定于使用不同大小和/或不同延迟值的VT级别晶体管。
现在参照图2，描述了测量一对输入信号（例如，data_in和clk_in）之间的延迟的内置自校准延迟测量电路200的简化原理方框图。在延迟测量电路200中，输入信号被连接到稍微不同延迟的第一和第二延迟链241、242。延迟测量电路200还包括一对用于受控于多路复用选择线来多路复用输入信号和校准信号的输入多路复用器201、211。第一多路复用器201受控于第一多路复用选择线（odm_data_sel）选择性地传送数据输入信号（data_in）和数据校准信号（odm_data），而第二多路复用器211受控于第二多路复用选择线（odm_clk_sel）选择性地传送时钟输入信号（clk_in）和时钟校准信号（odm_clk）。输入多路复用器201、211对可以共享共同设计以便在穿过多路复用器201、211的信号上施加共同延迟M。
第一分头延迟链241由延迟元件202-207形成以及第二分头延迟链242由延迟元件212-217形成，其中延迟元件可通过一个或多个延迟缓冲器、倒转器、反相传输门、堆叠倒转器、逻辑门等等被实施。在本发明说明的实施例中，第二延迟链242中的延迟元件212-217被设计并且形成以有稍微大于第一延迟链241中的延迟元件202-207的延迟，以便第二延迟链242的每分头延迟稍微大于第一延迟链241的每分头延迟。在其它实施例中，第二延迟链242中的延迟元件212-217也可以被设计以有稍微小于第一延迟链241中的延迟元件202-207的延迟以便第二延迟链242的每分头延迟稍微小于第一延迟链241的每分头延迟。例如，第一延迟链缓冲器202在接收的信号上施加延迟D，而第二延迟链缓冲器212在接收的信号上施加延迟D+d。第二延迟链242中的较大的每分头延迟的累积效应是每个延迟元件212-217在第一延迟链241上强加了关于信号的附加的延迟值d。这意味着来自数据链缓冲器202的累积输出有M+D的延迟以及来自时钟链缓冲器212的累计输出有M+D+d的延迟，而来自数据链缓冲器203的输出有M+2D的延迟以及来自时钟链缓冲器213的输出有M+2D+2d的延迟，等等。在第一和第二延迟链241、242的末端处，来自第一延迟链241的数据输出date_out有总延迟M+6D，而来自第二延迟链242的时钟输出clk_out有总延迟M+6D+6d。
为了捕获相对于第二时钟信号（例如，clk_in）的第一输入信号（例如，data_in）内的沿到达，一组取样锁存器222-227被连接以受控于由第二延迟链242提供的时钟对第一延迟链241进行分头。在选定的实施例中，取样锁存器222-227作为触发器（FF）器件被实施，以便第一延迟链241的分头点被连接到FF锁存器222-227的数据端口，以及第二延迟链242的分接头被连接到同一FF锁存器222-227的时钟端口。在这种配置的情况下，两个输入信号（例如，通过输入多路复用201、211传送的data_in和clk_in）之间的延迟可以源自FF锁存器222-227的锁存值，所述锁存值被利用来自第二延迟链242的调整的时钟沿锁定。以及通过使用在延迟测量电路200以外的控制逻辑，所述延迟测量电路200在输入信号对的数据data_in发射之前建立了共享共用启动时间“时间0”，在取样锁存器222-227处捕获的第一输入信号（例如，data_in）中的观测沿到达可以被用于测量或计算在第一输入信号上的沿的相关到达时间。测量精度不受延迟链241、242的倒转器/缓冲器延的限定，但是受两个延迟链241、242中的延迟元件之间的差异d的限定。在公开的高精度片上测量电路的情况下，成本和复杂性被降低以提供生产I/O规格符合测试。此外，高分辨率传播延迟测量可以被获得以用于很多用途，包括但不限定于信号测试和对齐控制。
除了测量一个或多个输入信号的延迟以外，延迟测量电路200可被校准以决定最小测量分辨率值d。为了这个目的，校准信号（例如，odm_data和odm_clk）可在校准测试模式下受控于一个或多个多路复用选择线（例如，odm_data_sel、odm_clk_sel）与在输入多路复用器201、211处的输入信号多路复用，在所述模式下，一个或多个延迟测量电路被放置到环形振荡器配置中。校准信号通过环形振荡器被生成，其中电路200的输出data_out被倒转和作为输入odm_data被反馈到第一延迟链241以决定数据环（例如，Pdata）的时钟周期。以类似的方式，通过环形振荡器模式中的电路生成的时钟校准信号odm_clk可受控于多路复用选择线（例如，odm_clk_sel）通过第二延迟链242被多路复用以决定时钟环（例如，Pclk）的时钟周期。在将电路放置到环形振荡器配置中之前，延迟测量电路应该被静止或处在静态状态下以便没有变化穿过任何电路。当选择多路复用器利用其倒转的反馈路径将延迟测量电路连接到振荡器环形配置中的时候，开始生成脉冲。基于在延迟测量电路（例如，来自多路复用器的延迟）中的延迟分头和任何附加延迟元件的数量，数据和时钟校准信号的时钟周期（例如，Pdata、Pclk）可被采用以计算最小测量分辨率d。振荡信号周期是由信号传播传播穿过全部延迟元件两次形成的——一次为“零”以及一次为“一”。例如，如果有N个延迟测量电路200被串联连接以形成环形振荡器，其中每个延迟测量电路包括6个FF锁存器，然后计算的ODM测量分辨率d或可作为测量时钟周期之间的差异除以每个振荡器环中的取样锁存器的两倍数量的函数被计算，（例如，d=(Pclk-Pdata)/(2x(每个ODM中的取样锁存器数量)x N)(例如,d=(Pclk-Pdata)/2x6x N。
为了说明ODM电路200的操作，现在参照图3。图3描述了应用到第一和第二延迟链241、242并且在不同取样触发器222-227的数据（例如，D）和时钟（例如，clk）插针处测量的输入信号对的信号变化的仿真图300。波形301、321显示了下降和上升数据插针变化，以及波形302、322显示了第一取样触发器（222）的下降和上升时钟插针变化。第一触发器222的第一对数据（301、321）和时钟（302、322）信号有位于其中的第一最小延迟（例如，2.7ps），如在340处所表示的。第二取样触发器（223）的第二对数据（303、323）和时钟（304、324）信号之间的较大的延迟（例如，10.6ps）在341处被表示。以类似的方式，随后的取样锁存器的数据/时钟信号之间的较长的延迟，包括第三取样锁存器224（例如，如在342处所表示的，数据（305、325）和时钟（306、326）信号之间的18.7ps延迟）、第四取样锁存器225（例如，如在343处所表示的，数据（307、327）和时钟（308、328）信号之间的26.7ps延迟）、第五取样锁存器226（例如，如在344处所表示的，数据（309、329）和时钟（310、330）信号之间的34.6ps延迟）、以及第六取样锁存器227（例如，如在345处所表示的，数据（311、331）和时钟（312、332）信号之间的41.6ps延迟）。
如上面所表示的，延迟测量电路的最小测量分辨率d可以通过电路设计技术向0ps调谐，例如调整在第一和第二延迟链中的延迟缓冲器元件之间的负载差异。为了说明延迟缓冲器元件的调谐，现在参照图4。图4显示了根据本发明选定的实施例的延迟缓冲器结构400的简化电路原理图，所述延迟缓冲器结构400可用于延迟测量电路。如所描述的，进入信号（例如，数据信号或时钟信号）在输入插针“in”处被接收并且被提供给串联连接第一倒转器401和第二倒转器402的倒转器链以在输出插针“out”处生成输出信号。“in”和“out”插针可用于一个接一个地将延迟缓冲器连接到延迟链上的其它缓冲器。第一倒转器401驱动第一输出倒转器链403、404，而第二倒转器402驱动生成输出“分头”插针的第二输出倒转器链405、406。“分头”插针被连接到取样锁存的数据端口以用于在数据信号的情况下在特定缓存器阶段取样延迟量，或在时钟信号的情况下被连接到取样锁存的时钟端口。通过使用输出倒转器链405、406，输出“分头”插针从“in”和“out”插针之间的逻辑路径分离，以便取样不影响全部延迟精度。此外，电容器结构407被提供以稳定电源和降低延迟变化。如所了解的，电容器结构407作为电源和地之间的解耦电容器被连接以便电压和地的任何电压波动至少部分被电容器结构407吸收，因此降低了延迟波动量。
如本发明所描述的，高精度片上测量电路的分辨率可以通过将延迟链连接到环形振荡器配置以及评估两个振荡频率的差异被校准。为了提供一个示例实施，现在参照图5，图5描述了多个片上测量（ODM）电路511-514的简化原理方框图500，所述电路511-514被连接在环形振荡器配置中以用于校准ODM电路的测量分辨率。在常规操作中，每个ODM电路（例如，511）中的输入多路复用器传送输入数据和时钟信号（例如，data_in和clk_in）到第一和第二延迟链，以及延迟的输出信号（data_out和clk_out）连同来自取样锁存器的输出（Q）的二进制数据结果一起从延迟链生成。接收的输入数据信号从相应的I/O501-504被逐出，以及接收的输入时钟信号源自独立的时钟信号发生器。所述发生器是独立于并且异步于被测量的接收的输入数据信号。然而，在环形振荡器配置中，ODM电路511-514通过使用ODM电路511-514中的输入多路复用器被串联连接以创建反馈路径来形成数据环形振荡器520和时钟环形振荡器530。对于校准模式，全部电路输入在足够长时间内被静态地保存为每个ODM电路511-514的相同值，以便没有内部事件发生。然后，输入到多路复用器201的odm_data_sel和输入到多路复用器211的odm_clk_sel将变化以选择odm_data和odm_clk输入。这将514的data_out和511的clk_out的先前的静态值的倒转值传送到511的odm_data和odm_clk输入。通过这种方式，ODM电路511-514被连接在环中，其中来自最后的ODM电路514的数据输出信号（data_out）521在倒转器522处被倒转并且作为数据输入（odm_data）被反馈到第一ODM电路511。类似地，输入多路复用器在校准模式期间将时钟输出信号（clk_out）531从最后的ODM电路514传送到倒转器532并且作为时钟输入（odm_clk）将倒转的时钟输出信号反馈到第一ODM电路511。通过这种方式，环形振荡器由ODM电路511-514中的第一和第二延迟链形成，以便测量分辨率可以通过从第一和第二延迟链之间的不同测量振荡频率计算d被校准。
输入信号之间的最小测量分辨率d的计算或校准可以通过参照图5被说明，其中存在串联连接的N=13个ODM电路。每个ODM电路包括第一和第二延迟链，取样锁存被连接在两个延迟链之间。在这个例子中，每个ODM电路中的第一数据延迟链包括选择多路复用器电路，所述复用器电路添加了预定的多路复用延迟（M）（例如，40ps）；以及六个数据延迟缓冲器，每个添加了预定数据缓冲器延迟（D）（例如，28ps）。在每个ODM电路的第二时钟延迟链中，存在选定多路复用器电路，所述复用器电路添加了预定多路复用延迟（M）（例如，40ps）；以及六个较慢时钟延迟缓冲器，每个添加了预定的时钟缓冲器延迟（D+d）（例如，36ps）。有了这个例子，数据环形振荡器周期P数据=N x(M+6D)x2=5.408ns，并且时钟环形振荡器周期Pclk=N x(M+6D+6d)x2=6.656ns，其中最小分辨率d或可被计算为d=(Pclk-Pdata)/12N=8ps。
根据替代实施例，最小分辨率d可使用平衡混合器540和滤波器550以处理第一和第二环形振荡器延迟链520、530的频率来通过单个测量被计算。在图5中，替代实施例通过混合器540被说明，所述混合器540耦合于最后的ODM电路514的数据和时钟输出以结合第一分头延迟链的频率fD、以及第二分头延迟链的频率fC，导致了混合器输出信号，所述混合器输出信号同时提供这两个频率(fD+fC)的总和以及差异(|fD-fC|)。混合器540输出耦合于滤波器550，所述滤波器550传送所需的产生的频率但是拒绝其它。在一个示例实施中，滤波器550是被适当设计的低通滤波器，所述滤波器将这两个频率(|fD-fC|)的差异传送到输出，并且阻止了这两个频率(fD+fC)的总和。因此，d的值可以通过单个测量被决定。
现在参照图6，描述了提供在相对于第二已知信号的第一信号中的信号变化的高分辨率测量的示例流程图600。一旦序列在步骤601开始，带有不同的每阶段延迟的第一和第二延迟链的测量电路被校准以决定最小测量精度（步骤602）。这可通过连接在倒转反馈环路中的一个或多个延迟测量电路将延迟链连接在环形振荡器配置中来完成，以便来自第一和第二延迟链的输出被倒转并且作为输入进行反馈以决定它们的不同时钟周期。在这个配置中，振荡频率的测量被用于识别第一和第二延迟链的时钟周期Pdata、Pclk。通过使用适当的逻辑控制以处理第一和第二延迟链的测量时钟周期，d可作为测量时钟周期之间的差异除以每个振荡器环中的取样锁存器的两倍数量(例如,d=(Pclk-Pdata)/(2x(每个ODM中的取样锁存器数量)x N)的函数来计算最小测量分辨率。
在步骤604，第一和第二信号被提供给校准的延迟测量电路，其中第一信号可是被测量的数据或时钟信号，以及第二信号可是参考时钟信号。第一信号是对照所述参考时钟信号被测量的。为了提供信号，输入选择多路复用可被用于将第一和第二信号连接到延迟测量电路中的第一和第二延迟链，其中第二延迟链有延迟元件，所述延迟元件有来自第一延迟链中的延迟元件的不同的每分头延迟值。当第一和第二信号被提供的时侯，两个信号的发射时间（t=0）是已知的，并且在第二信号中的参考沿的到达时间也是已知的。
在步骤606，第一和第二延迟链被连接到多个捕获触发器或取样锁存器以测量第一和第二信号之间的延迟。这可通过连接第一和第二分头延迟链之间的捕获触发器的链来完成，以便第一分头延迟链的分头点分别地被连接到捕获触发器的数据端口，以及第二分头延迟链的分头点分别地被连接到捕获触发器的时钟端口。
如在步骤608所表示的，测量过程连续进行直到捕获触发器提供了相对于第一信号中的沿变化的延迟测量，表示测量过程完成了。如果不是这样（决定608是否定的结果），第二时钟信号（例如，参考时钟信号）在返回到步骤604之前相对于在步骤610测量的第一信号（例如，数据信号）递增地移动，在步骤604，第一信号和（调整的）第二信号被提供给测量电路。第一重复在第一（数据）信号上的变化之前将捕获值，并且每个重复序列以小于ODM电路跨越的时间量移动第二（参考时钟）信号的沿。最后，时钟沿将移动到其中沿变化可以被捕获到捕获锁存器中的时间范围内，其中一些锁存器在变化之前捕获值以及一些在变化之后捕获值。因为第二（参考时钟）信号以小于电路覆盖的延迟的跨度移动，存在至少一个其中沿被检测的重复。通过调整第二信号的到达（利有其已知发射和到达时间）直到捕获触发器提供关于第一信号（决定608是肯定的结果）中的沿变化的延迟测量，延迟测量电路可以测量由信号路径的逻辑和连接引起的第一信号中的传播延迟，所述传播延迟包括与芯片制作或操作相关联的过程、电压或温度（PTV）变化产生的延迟差异。通过第一和第二延迟链中的缓冲器延迟之间的差异，在这个步骤实现的测量分辨率被决定，并且可以通过电路设计技术例如改变两个不同延迟链中的倒转器/缓冲器的负载被调整。在步骤612，序列结束。
通过使用本发明公开的信号测量技术，来自共同时间点的数据插针信号和时钟插针信号的传播延迟可以通过应用数据插针和时钟插针信号到单独的片上测量电路被测量以观测时间性能的AC规格的点和在I/O插针处的关系需求。AC规格性能的片上测量比使用生产的规格符合测量的高端精度ATE有重要的测试时间和测试节约费用。此外，ODM电路的压缩设计可以有效地重复用于测量宽总线的AC规格性能，例如DDR输出线，所述DDR输出线需要被平行测试的多个路径。
如将了解的，本发明描述的信号测量电路和方法提供了一种实现带有小区域和简单控制的高精度片上测量的简单方式，并且可被采用以检测信号中的沿或变化，所述沿或变化可以被用于获得脉冲宽度、访问时间、设置时间、维持时间、以及为了评估或测试电路的其它相关信息。在选定的实施例中，延迟测量电路可被合并到电路库和/或芯片设计以监控或测量信号以提供关于操作功能的信息以及直接从被测试或测量的芯片的输出。此外，延迟测量电路或可在硬件、通过处理电路（例如，包括但不限定于固件、常驻软件、微码等等）执行的软件、或硬件和软件元件的一些结合上实现。此外，至少部分延迟测量电路可作为计算机程序产品实现，所述计算机程序产品可以从计算机可用或计算机可读介质访问，所述介质提供了由计算机或任何指令执行系统使用的或与其相关地使用的，程序代码，其中计算机可用或计算机可读介质可以是可以包括存储、通信、传播、或传输由指令执行系统、装置、或器件等等或与其相关地使用的程序的任何装置。非瞬间临时性计算机可读介质的一些例子包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器（RAM）、只读存储器（ROM）、刚性磁盘以及光盘，例如压缩磁盘只读存储器（CD-ROM）、压缩磁盘读/写（CD-R/W）以及DVD。
目前应了解已经提供了一种电路、方法和系统电路，所述系统电路包括被连接到多个取样锁存器的第一和第二延迟链，当沿变化发生在电路的最小分辨率d中的时候，所述取样锁存器提供相对于第二信号的第一信号内的沿变化的数字取样。所述第一延迟链包括被连接以从片上电路组件接收第一信号的延迟元件，其中在所述第一链中的每个延迟元件有第一延迟值。所述第二延迟链包括被连接以接收参考时钟信号的延迟元件，其中在所述第二链中的每个延迟元件有不同于所述第一延迟值的第二延迟值。在选定的实施例中，所述第一和第二延迟链由被串联连接以分别接收所述第一信号和与所述第一信号异步的所述参考时钟信号的延迟缓冲器的第一和第二多分头延迟链形成。当所述第二多分头延迟链的每分头延迟不同于所述第一多分头延迟链的每分头延迟的时候，所述第二多分头延迟链的所述每分头延迟和所述第一多分头延迟链的所述每分头延迟之间的差异提供了所述电路的测量精度。所述取样锁存器可由触发器器件形成，并且被连接在所述第一和第二延迟链之间，每个取样锁存器有耦合于所述第一链的相邻延迟元件之间的数据输入以及耦合于所述第二链的相邻延迟元件之间的时钟输入，以便当相对于所述参考时钟信号的所述沿变化发生在所述电路的预定的测量窗口中的时侯，所述第一信号的沿变化通过存储在所述多个取样锁存器中的数字值被表示。在选定的实施例中，每个延迟元件可包括被连接以在输入端口处接收输入并且在输出端口处生成所述输入的第一延迟版本的第一倒转器链以及被连接到所述输出端口以用于生成作为与所述输出端口隔离并且被连接到所述多个取样锁存器中的一个的分头输出的所述输入的第二延迟版本的第二倒转器链。此外，片上时钟信号生成器生成了独立于并且异步于所述第一信号的所述参考时钟信号。所述电路还可包括用于多路复用第一输入信号和第一校准信号以受控于第一多路复用选择线向延迟元件的所述第一链提供所述第一信号的第一输入多路复用器，以及用于多路复用第一时钟信号和第一时钟校准信号以受控于第二多路复用选择线向延迟元件的所述第二链提供所述参考时钟信号的第二输入多路复用器。
以另一种形式，提供了一种测量在通过集成电路生成的第一信号中的沿变化的方法。在公开的方法中，来自片上电路组件的第一信号被应用到延迟元件的第一链，其中在所述第一链中的每个延迟元件有第一延迟值。所述第一信号可作为数据信号或时钟信号从DDR或其它逻辑块或信号源被接收，其中所述数据/时钟信号通过互连总线被传送到输出数据插针。此外，参考时钟信号被应用到延迟元件的第二链，其中在所述第二链中的每个延迟元件有不同于所述第一延迟值的第二延迟值。通过使用多个取样锁存器（例如，触发器器件），所述第一链通过耦合每个取样锁存器数据输入于所述第一链中的相应的延迟元件以及耦合每个取样锁存器时钟输入于所述第二链中的相应的延迟元件而在相邻延迟元件之间被分头。在选定的实施例中，所述参考时钟可通过递增地调整相对于所述第一信号的所述参考时钟信号被应用直到在所述时钟信号中的沿变化和在所述第一信号中的所述变化移动到预定测量窗口内，在所述预定测量窗口期间所述多个取样锁存器捕获所述第一信号中的所述变化。然后逻辑被用于比较在输出序列中的所述取样锁存器的相邻输出以表示在所述第一信号中的变化。所述比较结果可被用于测量脉冲宽度、访问时间、设置时间、维持时间、和/或基于在所述第一信号中的变化的占空因素。此外，第二链中的延迟可被调整以控制所述变化表示的最小精度测量，例如通过调整相对于所述第一链的每分头延迟的所述第二链的每分头延迟以提供测量精度d。在选定的实施例中，所述变化表示的最小精度测量可通过分别地连接所述延迟元件的所述第一和第二链到第一和第二环形振荡器配置被校准以分别地测量数据环形振荡器周期Pdata和时钟环形振荡器周期Pclk，然后作为所述时钟环形振荡器周期和数据环形振荡器周期之间的差异值的函数计算最小精度测量d。例如，所述最小精度测量d可通过将差异值除以所述第一环形振荡器配置中的延迟元件的两倍数量被计算。
然而以另一种形式，提供了一种校准具有被连接到捕获锁存器的链的第一和第二多分头延迟链以便所述第一多分头延迟链的分头点分别地连接到所述捕获锁存器的数据端口以及所述第二多分头延迟链的分头点分别地连接到所述捕获锁存器的时钟端口的片上测量电路的方法和电路，其中所述第二多分头延迟链有每分头延迟，所述每分头延迟不同于所述第一多分头延迟链的每分头延迟。在公开的校准技术中，所述第一多分头延迟链被连接在所述第一环形振荡器配置中以测量数据环形振荡器周期Pdata。此外，所述第二多分头延迟链被连接在所述第二环形振荡器配置中以测量时钟环形振荡器周期Pclk。通过这种方式，所述片上测量电路的最小精度测量d可作为所述时钟环形振荡器周期和数据环形振荡器周期之间的差异值的函数被计算。在选定的实施例中，所述最小精度测量d可通过应用来自所述第一多分头延迟链的输出和来自所述第二多分头延迟链的输出到混频器被计算，其中来自所述第一多分头延迟链的所述输出有来自所述数据环形振荡器周期的数据环形频率fD，以及其中所述第二多分头延迟链的所述输出有代表了所述时钟环形振荡器周期的倒转的时钟环形频率fC，以便所述混频器将所述数据环形频率fD和所述时钟环形频率fC结合为混合器输出信号。此后，过滤所述混合器输出信号以仅仅传送所述数据环形频率和所述时钟环形频率之间的差异(|fD-fC|)，从而生成所述最小精度测量d。
本发明描述的高精度单沿捕获以及延迟测量电路比常规延迟-链电路提供了更高的测量分辨率。所述常规延迟-链电路有受延迟倒转器/缓冲器延迟限定的测量分辨率，因此不适合高性能IO接口。此外，公开的单沿捕获以及延迟测量电路可通过小的不需要空间的封装电路被实施。所述电路不需要大型的、复杂的DLL以及内插器电路以实现DLL/内插器电路的测量分辨率。而相比于使用复杂的控制和支持逻辑以应用带有不同校准频率的时钟测量跨越多个时钟周期的信号的系统，公开的单沿捕获以及延迟测量电路使用了单个参考时钟来测量带有简单电路的单个信号沿。公开的单沿捕获以及延迟测量电路还提供了一种由所述第一和第二链的延迟元件之间的延迟d中的差异定义的测量分辨率，并且不受通过执行频率扫描校准的电路所提供的倒转器延迟分辨率的限定。
虽然本发明公开的描述的示例实施例指通过使用结合触发器的两个延迟链中的延迟差异提供高精度延迟测量的方法和系统，本发明不一定限定于本发明描述的示例实施例，以及本发明公开的测量电路和方法的各种实施例可通过其它电路元件被实现。例如，取样锁存器可能使用不同的触发器设计和/或不同的时钟方案以向取样锁存器提供不同的延迟时钟。第一延迟链的每分头延迟可以是大于或小于第二延迟链的每分头延迟。因此，上面公开的特定实施例仅仅是说明性的，不应该被认为是对本发明的限定，因为本发明可以对本领域技术人员很明显的包括本发明所教之内容好处的不同的但对等的方式被修改和实施。因此，前面的描述并不旨在限定本发明为所阐述的特定形式，而相反，旨在涵盖这样的替代、修改和等同物，如可包括在本发明附属权利要求所定义的发明精神和发明内一样，以便本领域技术人员应该理解在不脱离本发明宽泛形式的精神和范围的情况下，他们可以作出各种改变、替换和变更。
关于特定实施例的好处、其它优点以及问题的解决方法在上述已被描述。然而，可能引起任何好处、优点或解决方法发生或变得更加显著的好处、优点、问题的解决方法以及其它元件不被解释为任何或所有权利要求的批评的、必需的、或本质特征或元件。正如本发明所使用的，术语“包括“或其任何其它变化形式旨在涵盖非排他性内容，例如包括一列元件的过程、方法、物件、或器具不仅仅包括这些元件而可能包括其它没有明确列出的或是这个过程、方法、物件、或器具固有的元件。

Claims (19)

1.一种电路，包括：
延迟元件组成的第一链，所述第一链被连接以从片上电路组件接收第一信号，其中所述第一链中的每个延迟元件有第一延迟值；
延迟元件组成的第二链，所述第二链被连接以接收参考时钟信号，其中所述第二链中的每个延迟元件有不同于所述第一延迟值的第二延迟值；
多个取样锁存器，所述多个取样锁存器被连接在所述第一和第二链之间，每个取样锁存器有耦合于所述第一链的相邻延迟元件之间的数据输入和耦合于所述第二链的相邻延迟元件之间的时钟输入，以便当相对于所述参考时钟信号的沿变化发生在所述电路的预定的测量窗口中的时侯，在所述第一信号中的所述沿变化通过存储在所述多个取样锁存器中的数字值被表示；
混频器，所述混频器包括：第一输入，所述第一输入被耦合为从连接在第一环形振荡器配置中的延迟元件组成的第一链接收第一输出以测量数据环形振荡器周期；第二输入，所述第二输入被耦合为从连接在第二环形振荡器配置中的延迟元件组成的第二链接收第一输出以测量时钟环形振荡器周期；以及混频器输出，其中来自延迟元件的所述第一链的所述输出有来自所述数据环形振荡器周期的数据环形频率fD，以及其中延迟元件的所述第二链的所述输出有代表了所述时钟环形振荡器周期的倒转的时钟环形频率fC，以便所述混频器结合所述数据环形频率fD和所述时钟环形频率fC以在所述混频器输出处生成混合器输出信号；以及
滤波器，所述滤波器被连接为过滤所述混合器输出信号以仅仅使所述数据环形频率和所述时钟环形频率之间的差异(|fD-fC|)通过，从而生成所述电路的最小精度测量d。
2.根据权利要求1所述的电路，其中延迟元件的所述第一链包括被串联连接以接收所述第一信号的延迟缓冲器的第一多分头延迟链，以及延迟元件的所述第二链包括被串联连接以接收与所述第一信号异步的所述参考时钟信号的延迟缓冲器的第二多分头延迟链。
3.根据权利要求2所述的电路，其中所述第二多分头延迟链有不同于所述第一多分头延迟链的每分头延迟的每分头延迟。
4.根据权利要求3所述的电路，其中所述第二多分头延迟链的所述每分头延迟和所述第一多分头延迟链的所述每分头延迟之间的差异提供了所述电路的测量精度。
5.根据权利要求1所述的电路，其中所述第一和第二链中的每个延迟元件包括：
第一倒转器链，所述第一倒转器链被连接以在输入端口处接收输入并且在输出端口处生成所述输入的第一延迟版本；以及
第二倒转器链，所述第二倒转器链被连接到所述输出端口以用于生成作为与所述输出端口隔离并且被连接到所述多个取样锁存器中的一个的分头输出的所述输入的第二延迟版本。
6.根据权利要求1所述的电路，其中所述多个取样锁存器包括多个触发器器件。
7.根据权利要求1所述的电路，还包括时钟信号生成器以用于生成独立于并且异步于所述第一信号的所述参考时钟信号。
8.根据权利要求1所述的电路，其中当沿变化发生在所述电路的最小分辨率d中的时侯，所述多个取样锁存器提供相对于所述参考时钟信号的在所述第一信号中的一个或多个沿变化的数字取样。
9.根据权利要求1所述的电路，还包括：
第一输入多路复用器，所述第一输入多路复用器用于多路复用第一输入信号和第一校准信号以受控于第一多路复用选择线向延迟元件的所述第一链提供所述第一信号；以及
第二输入多路复用器，所述第二输入多路复用器用于多路复用第一参考时钟信号和第一时钟校准信号以受控于第二多路复用选择线向延迟元件的所述第二链提供所述参考时钟信号。
10.一种用于测量在通过集成电路生成的第一信号中的沿变化的方法，包括：
应用来自片上电路组件的第一信号到延迟元件组成的第一链，其中在所述第一链中的每个延迟元件有第一延迟值；
应用参考时钟信号到延迟元件组成的第二链，其中在所述第二链中的每个延迟元件有不同于所述第一延迟值的第二延迟值；
通过多个取样锁存器对相邻延迟元件之间的所述第一链进行分头，其中每个取样锁存器有耦合于在所述第一链中的相应的延迟元件的数据输入并且有耦合于所述第二链中的相应的延迟元件的时钟输入；
比较在输出序列中的所述取样锁存器的相邻输出以表示在所述第一信号中的变化；
还包括通过以下来校准变化表示的最小精度测量：
连接在第一环形振荡器配置中的延迟元件组成的第一链以测量数据环形振荡器周期；
连接在第二环形振荡器配置中的延迟元件组成的第二链以测量时钟环形振荡器周期；以及
作为所述时钟环形振荡器周期和数据环形振荡器周期之间的差异值的函数，计算最小精度测量d。
11.根据权利要求10所述的方法，还包括测量包括脉冲宽度、访问时间、设置时间、维持时间、以及基于在所述第一信号中的变化的占空因素的组中的至少一个。
12.根据权利要求10所述的方法，还包括调整在所述第一或第二链中的延迟中的至少一个以控制所述变化表示的最小精度测量。
13.根据权利要求12所述的方法，其中调整所述延迟包括调整相对于所述第一链的每分头延迟的所述第二链的每分头延迟以提供测量精度d。
14.根据权利要求10所述的方法，其中所述多个取样锁存器包括多个触发器器件。
15.根据权利要求10所述的方法，其中应用所述参考时钟包括递增地调整相对于所述第一信号的所述参考时钟信号直到在所述时钟信号中的沿变化和在所述第一信号中的所述变化移动到预定测量窗口内，在所述预定测量窗口期间所述多个取样锁存器捕获所述第一信号中的所述变化。
16.根据权利要求10所述的方法，还包括从信号源接收作为数据信号的所述第一信号，其中所述数据信号通过互连总线还被传送到输出数据插针。
17.根据权利要求10所述的方法，还包括从信号源接收作为时钟信号的所述第一信号，其中所述时钟信号通过互连总线还被传送到输出时钟插针。
18.一种用于校准片上测量电路的方法，所述片上测量电路包括被连接到捕获锁存器的第一多分头延迟链和第二多分头延迟链以便所述第一多分头延迟链的分头点分别地连接到所述捕获锁存器的数据端口以及所述第二多分头延迟链的分头点分别地连接到所述捕获锁存器的时钟端口，其中所述第二多分头延迟链有每分头延迟，所述每分头延迟不同于所述第一多分头延迟链的每分头延迟，所述方法包括：
连接在第一环形振荡器配置中的第一多分头延迟链以测量数据环形振荡器周期；
连接在第二环形振荡器配置中的第二多分头延迟链以测量时钟环形振荡器周期；以及
作为所述时钟环形振荡器周期和数据环形振荡器周期之间的差异值的函数，计算所述片上测量电路的最小精度测量d。
19.根据权利要求18所述的方法，其中计算所述最小精度测量d包括：
将来自所述第一多分头延迟链的输出和来自所述第二多分头延迟链的输出应用到混频器，其中来自所述第一多分头延迟链的所述输出有来自所述数据环形振荡器周期的数据环形频率fD，以及其中所述第二多分头延迟链的所述输出有代表了所述时钟环形振荡器周期的倒转的时钟环形频率fC，以便所述混频器将所述数据环形频率fD和所述时钟环形频率fC结合为混合器输出信号；
过滤所述混合器输出信号以仅仅使所述数据环形频率和所述时钟环形频率之间的差异(|fD-fC|)通过，从而生成所述最小精度测量d。
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