KR20070089444A - 위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로발생하는 집적회로 장치 - Google Patents

위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로발생하는 집적회로 장치 Download PDF

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KR20070089444A
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Abstract

본 발명은 위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로 발생하는 집적회로 장치에 관한 것이다. 본 발명은 외부에서 입력되는 외부 클럭 신호에 응답하여 위상이 다른 다수개의 고주파 클럭 신호들을 출력하는 위상 동기부와, 상기 다수개의 고주파 클럭 신호들을 입력하고 상기 다수개의 고주파 클럭 신호들을 소정 비율로 분주하고 상기 분주된 다수개의 클럭 신호들을 상호간에 동일한 위상차를 갖도록 정렬하여 주파수가 낮고 서로 위상이 다른 다수개의 드라우지 클럭 신호들을 출력하는 드라우지 클럭 신호 출력부, 및 상기 위상 동기부에 연결되며 상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 클럭 신호를 상기 드라우지 클럭 신호들과 동일한 비율로 분주하여 상기 위상 동기부의 입력단으로 궤환시키는 궤환부를 구비함으로써, 집적회로 장치에 구비되는 내부 회로의 성능을 저속으로 테스트할 수가 있다.

Description

위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로 발생하는 집적회로 장치{Integrated Circuit device for internally generating a plurality of multi-phase drowsy clock signals}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 집적회로 장치의 블록도이다.
도 2는 본 발명에 따른 집적회로 장치의 블록도이다.
도 3은 도 2에 도시된 드라우지 클럭 신호 발생부를 본 발명의 제1 실시예에 따라 도시한 블록도이다.
도 4는 도 3에 도시된 분주 및 위상 정렬기를 본 발명의 제1 실시예에 따라 도시한 회로도이다.
도 5는 도 4의 제1 분주단에 입출력되는 클럭 신호들의 타이밍도이다.
도 6은 도 4의 제2 분주단에 입출력되는 클럭 신호들의 타이밍도이다.
도 7은 도 4의 제3 분주단 입출력되는 클럭 신호들의 타이밍도이다.
도 8은 도 3에 도시된 분주 및 위상 정렬기를 본 발명의 제2 실시예에 따라 도시한 회로도이다.
도 9는 도 8에 표시된 클럭 신호들의 타이밍도이다.
도 10은 도 2에 도시된 드라우지 클럭 신호 발생부를 본 발명의 제2 실시예에 따라 도시한 블록도이다.
도 11은 도 10에 도시된 N분주 및 위상 정렬기를 본 발명의 제1 실시예에 따라 도시한 회로도이다.
도 12는 도 11에 표시된 클럭 신호들 및 도 10에 도시된 제1 2N분주기에 입출력되는 클럭 신호의 타이밍도이다.
도 13은 도 10에 도시된 N분주 및 위상 정렬기를 본 발명의 제2 실시예에 따라 도시한 회로도이다.
도 14는 도 13에 표시된 클럭 신호들 및 도 10에 도시된 제1 2N분주기에 입출력되는 클럭 신호들의 타이밍도이다.
본 발명은 집적회로 장치에 관한 것으로서, 특히 내부 회로를 저속으로 테스트하기 위하여 다수개의 드라우지(drowsy) 클럭 신호들을 내부적으로 발생하는 집적회로 장치에 관한 것이다.
집적회로 장치의 제조가 완료되면, 집적회로 장치의 성능을 전기적으로 테스트하는 과정이 수행된다. 테스트 과정에서 성능이 양호한 집적회로 장치는 출하되고, 성능이 불량한 집적회로 장치는 폐기된다. 일반적으로, 집적회로 장치의 테스트는 2번에 걸쳐 수행된다. 하나는 웨이퍼에 형성된 집적회로 장치를 테스트하는 EDS(Electrical Die Sort) 테스트이고, 다른 하나는 집적회로 장치가 컴파운드와 같은 밀봉 물질에 의해 밀봉된 상태에서 테스트되는 패키지 테스트이다.
집적회로 장치의 전기적 성능을 테스트하기 위하여 테스트 장비가 사용된다. 테스트 장비 중에는 고주파 테스트 신호를 발생하는 것이 있고, 저주파 테스트 신호를 발생하는 것이 있다. 고주파 테스트 신호를 발생하는 테스트 장비는 고가이고, 저주파 테스트 신호를 발생하는 테스트 장비는 고주파 테스트 신호를 발생하는 테스트 장비에 비해 저가이다. 그러나, 테스트 장비는 대체적으로 비싸기 때문에, 업그레이드하는 것이 용이하지 않다. 따라서, 테스트 장비의 특성에 맞게 집적회로 장치의 테스트를 수행할 필요가 있다.
도 1은 저주파 테스트 신호를 발생하는 테스트 장비에 의해 테스트되는 종래의 집적회로 장치의 블록도이다. 도 1을 참조하면, 집적회로 장치(101)는 다수개의 패드들(111∼115)과 내부 회로(121)를 구비한다.
내부 회로(121)의 전기적 성능을 테스트하기 위해서는 저주파 테스트 신호를 발생하는 테스트 장비로부터 다수개의 저주파 클럭 신호들이 출력되고, 상기 다수개의 저주파 클럭 신호들은 다수개의 패드들(111∼115)을 거쳐 내부 회로(121)에 인가된다.
이와 같이, 종래에는 테스트 장비로부터 다수개의 클럭 신호들이 다수개의 패드들(111∼115)을 거쳐 내부 회로(121)에 인가된다. 그러다보니 테스트 장비로부터 출력되는 다수개의 저주파 클럭 신호들이 내부 회로(121)에 인가되는 동안에 외부 노이즈가 유입되어 상기 다수개의 저주파 클럭 신호들의 위상이 변경될 수가 있다. 그러면, 내부 회로(121)의 성능 테스트가 정밀하게 수행될 수가 없게 된다.
본 발명의 목적은 다수개의 저주파 클럭 신호들을 내부적으로 발생하는 집적회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 다수개의 저주파 클럭 신호들의 위상을 정밀하게 동기시키는 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은
내부 회로를 구비는 집적회로 장치에 있어서, 외부에서 입력되는 외부 클럭 신호에 응답하여 위상이 다른 다수개의 고주파 클럭 신호들을 출력하는 위상 동기부; 상기 다수개의 고주파 클럭 신호들을 입력하고, 상기 다수개의 고주파 클럭 신호들을 소정 비율로 분주하고, 상기 분주된 다수개의 클럭 신호들을 상호간에 동일한 위상차를 갖도록 정렬하여 주파수가 낮고 서로 위상이 다른 다수개의 드라우지 클럭 신호들을 출력하는 드라우지 클럭 신호 출력부; 및 상기 위상 동기부에 연결되며, 상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 클럭 신호를 상기 드라우지 클럭 신호들과 동일한 비율로 분주하여 상기 위상 동기부의 입력단으로 궤환시키는 궤환부를 구비하고, 상기 다수개의 드라우지 클럭 신호들을 상기 내부 회로에 인가하여 상기 내부 회로의 성능을 저속으로 테스트하는 집적회로 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
내부 회로를 구비는 집적회로 장치에 있어서, 외부에서 입력되는 외부 클럭 신호에 응답하여 위상이 다른 다수개의 고주파 클럭 신호들을 출력하는 위상 동기부; 상기 다수개의 고주파 클럭 신호들을 입력하고, 상기 다수개의 고주파 클럭 신호들을 N배 분주하고, 상기 분주된 다수개의 클럭 신호들을 상호간에 동일한 위상차를 갖도록 정렬하여 주파수가 낮고 서로 위상이 다른 다수개의 드라우지 클럭 신호들을 출력하는 복수개의 드라우지 클럭 신호 출력부; 상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 고주파 클럭 신호를 입력하고, 상기 0도의 위상을 갖는 고주파 신호를 상기 다수개의 드라우지 클럭 신호들보다 2배 높은 비율로 분주하여 드라우지 기준 클럭 신호를 출력하는 드라우지 기준 클럭 신호 출력부; 및 상기 위상 동기부에 연결되며, 상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 클럭 신호를 상기 드라우지 기준 클럭 신호와 동일한 비율로 분주하여 상기 위상 동기부의 입력단으로 궤환시키는 궤환부를 구비하고, 상기 다수개의 드라우지 클럭 신호들과 상기 드라우지 기준 클럭 신호를 상기 내부 회로에 인가하여 상기 내부 회로의 성능을 저속으로 테스트하는 집적회로 장치를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 집적회로 장치의 블록도이다. 도 2를 참조하면, 집적회로 장치(201)는 패드(211), 드라우지 클럭 신호 발생부(231) 및 내부 회로(221)를 구비한다.
외부 클럭 신호(REFCLK)는 패드(211)를 통해서 드라우지 클럭 신호 발생부(231)로 입력된다.
드라우지 클럭 신호 발생부(231)는 외부 클럭 신호(REFCLK)에 응답하여 위상이 다르고 주파수가 낮은 다수개의 드라우지 클럭 신호들(MCLKi)을 발생하여 내부 회로(221)에 인가한다. 드라우지 클럭 신호 발생부(231)는 고주파 클럭 신호와 드라우지 클럭 신호들을 출력한다. 즉, 내부 회로(221)를 고속으로 테스트할 때는 드라우지 클럭 신호 발생부(231)는 고주파 클럭 신호들을 발생하고, 내부 회로(221)를 저속으로 테스트할 때는 외부 클럭 신호(REFCLK)에 응답하여 드라우지 클럭 신호 발생부(231)는 드라우지 클럭 신호들을 발생한다.
외부 클럭 신호(REFCLK)는 집적회로 장치(201)의 내부 회로(221)를 저속으로 테스트하기 위한 테스트 장비로부터 출력되는 저주파 클럭 신호이며, 외부 클럭 신호(REFCLK)와 다수개의 드라우지 클럭 신호들(MCLKi)은 서로 동일한 주파수를 갖는다.
이와 같이, 본 발명은 하나의 패드(211)만을 구비하며, 드라우지 클럭 신호 발생부(231)가 패드(211)를 통해서 입력되는 외부 클럭 신호(REFCLK)에 응답하여 주파수가 낮은 다수개의 드라우지 클럭 신호들(MCLKi)을 발생하여 내부 회로(221)에 인가함으로써, 내부 회로(221)를 저속으로 테스트할 수 있다. 또한, 다수개의 드라우지 클럭 신호들(MCLKi)이 드라우지 클럭 신호 발생부(231)로부터 내부 회로(221)로 곧바로 인가되기 때문에, 다수개의 드라우지 클럭 신호들(MCLKi)에는 외부 노이즈가 유입되지 않는다. 따라서, 내부 회로(221)의 전기적 테스트를 정확하게 수행할 수가 있다.
다수개의 드라우지 클럭 신호들(MCLKi)은 웨이퍼에 형성된 다수개의 집적회로 장치들을 테스트하는 웨이퍼 테스트와 다수개의 집적회로 장치들 중 하나의 집적회로 장치가 내장된 패키지를 테스트하는 패키지 테스트에 모두 사용된다.
도 3은 도 2에 도시된 드라우지 클럭 신호 발생부(231)를 본 발명의 제1 실시예에 따라 도시한 블록도이다. 도 3을 참조하면, 드라우지 클럭 신호 발생부(231)는 위상 동기부(241), 드라우지 클럭 신호 출력부(251) 및 궤환부(261)를 구비한다.
위상 동기부(241)는 외부 클럭 신호(REFCLK)에 응답하여 위상이 다른 다수개의 고주파 클럭 신호들(ICLKi)을 출력한다. 위상 동기부(241)는 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)로 구성된다. 위상 동기부(241)는 동기(locking)가 가능한 최저 주파수를 가지고 있다. 예컨대, 위상 동기부(241)가 320[MHz] 이상의 고주파 클럭 신호를 발생한다면, 320[MHz]가 위상 동기부(241)의 최저 주파수가 된다.
드라우지 클럭 신호 출력부(251)는 위상 동기부(241)로부터 출력되는 다수개의 고주파 클럭 신호들(ICLKi)을 입력하고, 위상이 서로 다른 다수개의 드라우지 클럭 신호들(OCLKi) 또는 다수개의 고주파 클럭 신호들(ICLKi)을 그대로 출력한다. 다수개의 드라우지 클럭 신호들(OCLKi)은 외부 클럭 신호(REFCLK)와 동일한 주파수로 구성되는 것이 바람직하다. 드라우지 클럭 신호 출력부(251)는 분주 및 위상 정렬기(253)와 제1 멀티플렉서(255)를 구비한다.
분주 및 위상 정렬기(253)는 다수개의 고주파 클럭 신호들(ICLKi)을 N배, 예컨대, 2배 또는 4배 또는 8배 등으로 분주하여 다수개의 드라우지 클럭 신호들(OCLKi)을 발생하고, 다수개의 드라우지 클럭 신호들(OCLKi)이 상호간에 일정한 위상차를 갖도록 정렬한다.
제1 멀티플렉서(255)는 다수개의 고주파 클럭 신호들(ICLKi)과 다수개의 드라우지 클럭 신호들(OCLKi)을 입력하고, 외부에서 입력되는 선택 신호(SELDIV1)에 응답하여 다수개의 고주파 클럭 신호들(ICLKi)과 다수개의 드라우지 클럭 신호들(OCLKi) 중 하나를 출력하여 내부 회로(도 2의 221)에 인가한다. 예컨대, 선택 신호(SELDIV1)가 논리 하이(logic high)이면 제1 멀티플렉서(255)는 다수개의 드라우지 클럭 신호들(OCLKi)를 출력하고, 선택 신호(SELDIV1)가 논리 로우(logic low)이면 제1 멀티플렉서(255)는 다수개의 고주파 클럭 신호들(ICLKi)를 출력한다.
궤환부(261)는 위상 동기부(241)의 출력단과 입력단에 연결된다. 궤환부(261)는 외부 클럭 신호(REFCLK)를 테스트 가능한 주파수 영역에서 동작시키기 위해서 위상 동기부(241)의 출력 신호를 궤환시킨다. 궤환부(261)는 분주기(263) 및 제2 멀티플렉서(265)를 구비한다.
분주기(263)는 위상 동기부(241)로부터 출력되는 다수개의 고주파 클럭 신호들(ICLKi) 중 0도의 위상을 갖는 클럭 신호를 다수개의 드라우지 클럭 신호들(OCLKi)과 동일한 비율로 분주한다. 예컨대, 다수개의 드라우지 클럭 신호들(OCLKi)이 각각 8분주되면, 분주기(263)는 입력되는 고주파 클럭 신호를 8분주한다.
위상 동기부(241)에는 동기(locking)이 가능한 최저 주파수가 존재한다. 때문에, 위상 동기부(241)가 동작하는 동안 외부 클럭 신호(REFCLK)가 테스트 가능한 주파수 영역에서 동작하기 위해서는 궤환기(261)에는 분주기(263)가 필수적으로 구비되어야 한다. 분주기(263)의 분주 비율은 위상 동기부(241)의 최저 동작 주파수를 테스트 장비에서 허용하는 최대 주파수로 나눈 값으로 설정하는 것이 바람직하다. 예컨대, 위상 동기부(241)의 최저 동작 주파수가 320[MHz]이고, 테스트 장비에서 허용하는 최대 주파수가 40[MHz]라면, 분주기(263)는 입력되는 클럭 신호를 8분주하도록 설정된다.
제2 멀티플렉서(265)는 위상 동기부(241)에서 출력되는 0도의 위상을 갖는 고주파 클럭 신호와 분주기(263)로부터 출력되는 클럭 신호를 입력하고, 선택 신호(SELDIV1)에 응답하여 상기 0도의 위상을 갖는 고주파 클럭 신호와 분주기(263)로부터 출력되는 클럭 신호 중 하나를 출력하여 위상 동기부(241)로 전송한다.
도 4는 도 3에 도시된 분주 및 위상 정렬기(253)를 본 발명의 제1 실시예에 따라 도시한 회로도이다. 도 4에 도시된 분주 및 위상 정렬기(253)는 5개의 고주파 클럭 신호들(clk0∼clk4)을 입력하고, 이들을 각각 8분주하는 구성을 갖는다. 이 때, 제1 고주파 클럭 신호(clk0)는 0도의 위상을 가지며, 제2 내지 제5 고주파 클럭 신호들(clk1∼clk4)은 제1 고주파 클럭 신호(clk0)에 비해 일정한 위상만큼씩 순차적으로 지연된다.
도 4를 참조하면, 분주 및 위상 정렬기(253)는 제1 분주단 내지 제3 분주단(411∼413)을 구비하며, 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)을 발생 한다.
제1 분주단(411)은 제1 내지 제5 D플립플롭들(421∼425), 제1 인버터(441) 및 제2 인버터(442)를 구비하며, 입력되는 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)을 2분주한다. 제1 D플립플롭(421)은 제1 고주파 클럭 신호(clk0)를 2분주하며, 제1 고주파 클럭 신호(clk0)와 동일한 위상을 갖는 클럭 신호(clk0a)를 출력한다. 제2 D플립플롭(422)은 제3 고주파 클럭 신호(clk2)를 2분주하며, 제3 고주파 클럭 신호(clk2)와 동일한 위상을 갖는 클럭 신호(clk1a)를 출력한다. 제3 D플립플롭(423)은 제5 고주파 클럭 신호(clk4)를 2분주하며, 제5 고주파 클럭 신호(clk4)와 동일한 위상을 갖는 클럭 신호(clk2a)를 출력한다. 제4 D플립플롭(424)은 제2 고주파 클럭 신호(clk1)를 2분주하며, 제2 고주파 클럭 신호(clk1)와 동일한 위상을 갖는 클럭 신호를 출력한다. 제1 인버터(441)는 제4 D플립플롭(424)으로부터 출력되는 클럭 신호를 반전시켜서 클럭 신호(clk3a)를 출력한다. 제5 D플립플롭(425)은 제4 고주파 클럭 신호(clk3)를 2분주하며, 제4 고주파 클럭 신호(clk3)와 동일한 위상을 갖는 클럭 신호를 출력한다. 제2 인버터(442)는 제5 D플립플롭(425)으로부터 출력되는 클럭 신호를 반전시켜서 클럭 신호(clk4a)를 출력한다.
제2 분주단(412)은 제6 내지 제10 D플립플롭(426∼430), 제3 및 제4 인버터들(443,444)을 구비하며, 입력되는 고주파 클럭 신호들(clk0a∼clk4a)을 2분주한다. 제6 D플립플롭(426)은 제1 D플립플롭(421)으로부터 출력되는 클럭 신호(clk0a)를 2분주하여 클럭 신호(clk0b)를 출력한다. 제7 D플립플롭(427)은 제3 D 플립플롭(423)으로부터 출력되는 클럭 신호((clk2a)를 2분주하여 클럭 신호(clk1b)를 출력한다. 제8 D플립플롭(428)은 제2 인버터(442)로부터 출력되는 클럭 신호((clk4a)를 2분주하여 클럭 신호(clk2b)를 출력한다. 제9 D플립플롭(429)은 제2 D플립플롭(422)으로부터 출력되는 클럭 신호(clk1a)를 2분주하여 출력한다. 제3 인버터(443)는 제9 D플립플롭(429)으로부터 출력되는 클럭 신호를 반전시켜서 클럭 신호(clk3b)를 출력한다. 제10 D플립플롭(430)은 제1 인버터(441)로부터 출력되는 클럭 신호(clk3a)를 2분주하여 출력한다. 제4 인버터(444)는 제10 D플립플롭(430)으로부터 출력되는 클럭 신호를 반전시켜서 클럭 신호(clk4b)를 출력한다.
제3 분주단(413)은 제11 내지 제15 플립플롭들(431∼435)과 제5 및 제6 인버터들(445,446)을 구비하며, 입력되는 클럭 신호들((clk0b∼clk4b)을 2분주하여 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)을 출력한다. 제11 D플립플롭(431)은 제6 D플립플롭(426)으로부터 출력되는 클럭 신호(clk0b)를 2분주하여 제1 드라우지 클럭 신호(oclk0)를 출력한다. 제12 D플립플롭(432)은 제8 D플립플롭(428)으로부터 출력되는 클럭 신호(clk2b)를 2분주하여 제2 드라우지 클럭 신호(oclk1)를 출력한다. 제13 D플립플롭(433)은 제4 인버터(444)로부터 출력되는 클럭 신호(clk4b)를 2분주하여 제3 드라우지 클럭 신호(oclk2)를 출력한다. 제14 D플립플롭(434)은 제7 D플립플롭(427)으로부터 출력되는 클럭 신호(clk1b)를 2분주하여 출력한다. 제5 인버터(445)는 제14 D플립플롭(434)으로부터 출력되는 클럭 신호를 반전시켜서 제4 드라우지 클럭 신호(oclk3)를 출력한다. 제15 D플립플롭(435)은 제3 인버터(443)로부터 출력되는 클럭 신호(clk3b)를 2분주하여 출력한다. 제6 인버터 (446)는 제15 D플립플롭(435)으로부터 출력되는 클럭 신호를 반전시켜서 제5 드라우지 클럭 신호(oclk4)를 출력한다.
제1 내지 제15 D플립플롭들(421∼435)은 리셋 신호(RST)가 액티브(active)되면 리셋된다.
도 4에 도시된 분주 및 위상 정렬기(253)가 제1 분주단(411)만 구비하면 2분주 기능을 가지며, 제1 분주단(411)과 제2 분주단(412)만 구비하면 4분주 기능을 가지며, 제1 분주단 내지 제3 분주단들(411∼413) 중 하나를 더 구비하면 16분주 기능을 갖는다. 이와 같이, 필요에 따라 분주단을 가감함으로써 분주 및 위상 정렬기(253)의 분주 기능이 변경된다.
도 5는 도 4의 제1 분주단(411)에 입출력되는 클럭 신호들(clk0∼clk4,clk0a∼clk4a)의 타이밍도이다. 도 5를 참조하면, 클럭 신호들(clk0a∼clk4a)은 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)이 2분주된 신호들이다. 따라서, 클럭 신호들(clk0a∼clk4a)의 각 주기(2T)는 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)의 각 주기(T)에 비해 2배 길어진다. 즉, 클럭 신호들(clk0a∼clk4a)의 주파수는 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)의 주파수보다 2배 낮다.
이 때, 클럭 신호(clk0a)는 제1 고주파 클럭 신호(clk0)와 동일한 위상을 가지며, 클럭 신호(clk1a)는 제3 고주파 클럭 신호(clk2)와 동일한 위상을 가지며, 클럭 신호(clk2a)는 제5 고주파 클럭 신호(clk4)와 동일한 위상을 가지며, 클럭 신호(clk3a)는 제2 고주파 클럭 신호(clk1)와 동일한 위상을 가지며, 클럭 신호(clk4a)는 제4 고주파 클럭 신호(clk3)와 동일한 위상을 갖는다.
또한, 클럭 신호들(clk0a∼clk4a)은 상호간에 위상이 동일하도록 정렬된다.
도 6은 도 4의 제2 분주단(412)에 입출력되는 클럭 신호들(clk0a∼clk4a,clk0b∼clk4b)의 타이밍도이다. 도 6을 참조하면, 클럭 신호들(clk0b∼clk4b)은 입력되는 클럭 신호들(clk0a∼clk4a)이 2분주된 신호들이다. 따라서, 클럭 신호들(clk0b∼clk4b)의 각 주기(4T)는 클럭 신호들(clk0a∼clk4a)의 각 주기(2T)에 비해 2배 길어진다. 즉, 클럭 신호들(clk0b∼clk4b)의 주파수는 클럭 신호들(clk0a∼clk4a)의 주파수보다 2배 낮다.
이 때, 클럭 신호(clk0b)는 클럭 신호(clk0a)와 동일한 위상을 가지며, 클럭 신호(clk1b)는 클럭 신호(clk2a)와 동일한 위상을 가지며, 클럭 신호(clk2b)는 클럭 신호(clk4a)와 동일한 위상을 가지며, 클럭 신호(clk3b)는 클럭 신호(clk1a)와 동일한 위상을 가지며, 클럭 신호(clk4b)는 클럭 신호(clk3a)와 동일한 위상을 갖는다.
또한, 클럭 신호들(clk0b∼clk4b)은 상호간에 위상이 동일하도록 정렬된다.
도 7은 도 4의 제3 분주단(413)에 입출력되는 클럭 신호들(clk0b∼clk4b,oclk0∼oclk4)의 타이밍도이다. 도 7을 참조하면, 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)은 입력되는 클럭 신호들(clk0b∼clk4b)이 2분주된 신호들이다. 따라서, 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)의 각 주기(8T)는 클럭 신호들(clk0b∼clk4b)의 각 주기(4T)에 비해 2배 길어진다. 즉, 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)의 주파수는 클럭 신호들(clk0b∼clk4b)의 주파수보다 2배 낮다.
이 때, 제1 드라우지 클럭 신호(oclk0)는 클럭 신호(clk0b)와 동일한 위상을 가지며, 제2 드라우지 클럭 신호(oclk1)는 클럭 신호(clk2b)와 동일한 위상을 가지며, 제3 드라우지 클럭 신호(oclk2)는 클럭 신호(clk4b)와 동일한 위상을 가지며, 제4 드라우지 클럭 신호(oclk3)는 클럭 신호(clk1b)와 동일한 위상을 가지며, 제5 드라우지 클럭 신호(oclk4)는 클럭 신호(clk3b)와 동일한 위상을 갖는다.
또한, 제1 내지 제5 드라우지 클럭 신호들(oclk0b∼oclk4)은 상호간에 위상이 동일하도록 정렬된다.
도 8은 도 3에 도시된 분주 및 위상 정렬기(253)를 본 발명의 제2 실시예에 따라 도시한 회로도이다. 도 8을 참조하면, 분주 및 위상 정렬기(253)는 2개의 고주파 클럭 신호들(clko,clk1)을 입력하고 제1 및 제2 드라우지 클럭 신호들(oclk0,oclk1)을 출력하며, 제1 내지 제3 분주단들(811∼813)을 구비한다. 분주 및 위상 정렬기(253)는 입력되는 고주파 클럭 신호들(clk0,clk1)을 8분주한다.
제1 분주단(811)은 제1 및 제2 D플립플롭들(821,822)과 제1 인버터(831)를 구비한다. 제1 D플립플롭(821)은 제1 고주파 클럭 신호(clk0)를 2분주하여 출력하여 클럭 신호(clk0a)를 출력한다. 제1 인버터(831)는 제2 고주파 클럭 신호(clk0)를 반전시킨다. 제2 D플립플롭(822)은 제1 인버터(831)로부터 출력되는 클럭 신호를 2분주하여 클럭 신호(clk1a)를 출력한다.
제2 분주단(812)은 제3 및 제4 D플립플롭들(823,824)과 제2 인버터(832)를 구비한다. 제3 D플립플롭(823)은 제1 D플립플롭(821)으로부터 출력되는 클럭 신호(clk0a)를 2분주하여 클럭 신호(clk0b)를 출력한다. 제1 인버터(832)는 제2 D플립 플롭(822)으로부터 출력되는 클럭 신호(clk1a)를 반전시킨다. 제4 D플립플롭(824)은 제2 인버터(832)로부터 출력되는 신호를 2분주하여 클럭 신호(clk1b)를 출력한다.
제3 분주단(813)은 제5 및 제6 D플립플롭들(825,826)과 제3 인버터(833)를 구비한다. 제5 D플립플롭(825)은 제3 D플립플롭(823)으로부터 출력되는 클럭 신호(clk0b)를 2분주하여 제1 드라우지 클럭 신호(oclk0)를 출력한다. 제3 인버터(833)는 제4 D플립플롭(824)으로부터 출력되는 클럭 신호(clk1b)를 반전시킨다. 제6 D플립플롭(826)은 제3 인버터(833)로부터 출력되는 클럭 신호를 2분주하여 제2 드라우지 클럭 신호(oclk1)를 출력한다.
제1 내지 제6 D플립플롭들(821∼826)은 리셋 신호(RST)가 액티브되면 리셋된다.
도 9는 도 8에 표시된 클럭 신호들(clk0,clk1,clk0a,clk1a,clk0b,clk1b,oclk0,oclk1)의 타이밍도이다. 도 9를 참조하면, 클럭 신호들(clk0a,clk1a)의 주기(2T)는 제1 고주파 클럭 신호들(clk0,clk1)의 주기(T)보다 2배 길다. 이 때, 클럭 신호(clk1a)는 클럭 신호(clk0a)에 비해 위상이 180도 지연되며, 클럭 신호들(clk0a,clk1a)의 시간 간격은 일정하도록 정렬된다.
클럭 신호들(clk0b,clk1b)의 주기(4T)는 고주파 클럭 신호들(clk0a,clk1a)의 주기(2T)보다 2배 길다. 이 때, 클럭 신호(clk1b)는 클럭 신호(clk0b)에 비해 위상이 180도 지연되며, 클럭 신호들(clk0b,clk1b)의 시간 간격은 일정하도록 정렬된 다.
제1 및 제2 드라우지 클럭 신호들(oclk0,oclk1)의 주기(8T)는 클럭 신호들(clk0b,clk1b)의 주기(4T)보다 2배 길다. 이 때, 제1 드라우지 클럭 신호(oclk1)는 제2 드라우지 클럭 신호(oclk0)에 비해 위상이 180도 지연되며, 제1 및 제2 드라우지 클럭 신호들(oclk0,oclk1)의 시간 간격은 일정하도록 정렬된다.
도 10은 도 2에 도시된 드라우지 클럭 신호 발생부(231)를 본 발명의 제2 실시예에 따라 도시한 블록도이다. 도 10을 참조하면, 드라우지 클럭 신호 발생부(231)는 위상 동기부(1011), 복수개의 드라우지 클럭 신호 출력부(1021), 드라우지 기준 클럭 신호 출력부(1041) 및 궤환부(1031)를 구비한다.
위상 동기부(1011)는 외부 클럭 신호(REFCLK)를 입력하고, 위상이 다른 다수개의 고주파 클럭 신호들(ICLKi), 고주파 신호(ICLKR) 및 고주파 신호(clk0)를 출력한다. 위상 동기부(1011)는 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)로 구성된다. 위상 동기부(1011)는 동기가 가능한 최저 주파수를 가지고 있다. 예컨대, 위상 동기부(1011)가 320[MHz] 이상의 고주파 클럭 신호를 발생한다면, 320[MHz]가 위상 동기부(1011)의 최저 주파수가 된다. 외부 클럭 신호(REFCLK)는 집적회로 장치의 내부 회로(도 2의 221)를 저속으로 테스트하기 위한 테스트 장비로부터 출력되는 저주파 클럭 신호이다.
복수개의 드라우지 클럭 신호 출력부(1021)는 위상 동기부(1011)로부터 출력되는 다수개의 고주파 클럭 신호들(ICLKi)을 입력하고, 다수개의 클럭 신호들(MCLKi)을 출력한다. 다수개의 클럭 신호들(MCLKi)은 위상이 서로 다른 다수개의 드라우지 클럭 신호들(OCLKi) 또는 다수개의 고주파 클럭 신호들(ICLKi)이다. 복수개의 드라우지 클럭 신호 출력부(1021)는 N분주 및 위상 정렬기(1023)와 제1 멀티플렉서(1026)를 구비한다.
N분주 및 위상 정렬기(1023)는 다수개의 고주파 클럭 신호들(ICLKi)을 N배, 예컨대, 2배 또는 4배 또는 8배 등으로 분주하여 다수개의 드라우지 클럭 신호들(OCLKi)을 발생하고, 다수개의 드라우지 클럭 신호들(OCLKi)이 상호간에 일정한 위상차를 갖도록 정렬한다.
제1 멀티플렉서(1026)는 다수개의 고주파 클럭 신호들(ICLKi)과 다수개의 드라우지 클럭 신호들(OCLKi)을 입력하고, 외부에서 입력되는 선택 신호(SELDIV2)에 응답하여 다수개의 고주파 클럭 신호들(ICLKi)과 다수개의 드라우지 클럭 신호들(OCLKi) 중 하나를 출력하여 내부 회로(도 2의 221)에 인가한다.
드라우지 기준 클럭 신호 출력부(1041)는 0도의 위상을 갖는 고주파 클럭 신호(ICLKR)를 입력하고, 2배 분주한 신호 또는 상기 0도의 위상을 갖는 고주파 신호(ICLKR)를 다수개의 드라우지 클럭 신호들(OCLKi)보다 2배 높은 비율로 분주하여 드라우지 기준 클럭 신호(OCLKR)를 출력한다. 드라우지 기준 클럭 신호(OCLKR)는 외부 클럭 신호(REFCLK)와 동일한 주파수를 갖는 것이 바람직하다. 드라우지 클럭 신호 출력부(1021)는 제1 2분주기(1043), 제1 2N분주기(1045) 및 제2 멀티플렉서(1047)를 구비한다.
제1 2분주기(1043)는 0도의 위상을 갖는 고주파 클럭 신호(ICLKR))를 2분주하여 출력한다.
제1 2N분주기(1045)는 상기 0도의 위상을 갖는 고주파 클럭 신호(ICLKR)를 다수개의 드라우지 클럭 신호들(OCLKi)보다 2배 높은 비율로 분주하여 출력한다. 예컨대, 다수개의 드라우지 클럭 신호들(OCLKi)이 각각 4분주되면, 제1 2N분주기(1045)는 고주파 클럭 신호(ICLKR)를 8분주하여 출력한다.
제2 멀티플렉서(1047)는 제1 2분주기(1043)에서 출력되는 신호와 제1 2N분주기(1045)에서 출력되는 신호를 입력하고, 선택 신호(SELDIV2)에 응답하여 제1 2분주기(1043)에서 출력되는 신호와 제1 2N분주기91045)에서 출력되는 신호(OCLKR) 중 하나를 출력한다.
궤환부(1031)는 위상 동기부(1011)의 출력단과 입력단에 연결된다. 궤환부(1031)는 외부 클럭 신호(REFCLK)를 테스트 가능한 주파수 영역에서 동작시키기 위해서 위상 동기부(1011)의 출력 신호(clk0)를 궤환시킨다. 궤환부(1031)는 제2 2분주기(1033), 제2 2N분주기(1034) 및 제3 멀티플렉서(1035)를 구비한다.
제2 2분주기(1033)는 위상 동기부(1011)로부터 출력되는 0도의 위상을 갖는 고주파 클럭 신호(clk0)를 2분주하여 출력한다.
제2 2N분주기(1034)는 위상 동기부(1011)로부터 출력되는 0도의 위상을 갖는 클럭 신호(clk0)를 제1 2N분주기(1045)와 동일한 비율로 분주한다. 예컨대, 제1 2N분주기(1045)가 입력되는 신호를 8분주한다면, 제2 2N분주기(1034)도 상기 0도의 위상을 갖는 클럭 신호(clk0)를 8분주한다.
제3 멀티플렉서(1035)는 제2 2분주기(1033)에서 출력되는 신호와 제2 2N분주기(1034)에서 출력되는 신호를 입력하고, 선택 신호(SELDIV2)에 응답하여 제2 2분 주기(1033)에서 출력되는 신호와 제2 2N분주기(1034)에서 출력되는 신호 중 하나를 출력한다.
위상 동기부(1011)에는 동기(locking)가 가능한 최저 주파수가 존재한다. 때문에, 위상 동기부(1011)가 동작하는 동안 외부 클럭 신호(REFCLK)가 테스트 가능한 주파수 영역에서 동작하기 위해서는 궤환기(1031)에는 제2 2분주기(1033)와 제2 2N분주기(1034)가 필수적으로 구비되어야 한다. 제2 2N분주기(1034)의 분주 비율은 위상 동기부(1011)의 최저 동작 주파수를 테스트 장비에서 허용하는 최대 주파수로 나눈 값으로 설정하는 것이 바람직하다. 예컨대, 위상 동기부(1011)의 최저 동작 주파수가 320[MHz]이고, 테스트 장비에서 허용하는 최대 주파수가 40[MHz]라면, 제2 2N분주기(1034)는 입력되는 클럭 신호(clk0)를 8분주하도록 설정된다.
다수개의 드라우지 클럭 신호들(OCLKi)과 드라우지 기준 클럭 신호(OCLKR)는 웨이퍼에 형성된 다수개의 집적회로 장치들을 테스트하는 웨이퍼 테스트와 다수개의 집적회로 장치들 중 하나의 집적회로 장치가 내장된 패키지를 테스트하는 패키지 테스트에 사용된다.
도 11은 도 10에 도시된 N분주 및 위상 정렬기(1023)를 본 발명의 제1 실시예에 따라 도시한 회로도이다. 도 11에 도시된 N분주 및 위상 정렬기(1023)는 5개의 고주파 클럭 신호들(clk0∼clk4)을 입력하고, 이들을 각각 4분주하는 구성을 갖는다. 이 때, 제1 고주파 클럭 신호(clk0)는 0도의 위상을 가지며, 제2 내지 제5 고주파 클럭 신호들(clk1∼clk4)은 제1 고주파 클럭 신호(clk0)에 비해 일정한 위 상만큼씩 순차적으로 지연된다.
도 11을 참조하면, N분주 및 위상 정렬기(1023)는 제1 분주단(1111) 및 제2 분주단(1112)을 구비하며, 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)을 입력하고, 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)을 발생한다.
제1 분주단(1111)은 제1 내지 제5 D플립플롭들(1121∼1125), 제1 인버터(1141) 및 제2 인버터(1142)를 구비하며, 입력되는 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)을 2분주한다. 구체적으로, 제1 D플립플롭(1121)은 제1 고주파 클럭 신호(clk0)를 2분주하며. 제1 고주파 클럭 신호(clk0)와 동일한 위상을 갖는 클럭 신호(clk0a)를 출력한다. 제2 D플립플롭(1122)은 제3 고주파 클럭 신호(clk2)를 2분주하며, 제3 고주파 클럭 신호(clk2)와 동일한 위상을 갖는 클럭 신호(clk1a)를 출력한다. 제3 D플립플롭(1123)은 제5 고주파 클럭 신호(clk4)를 2분주하며, 제5 고주파 클럭 신호(clk4)와 동일한 위상을 갖는 클럭 신호(clk2a)를 출력한다. 제4 D플립플롭(1124)은 제2 고주파 클럭 신호(clk1)를 2분주하며, 제2 고주파 클럭 신호(clk1)와 동일한 위상을 갖는 클럭 신호를 출력한다. 제1 인버터(1141)는 제4 D플립플롭(1124)으로부터 출력되는 클럭 신호를 반전시켜서 클럭 신호(clk3a)를 출력한다. 제5 D플립플롭(1125)은 제4 고주파 클럭 신호(clk3)를 2분주하며, 제4 고주파 클럭 신호(clk3)와 동일한 위상을 갖는 클럭 신호를 출력한다. 제2 인버터(1142)는 제5 D플립플롭(1125)으로부터 출력되는 클럭 신호를 반전시켜서 클럭 신호(clk4a)를 출력한다.
제2 분주단(1112)은 제6 내지 제10 D플립플롭들(1126∼1130)을 구비하며, 입 력되는 클럭 신호들((clk0a∼clk4a))을 2분주하여 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)을 출력한다. 구체적으로, 제6 D플립플롭(1126)은 제1 D플립플롭(1121)으로부터 출력되는 클럭 신호(clk0a)를 2분주하여 제1 드라우지 클럭 신호(oclk0)를 출력한다. 제7 D플립플롭(1127)은 제3 D플립플롭(1123)으로부터 출력되는 클럭 신호(clk2a)를 2분주하여 제2 드라우지 클럭 신호(oclk1)를 출력한다. 제8 D플립플롭(1128)은 제2 인버터(1142)로부터 출력되는 클럭 신호(clk4a)를 2분주하여 제3 드라우지 클럭 신호(oclk2)를 출력한다. 제9 D플립플롭(1129)은 제2 D플립플롭(1122)으로부터 출력되는 클럭 신호(clk1a)를 2분주하여 클럭 신호를 출력한다. 제3 인버터(1143)는 제9 D플립플롭(1129)으로부터 출력되는 클럭 신호를 반전시켜서 제4 드라우지 클럭 신호(oclk3)를 출력한다. 제10 D플립플롭(1130)은 제1 인버터(1141)로부터 출력되는 클럭 신호(clk3a)를 2분주하여 클럭 신호를 출력한다. 제4 인버터(1144)는 제10 D플립플롭(1130)으로부터 출력되는 클럭 신호를 반전시켜서 제5 드라우지 클럭 신호(oclk4)를 출력한다.
N분주 및 위상 정렬기(1023)가 제1 분주단(1111)만 구비하면 2분주 기능을 가지며, 제2 분주단(1112)을 하나 더 구비하면 8분주 기능을 갖는다. 이와 같이, 필요에 따라 분주단을 가감함으로써 N분주 및 위상 정렬기(1023)의 분주 기능이 변경된다.
도 12는 도 11에 표시된 클럭 신호들(clk0∼clk4,clk0a∼clk4a,oclk0∼oclk4) 및 도 10에 도시된 제1 2N분주기(1045)에 입출력되는 클럭 신호들(ICLKR,ICLKRa,OCLKR)의 타이밍도이다.
제1 2N분주기)(도 10의 1045)로 입력되는 고주파 클럭 신호(ICLKR)는 N분주 및 위상 정렬기(도 10의 1023)로 입력되는 고주파 클럭 신호(ICLKi)에 비해 2배 긴 주기를 가지며, 또한, 드라우지 기준 클럭 신호(OCLKR)는 다수개의 드라우지 클럭 신호들(OCLKi)보타 2배 긴 주기를 갖는다. 주기가 2배 길면 주파수는 2배 낮다.
클럭 신호들(clk0a∼clk4a)은 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)이 2분주된 신호들이다. 즉, 클럭 신호들(clk0a∼clk4a)의 각 주기는 제1 내지 제5 고주파 클럭 신호들(clk0∼clk4)의 각 주기에 비해 2배 길어진다. 이 때, 클럭 신호(clk0a)는 제1 고주파 클럭 신호(clk0)와 동일한 위상을 가지며, 클럭 신호(clk1a)는 제3 고주파 클럭 신호(clk2)와 동일한 위상을 가지며, 클럭 신호(clk2a)는 제5 고주파 클럭 신호(clk4)와 동일한 위상을 가지며, 클럭 신호(clk3a)는 제2 고주파 클럭 신호(clk1)와 동일한 위상을 가지며, 클럭 신호(clk4a)는 제4 고주파 클럭 신호(clk3)와 동일한 위상을 갖는다. 여기서, 클럭 신호들(clk3a,clk4a)은 제2 및 제4 고주파 클럭 신호들(clk1,clk3)이 360도 지연된 신호들과 동일한 위상을 갖는다. 또한, 클럭 신호들(clk0a∼clk4a)은 상호간의 위상차가 일정하도록 정렬된다.
제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)은 클럭 신호들(clk0a∼clk4a)이 2분주된 신호들이다. 즉, 제1 내지 제5 드라우지 클럭 신호들(oclk0∼oclk4)의 각 주기는 클럭 신호들(clk0a∼clk4a)의 각 주기에 비해 2배 길다. 이 때, 제1 드라우지 클럭 신호(oclk0)는 클럭 신호(clk0a)와 동일한 위상을 가지며, 제2 드라우지 클럭 신호(oclk1)는 클럭 신호(clk1a)와 동일한 위상을 가지며, 제3 드라우지 클럭 신호(oclk2)는 클럭 신호(clk2a)와 동일한 위상을 가지며, 제4 드라우지 클럭 신호(oclk3)는 클럭 신호(clk3a)와 동일한 위상을 가지며, 제5 드라우지 클럭 신호(oclk4)는 클럭 신호(clk4a)와 동일한 위상을 갖는다. 또한, 제1 내지 제5 드라우지 클럭 신호들(clk0∼oclk4)은 상호간에 위상차가 일정하도록 정렬된다.
도 13은 도 10에 도시된 N분주 및 위상 정렬기(1023)를 본 발명의 제2 실시예에 따라 도시한 회로도이다. N분주 및 위상 정렬기(1023)는 제1 및 제2 고주파 클럭 신호들(clk0,clk1)을 4분주하여 제1 및 제2 드라우지 클럭 신호들(oclk0,oclk1)을 출력하는 예를 보여준다. 도 13을 참조하면, N분주 및 위상 정렬기(1023)는 제1 분주단(1311) 및 제2 분주단(1312)을 구비한다.
제1 분주단(1311)은 제1 및 제2 D플립플롭들(1321,1322)과 제1 인버터(1341)를 구비한다. 제1 D플립플롭(1321)은 제1 고주파 클럭 신호(clk0)를 2분주하여 클럭 신호(clk0a)를 출력한다. 제1 인버터(1341)는 제2 고주파 클럭 신호(clk1)를 반전시킨다. 제2 D플립플롭(1322)은 제1 인버터(1341)로부터 출력되는 클럭 신호를 2분주하여 클럭 신호(clk1a)를 출력한다.
제2 분주단(1312)은 제3 및 제4 D플립플롭들(1323,1324)과 제2 인버터(1342)를 구비한다. 제3 D플립플롭(1323)은 제1 D플립플롭(1321)으로부터 출력되는 클럭 신호(clk0a)를 2분주하여 제1 드라우지 클럭 신호(oclk0)를 출력한다. 제1 인버터(1342)는 제2 D플립플롭(1322)으로부터 출력되는 클럭 신호(clk1a)를 반전시킨다. 제4 D플립플롭(1324)은 제1 인버터(1342)로부터 출력되는 클럭 신호를 2분주하여 제2 드라우지 클럭 신호(oclk1)를 출력한다.
도 14는 도 13에 표시된 클럭 신호들(clk0,clk1,clk0a,clk1a,oclk0,oclk1) 및 도 10에 도시된 제1 2N분주기(1045)에 입출력되는 클럭 신호들(ICLKR,ICLKRa,OCLKR)의 타이밍도이다.
제1 2N분주기(도 10의 1045)로 입력되는 고주파 클럭 신호(ICLKR)는 N분주 및 위상 정렬기(1023)로 입력되는 고주파 클럭 신호들(ICLKi)에 비해 2배 긴 주기를 가지며, 또한, 드라우지 기준 클럭 신호(OCLKR)는 다수개의 드라우지 클럭 신호들(OCLKi)보타 2배 긴 주기를 갖는다. 주기가 2배 길면 주파수는 2배 낮다.
클럭 신호들(clk0a,clk1a)은 제1 및 제2 고주파 클럭 신호들(clk0,clk1)이 2분주된 신호들이다. 즉, 클럭 신호들(clk0a,clk1a)의 주기는 제1 및 제2 고주파 클럭 신호들(clk0,clk1)의 주기보다 2배 길다. 이 때, 클럭 신호(clk1a)는 제1 고주파 클럭 신호(clk0a)에 비해 위상이 180도 지연되며, 클럭 신호들(clk0a,clk1a)의 위상차는 일정하도록 정렬된다.
제1 및 제2 드라우지 클럭 신호들(oclk0,oclk1)은 클럭 신호들(clk0a,clk1a)이 2분주된 신호들이다. 즉, 제1 및 제2 드라우지 클럭 신호들(oclk0,oclk1)의 주기는 클럭 신호들(clk0a,clk1a)의 주기보다 2배 길다. 제2 드라우지 클럭 신호(oclk1)는 제1 드라우지 클럭 신호(oclk0)에 비해 위상이 180도 지연되며, 제1 및 제2 드라우지 클럭 신호들(oclk0,oclk1)의 위상차는 일정하도록 정렬된다.
본 발명은 위상 동기부를 이용하여 우수개의 드라우지 클럭 신호들과 기수개의 드라우지 클럭 신호들을 발생하는 회로에 모두 적용될 수 있으며, 대표적으로 2개의 드라우지 클럭 신호들과 5개의 드라우지 클럭 신호들을 발생하는 실시예들을 개시하였다. 따라서, 본 기술 분야의 통상의 지식을 가진 자라면 상기 실시예들로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이므로, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 집적회로 장치(201)에 구비되는 위상 동기부(241,1011), 예컨대, PLL 또는 DLL을 이용하여 저주파수의 드라우지 클럭 신호들(MCLKi)을 생성함으로써 집적회로 장치(201)에 구비되는 내부 회로(221)의 전기적 성능을 저속으로 테스트할 수가 있다. 따라서, 저속의 테스트 장비를 이용하여 집적회로 장치(201)를 테스트할 수가 있으며, 그로 인하여 고속의 테스트 장비를 별도로 구입할 필요가 없게 되어 테스트 비용이 절감된다. 뿐만 아니라, 드라우지 클럭 신호 발생부(231)로부터 발생되는 드라우지 클럭 신호들(MCLKi)이 곧바로 내부 회로(221)에 인가됨으로써 외부 노이즈의 유입이 방지되어 내부 회로(221)의 성능을 정확하게 테스트할 수 있다.
또한, 분주 및 위상 정렬기(253)와 N분주 및 위상 정렬기(1023)를 구비하여 드라우지 클럭 신호들(oclk0∼oclk4) 상호간의 위상차가 일정하도록 정렬함으로써, 기수개의 드라우지 클럭 신호들(oclk0∼oclk4)도 원활하게 생성할 수가 있다.

Claims (21)

  1. 내부 회로를 구비는 집적회로 장치에 있어서,
    외부에서 입력되는 외부 클럭 신호에 응답하여 위상이 다른 다수개의 고주파 클럭 신호들을 출력하는 위상 동기부;
    상기 다수개의 고주파 클럭 신호들을 입력하고, 상기 다수개의 고주파 클럭 신호들을 소정 비율로 분주하고, 상기 분주된 다수개의 클럭 신호들을 상호간에 동일한 위상차를 갖도록 정렬하여 주파수가 낮고 서로 위상이 다른 다수개의 드라우지 클럭 신호들을 출력하는 드라우지 클럭 신호 출력부; 및
    상기 위상 동기부에 연결되며, 상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 클럭 신호를 상기 드라우지 클럭 신호들과 동일한 비율로 분주하여 상기 위상 동기부의 입력단으로 궤환시키는 궤환부를 구비하고,
    상기 다수개의 드라우지 클럭 신호들을 상기 내부 회로에 인가하여 상기 내부 회로의 성능을 저속으로 테스트하는 것을 특징으로 하는 집적회로 장치.
  2. 제1항에 있어서, 상기 위상 동기부는
    PLL(Phase Locked Loop)과 DLL(Delay Locked Loop) 중 하나를 구비하는 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서, 상기 외부 클럭 신호는 상기 집적회로 장치를 저속으로 테 스트하기 위한 테스트 장비로부터 출력되는 저주파 클럭 신호이며, 상기 외부 클럭 신호와 상기 다수개의 드라우지 클럭 신호들은 서로 동일한 주파수인 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서, 상기 드라우지 클럭 신호 출력부는
    상기 다수개의 고주파 클럭 신호들을 소정 비율로 분주하여 상기 다수개의 드라우지 클럭 신호들을 발생하고, 상기 다수개의 드라우지 클럭 신호들이 상호간에 일정한 위상차를 갖도록 정렬하는 분주 및 위상 정렬기; 및
    상기 다수개의 고주파 클럭 신호들과 상기 다수개의 드라우지 클럭 신호들을 입력하고, 외부에서 입력되는 선택 신호에 응답하여 상기 다수개의 고주파 클럭 신호들과 상기 다수개의 드라우지 클럭 신호들 중 하나를 출력하여 상기 내부 회로에 인가하는 제1 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로 장치.
  5. 제4항에 있어서, 반주기동안 발생되는 상기 다수개의 드라우지 클럭 신호들이 5개이고, 상기 다수개의 드라우지 클럭 신호들은 각각 2분주된 신호들일 때, 상기 위상 동기부는 0도의 위상을 갖는 제1 고주파 클럭 신호 및 상기 제1 고주파 클럭 신호에 비해 일정한 위상만큼씩 순차적으로 지연되는 제2 내지 제5 고주파 클럭 신호들을 출력하며, 이 때 상기 분주 및 위상 정렬기는
    상기 제1 고주파 클럭 신호를 입력하고, 상기 제1 고주파 클럭 신호를 2분주하며, 상기 제1 고주파 클럭 신호와 동일한 위상을 갖는 제1 드라우지 클럭 신호를 출력하는 제1 D플립플롭;
    상기 제3 고주파 클럭 신호를 입력하고, 상기 제3 고주파 클럭 신호를 2분주하며, 상기 제3 고주파 클럭 신호와 동일한 위상을 갖는 제2 드라우지 클럭 신호를 출력하는 제2 D플립플롭;
    상기 제5 고주파 클럭 신호를 입력하고, 상기 제5 고주파 클럭 신호를 2분주하며, 상기 제5 고주파 클럭 신호와 동일한 위상을 갖는 제3 드라우지 클럭 신호를 출력하는 제3 D플립플롭;
    상기 제2 고주파 클럭 신호를 입력하고, 상기 제2 고주파 클럭 신호를 2분주하며, 상기 제2 고주파 클럭 신호와 동일한 위상을 갖는 클럭 신호를 출력하는 제4 D플립플롭;
    상기 제4 D플립플롭에 연결되며, 상기 제4 D플립플롭으로부터 출력되는 클럭신호를 반전시켜서 제4 드라우지 클럭 신호를 출력하는 제1 인버터;
    상기 제4 고주파 클럭 신호를 입력하고, 상기 제4 고주파 클럭 신호를 2분주하며, 상기 제4 고주파 클럭 신호와 동일한 위상을 갖는 클럭 신호를 출력하는 제5 D플립플롭; 및
    상기 제5 D플립플롭에 연결되며, 상기 제5 D플립플롭으로부터 출력되는 클럭신호를 반전시켜서 제5 드라우지 클럭 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 집적회로 장치.
  6. 제5항에 있어서, 상기 다수개의 드라우지 클럭 신호들이 각각 4분주된 신호 들일 때, 상기 분주 및 위상 정렬기는
    상기 제1 D플립플롭에 연결되며, 상기 제1 D플립플롭으로부터 출력되는 클럭 신호를 2분주하여 상기 제1 드라우지 클럭 신호로써 출력하는 제6 D플립플롭;
    상기 제3 D플립플롭에 연결되며, 상기 제3 D플립플롭으로부터 출력되는 클럭 신호를 2분주하여 상기 제2 드라우지 클럭 신호로써 출력하는 제7 D플립플롭;
    상기 제2 인버터에 연결되며, 상기 제2 인버터로부터 출력되는 클럭 신호를 2분주하여 상기 제3 드라우지 클럭 신호로써 출력하는 제8 D플립플롭;
    상기 제2 D플립플롭에 연결되며, 상기 제2 D플립플롭으로부터 출력되는 클럭 신호를 2분주하여 출력하는 제9 D플립플롭;
    상기 제9 D플립플롭에 연결되며, 상기 제9 D플립플롭으로부터 출력되는 클럭 신호를 반전시켜서 상기 제4 드라우지 클럭 신호로써 출력하는 제3 인버터;
    상기 제1 인버터에 연결되며, 상기 제1 인버터로부터 출력되는 클럭 신호를 2분주하여 출력하는 제10 D플립플롭; 및
    상기 제10 D플립플롭에 연결되며, 상기 제10 D플립플롭으로부터 출력되는 클럭 신호를 반전시켜서 상기 제5 드라우지 클럭 신호로써 출력하는 제4 인버터를 더 구비하는 것을 특징으로 하는 집적회로 장치.
  7. 제6항에 있어서, 상기 다수개의 드라우지 클럭 신호들이 각각 배수로 분주될 때마다, 상기 분주 및 위상 정렬기는 상기 제6 내지 제10 D플립플롭들 및 상기 제3 및 제4 인버터들을 더 구비하는 것을 특징으로 하는 집적회로 장치.
  8. 제4항에 있어서, 상기 다수개의 드라우지 클럭 신호들이 2개이고, 상기 다수개의 드라우지 클럭 신호들이 각각 2분주된 신호들일 때, 상기 위상 동기부는 0도의 위상을 갖는 제1 고주파 클럭 신호 및 상기 제1 고주파 클럭 신호와 180도 위상차를 갖는 제2 고주파 클럭 신호를 출력하며, 이 때 상기 분주 및 위상 정렬기는
    상기 제1 고주파 클럭 신호를 입력하고, 상기 제1 고주파 클럭 신호를 2분주하며, 상기 제1 고주파 클럭 신호와 동일한 위상을 갖는 제1 드라우지 클럭 신호를 출력하는 제1 D플립플롭;
    상기 제2 고주파 클럭 신호를 입력하고, 상기 입력되는 제2 고주파 클럭 신호를 반전시키는 인버터; 및
    상기 인버터에 연결되며, 상기 인버터로부터 출력되는 고주파 클럭 신호를 2분주하며, 상기 제1 드라우지 클럭 신호와 180도 위상차를 갖는 제2 드라우지 클럭 신호를 출력하는 제2 D플립플롭을 구비하는 것을 특징으로 하는 집적회로 장치.
  9. 제8항에 있어서, 상기 다수개의 드라우지 클럭 신호들이 2개이고, 상기 다수개의 드라우지 클럭 신호들이 각각 배수로 분주될 때마다, 상기 분주 및 위상 정렬기는 상기 제1 D플립플롭과 상기 제2 D플립플롭 및 상기 인버터를 더 구비하는 것을 특징으로 하는 집적회로 장치.
  10. 제1항 또는 제4항에 있어서, 상기 궤환부는
    상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 고주파 클럭 신호를 입력하고, 상기 0도의 위상을 갖는 고주파 클럭 신호를 상기 드라우지 클럭 신호들과 동일한 비율로 분주하는 분주기; 및
    상기 0도의 위상을 갖는 고주파 클럭 신호와 상기 분주기로부터 출력되는 클럭 신호를 입력하고, 상기 선택 신호에 응답하여 상기 0도의 위상을 갖는 고주파 클럭 신호와 상기 분주기로부터 출력되는 클럭 신호 중 하나를 출력하여 상기 위상 동기부로 전송하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로 장치.
  11. 내부 회로를 구비는 집적회로 장치에 있어서,
    외부에서 입력되는 외부 클럭 신호에 응답하여 위상이 다른 다수개의 고주파 클럭 신호들을 출력하는 위상 동기부;
    상기 다수개의 고주파 클럭 신호들을 입력하고, 상기 다수개의 고주파 클럭 신호들을 N배 분주하고, 상기 분주된 다수개의 클럭 신호들을 상호간에 동일한 위상차를 갖도록 정렬하여 주파수가 낮고 서로 위상이 다른 다수개의 드라우지 클럭 신호들을 출력하는 복수개의 드라우지 클럭 신호 출력부;
    상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 고주파 클럭 신호를 입력하고, 상기 0도의 위상을 갖는 고주파 신호를 상기 다수개의 드라우지 클럭 신호들보다 2배 높은 비율로 분주하여 드라우지 기준 클럭 신호를 출력하는 드라우지 기준 클럭 신호 출력부; 및
    상기 위상 동기부에 연결되며, 상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 클럭 신호를 상기 드라우지 기준 클럭 신호와 동일한 비율로 분주하여 상기 위상 동기부의 입력단으로 궤환시키는 궤환부를 구비하고,
    상기 다수개의 드라우지 클럭 신호들과 상기 드라우지 기준 클럭 신호를 상기 내부 회로에 인가하여 상기 내부 회로의 성능을 저속으로 테스트하는 것을 특징으로 하는 집적회로 장치.
  12. 제11항에 있어서, 상기 위상 동기부는
    PLL(Phase Locked Loop)과 DLL(Delay Locked Loop) 중 하나를 구비하는 것을 특징으로 하는 집적회로 장치.
  13. 제11항에 있어서, 상기 외부 클럭 신호는 상기 집적회로 장치를 저속으로 테스트하기 위한 테스트 장비로부터 출력되는 저주파 클럭 신호이며, 상기 외부 클럭 신호와 상기 드라우지 기준 클럭 신호는 서로 동일한 주파수인 것을 특징으로 하는 집적회로 장치.
  14. 제11항에 있어서, 상기 복수개의 드라우지 클럭 신호 출력부는
    상기 다수개의 고주파 클럭 신호들을 N배만큼 분주하여 상기 다수개의 드라우지 클럭 신호들을 발생하고, 상기 다수개의 드라우지 클럭 신호들이 상호간에 일정한 위상차를 갖도록 정렬하는 N분주 및 위상 정렬기; 및
    상기 다수개의 고주파 클럭 신호들과 상기 다수개의 드라우지 클럭 신호들을 입력하고, 외부에서 입력되는 선택 신호에 응답하여 상기 다수개의 고주파 클럭 신호들과 상기 다수개의 드라우지 클럭 신호들 중 하나를 출력하여 상기 내부 회로에 인가하는 제1 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로 장치.
  15. 제11항 또는 14항에 있어서, 상기 드라우지 기준 클럭 신호 출력부는
    상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 고주파 클럭 신호를 입력하고, 상기 0도의 위상을 갖는 고주파 클럭 신호를 2분주하여 출력하는 제1 2분주기;
    상기 0도의 위상을 갖는 고주파 신호를 상기 다수개의 드라우지 클럭 신호들보다 2배 높은 비율로 분주하여 출력하는 제1 2N분주기; 및
    상기 제1 2분주기에서 출력되는 신호와 상기 제1 2N분주기에서 출력되는 신호를 입력하고, 상기 선택 신호에 응답하여 상기 제1 2분주기에서 출력되는 신호와 상기 제1 2N분주기에서 출력되는 신호 중 하나를 출력하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로 장치.
  16. 제14항에 있어서, 반주기동안 발생되는 상기 다수개의 드라우지 클럭 신호들이 5개이고, 상기 다수개의 드라우지 클럭 신호들은 각각 2분주된 신호들일 때, 상기 위상 동기부는 0도의 위상을 갖는 제1 고주파 클럭 신호 및 상기 제1 고주파 클럭 신호에 비해 일정한 위상만큼씩 순차적으로 지연되는 제2 내지 제5 고주파 클럭 신호들을 출력하며, 이 때 상기 N분주 및 위상 정렬기는
    상기 제1 고주파 클럭 신호를 입력하고, 상기 제1 고주파 클럭 신호를 2분주하며, 상기 제1 고주파 클럭 신호와 동일한 위상을 갖는 제1 드라우지 클럭 신호를 출력하는 제1 D플립플롭;
    상기 제3 고주파 클럭 신호를 입력하고, 상기 제3 고주파 클럭 신호를 2분주하며, 상기 제3 고주파 클럭 신호와 동일한 위상을 갖는 제2 드라우지 클럭 신호를 출력하는 제2 D플립플롭;
    상기 제5 고주파 클럭 신호를 입력하고, 상기 제5 고주파 클럭 신호를 2분주하며, 상기 제5 고주파 클럭 신호와 동일한 위상을 갖는 제3 드라우지 클럭 신호를 출력하는 제3 D플립플롭;
    상기 제2 고주파 클럭 신호를 입력하고, 상기 제2 고주파 클럭 신호를 2분주하며, 상기 제2 고주파 클럭 신호와 동일한 위상을 갖는 클럭 신호를 출력하는 제4 D플립플롭;
    상기 제4 D플립플롭에 연결되며, 상기 제4 D플립플롭으로부터 출력되는 클럭신호를 반전시켜서 제4 드라우지 클럭 신호를 출력하는 제1 인버터;
    상기 제4 고주파 클럭 신호를 입력하고, 상기 제4 고주파 클럭 신호를 2분주하며, 상기 제4 고주파 클럭 신호와 동일한 위상을 갖는 클럭 신호를 출력하는 제5 D플립플롭; 및
    상기 제5 D플립플롭에 연결되며, 상기 제5 D플립플롭으로부터 출력되는 클럭신호를 반전시켜서 제5 드라우지 클럭 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 집적회로 장치.
  17. 제16항에 있어서, 상기 다수개의 드라우지 클럭 신호들이 각각 4분주된 신호들일 때, 상기 N분주 및 위상 정렬기는
    상기 제1 D플립플롭에 연결되며, 상기 제1 D플립플롭으로부터 출력되는 클럭 신호를 2분주하여 상기 제1 드라우지 클럭 신호로써 출력하는 제6 D플립플롭;
    상기 제3 D플립플롭에 연결되며, 상기 제3 D플립플롭으로부터 출력되는 클럭 신호를 2분주하여 상기 제2 드라우지 클럭 신호로써 출력하는 제7 D플립플롭;
    상기 제2 인버터에 연결되며, 상기 제2 인버터로부터 출력되는 클럭 신호를 2분주하여 상기 제3 드라우지 클럭 신호로써 출력하는 제8 D플립플롭;
    상기 제2 D플립플롭에 연결되며, 상기 제2 D플립플롭으로부터 출력되는 클럭 신호를 2분주하여 출력하는 제9 D플립플롭;
    상기 제9 D플립플롭에 연결되며, 상기 제9 D플립플롭으로부터 출력되는 클럭 신호를 반전시켜서 상기 제4 드라우지 클럭 신호로써 출력하는 제3 인버터;
    상기 제1 인버터에 연결되며, 상기 제1 인버터로부터 출력되는 클럭 신호를 2분주하여 출력하는 제10 D플립플롭; 및
    상기 제10 D플립플롭에 연결되며, 상기 제10 D플립플롭으로부터 출력되는 클럭 신호를 반전시켜서 상기 제5 드라우지 클럭 신호로써 출력하는 제4 인버터를 더 구비하는 것을 특징으로 하는 집적회로 장치.
  18. 제17에 있어서, 상기 다수개의 드라우지 클럭 신호들이 각각 배수로 분주될 때마다, 상기 N분주 및 위상 정렬기는 상기 제6 내지 제10 D플립플롭들 및 상기 제3 및 제4 인버터들을 더 구비하는 것을 특징으로 하는 집적회로 장치.
  19. 제14항에 있어서, 상기 다수개의 드라우지 클럭 신호들이 2개이고, 상기 다수개의 드라우지 클럭 신호들이 각각 2분주된 신호들일 때, 상기 위상 동기부는 0도의 위상을 갖는 제1 고주파 클럭 신호 및 상기 제1 고주파 클럭 신호와 180도 위상차를 갖는 제2 고주파 클럭 신호를 출력하며, 이 때 상기 N분주 및 위상 정렬기는
    상기 제1 고주파 클럭 신호를 입력하고, 상기 제1 고주파 클럭 신호를 2분주하며, 상기 제1 고주파 클럭 신호와 동일한 위상을 갖는 제1 드라우지 클럭 신호를 출력하는 제1 D플립플롭;
    상기 제2 고주파 클럭 신호를 입력하고, 상기 입력되는 제2 고주파 클럭 신호를 반전시키는 인버터; 및
    상기 인버터에 연결되며, 상기 인버터로부터 출력되는 고주파 클럭 신호를 2분주하며, 상기 제1 드라우지 클럭 신호와 180도 위상차를 갖는 제2 드라우지 클럭 신호를 출력하는 제2 D플립플롭을 구비하는 것을 특징으로 하는 집적회로 장치.
  20. 제19항에 있어서, 상기 다수개의 드라우지 클럭 신호들이 각각 배수로 분주될 때마다, 상기 N분주 및 위상 정렬기는 상기 제1 D플립플롭과 상기 제2 D플립플롭 및 상기 인버터를 더 구비하는 것을 특징으로 하는 집적회로 장치.
  21. 제11항 또는 제14항에 있어서, 상기 궤환부는
    상기 다수개의 고주파 클럭 신호들 중 0도의 위상을 갖는 고주파 클럭 신호를 입력하고, 상기 0도의 위상을 갖는 고주파 클럭 신호를 2분주하는 제2 2분주기;
    상기 0도의 위상을 갖는 고주파 클럭 신호를 입력하고, 상기 0도의 위상을 갖는 고주파 클럭 신호를 상기 제1 2N분주기와 동일한 비율로 분주하는 제2 2N분주기; 및
    상기 제2 2분주기의 출력 신호와 상기 제2 2N분주기의 출력 신호를 입력하고, 상기 선택 신호에 응답하여 상기 제2 2분주기의 출력 신호와 상기 제2 2N분주기의 출력 신호 중 하나를 출력하여 상기 위상 동기부로 전송하는 제3 멀티플렉서를 구비하는 것을 특징으로 하는 집적회로 장치.
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