TWI722972B - 具有測試機制的隔離電路及其測試方法 - Google Patents
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Abstract
一種具有測試機制的隔離電路,包含:隔離元件及測試電路。隔離元件在控制輸入端接收到的訊號具有致能狀態時在資料輸入端及資料輸出端進行訊號傳輸,在訊號具有抑能狀態時隔離。測試電路包含:多工器及控制電路。在測試模式下的位移操作狀態中,控制電路控制多工器選擇運作輸入端接收具有致能狀態之隔離控制訊號輸出至控制輸入端。在測試模式下的抓取操作狀態中,控制電路控制多工器選擇測試輸入端以接收具有致能狀態或抑能狀態之測試訊號輸出至控制輸入端。控制電路依據資料輸入端及資料輸出端的訊號判斷隔離元件是否進行訊號傳輸或隔離。
Description
本發明是關於電路測試技術,尤其是關於一種具有測試機制的隔離電路及其測試方法。
在積體電路(integrated circuit;IC)出廠前,往往會使用高錯誤覆蓋率的掃描測試序列透過掃描鏈(scan chain)進行掃描測試,以先行排除有缺陷的晶片。這樣的測試技術可以測試出絕大多數電路中的缺陷。
在使用低功耗設計的電路中,一般會加入隔離元件用於隔離不同電源域的電路,避免關電區的電路對於開電區的電路造成影響。然而,由於一般掃描測試中所有的電源域均被要求開啟,隔離元件亦被設定為開啟狀態,掃描鏈因而無法對隔離元件進行完整的測試。
鑑於先前技術的問題,本發明之一目的在於提供一種具有測試機制的隔離電路及其測試方法,以改善先前技術。
本發明包含一種具有測試機制的隔離電路,包含:隔離元件以及測試電路。隔離元件包含控制輸入端、資料輸入端以及資料輸出端,配置以在控制輸入端接收到的訊號具有致能狀態時在資料輸入端及資料輸出端進行訊號傳輸,以及在控制輸入端接 收到的訊號具有抑能狀態時使資料輸入端及資料輸出端進行隔離。測試電路包含:多工器以及控制電路。多工器包含運作輸入端、測試輸入端以及控制輸出端。其中在測試模式下的位移操作狀態中,控制電路控制多工器選擇運作輸入端以接收具有致能狀態之隔離控制訊號,並透過控制輸出端輸出至隔離元件之控制輸入端。在測試模式下的抓取操作狀態中,控制電路控制多工器選擇測試輸入端以接收具有致能狀態或抑能狀態之測試訊號,並透過控制輸出端輸出至隔離元件之控制輸入端,進而依據資料輸入端及資料輸出端的訊號判斷隔離元件是否進行訊號傳輸或隔離。
本發明另包含一種隔離電路測試方法,應用於具有測試機制的隔離電路中,包含:在測試模式下的位移操作狀態中,使控制電路控制多工器選擇所包含的運作輸入端以接收具有致能狀態之隔離控制訊號,並透過所包含的控制輸出端輸出至隔離元件之控制輸入端;在測試模式下的抓取操作狀態中,使控制電路控制多工器選擇所包含的測試輸入端以接收具有致能狀態或抑能狀態之測試訊號,並透過控制輸出端輸出至隔離元件之控制輸入端;使隔離元件在控制輸入端接收到的訊號具有致能狀態時在資料輸入端及資料輸出端進行訊號傳輸;使隔離元件在控制輸入端接收到的訊號具有抑能狀態時使資料輸入端及資料輸出端進行隔離;以及依據資料輸入端及資料輸出端的訊號判斷隔離元件是否進行訊號傳輸或隔離。
有關本案的特徵、實作與功效,茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種具有測試機制的隔離電路及其測試方法,對隔離元件的隔離機制進行完整的測試。
請參照圖1。圖1顯示本發明之一實施例中,一種電路系統100的方塊圖。電路系統100包含具有測試機制的隔離電路110以及外部電路120。其中,隔離電路110位於第一電源區域130中,外部電路120位於第二電源區域140中。更詳細的說,隔離電路110以及外部電路120是根據不同的電源運作。
隔離電路110包含:隔離元件150以及測試電路160。
隔離元件150包含控制輸入端CI、資料輸入端DI以及資料輸出端DO。隔離元件150配置以在控制輸入端CI接收到的訊號具有致能狀態時,在資料輸入端DI及資料輸出端DO進行訊號傳輸,以及在控制輸入端CI接收到的訊號具有抑能狀態時使資料輸入端DI及資料輸出端DO隔離。於一實施例中,在控制輸入端CI接收到的訊號具有抑能狀態時,隔離元件150是使資料輸出端DO持續輸出預設狀態。
於一實施例中,隔離元件150為邏輯閘。舉例而言,隔離元件150為例如但不限於及閘(AND gate)。在這樣的狀況下,致能狀態將為高態,且抑能狀態為低態。
更詳細地說,隔離元件150在控制輸入端CI接收到的訊號為高態(致能狀態)時,資料輸入端DI的輸入將等於資料輸出端DO的輸出。而隔離元件150在控制輸入端CI接收到的訊號為低態(抑能狀態)時,資料輸出端DO將持續輸出低態,而與資料輸入端DI的輸入無關。
在實際應用上,在運作模式下,第一電源區域130以及第二電源區域140的電源均為啟動。在這樣的狀況下,隔離電路110中的隔離元件150可由具有致能狀態的訊號控制以操作於非隔離狀態,在資料輸入端DI及資料輸出端DO進行訊號傳輸。
然而在運作模式的部分使用情境下,第一電源區域130的電源將會關閉而形成關電區(power-off domain),而第二電源區域140的電源依舊維持啟動而形成開電區(power-on domain)。在這樣的狀況下,為了避免第一電源區域130中的電路輸出不明確的電壓,隔離電路110中的隔離元件150可由具有抑能狀態的訊號控制以操作於隔離狀態,隔離資料輸入端DI及資料輸出端DO並輸出預設狀態。
隔離電路110可藉由測試電路160的設置,在測試模式下對隔離元件150進行完整的測試。以下將對於測試電路160的結構及運作進行更詳細的描述。
測試電路160包含:多工器170以及控制電路180。
多工器170包含運作輸入端OI、測試輸入端TI以及控制輸出端CO。控制電路180配置以在測試模式下的不同狀態中,控制多工器170選擇不同的輸入端進行訊號的訊號傳輸,以達到測試的目的。
於一實施例中,為了對電路系統100中的各電路進行測試,電路系統100將包含掃描鏈(未繪示),且掃描鏈包含多個位移暫存器,以對各電路的輸入端進行測試資料的饋入。
舉例而言,多工器170的測試輸入端TI電性耦接於第一位移暫存器SR1,隔離元件150的資料輸入端DI電性耦接於第二位移暫存器SR2,且隔離元件150的資料輸出端DO電性耦接於設置在外部電路120中的第三位移暫存器SR3。其中,第一位移暫存器SR1、第二位移暫存器SR2以及第三位移暫存器SR3均為掃描鏈的一部份,但各位移暫存器間可包含其他的位移暫存器,不必須鄰接設置。
在測試模式下的位移操作狀態中,掃描鏈將進行資料位移,以使資料在位移暫存器間位移。此時,控制電路180控制多工器170選擇運作輸入端OI,以接收具有致能狀態之隔離控制訊號IC,並透過控制輸出端CO輸出至隔離元件150之控制輸入端CI。其中,隔離控制訊號IC可來自於其他與控制電路180協同運作的電路(未繪示),以在控制電路180控制多工器170選擇運作輸入端OI時產生對應的隔離控制訊號IC。
因此,隔離元件150之控制輸入端CI將接收到致能狀態之隔離控制訊號IC,以使第二位移暫存器SR2中的測試資料得以透過資料輸入端DI以及資料輸出端DO傳送至第三位移暫存器SR3。
在測試模式下的抓取操作狀態中,掃描鏈將進行資料驅動,以使資料驅動對應的電路。此時,控制電路180控制多工器170選擇測試輸入端TI,以接收具有致能狀態或抑能狀態之測試訊號TS,並透過控制輸出端CO輸出至隔離元件150之控制輸入端CI。於一實施例中,測試訊號TS來自於第一位移暫存器SR1中的測試資料。
因此,隔離元件150之控制輸入端CI將接收到具有致能狀態或抑能狀態之測試訊號TS。藉由查驗分別電性耦接於資料輸入端DI以及資料輸出端DO的第二位移暫存器SR2以及第三位移暫存器SR3所儲存的資料值,將可對資料輸入端DI及資料輸出端DO的訊號進行比較,以確認隔離元件150是否正確的進行資料訊號傳輸或隔離,達到測試的目的。
須注意的是,在測試模式中,位移操作狀態以及抓取操作狀態是交替進行,直到所有的測試樣型(test pattern)均已饋入掃描鏈中。
上述對於多工器170以及控制電路180的操作描述,均是針對測試模式進行。在運作模式中,控制電路180可持續使多工器170選擇運作輸入端OI,以接收具有致能狀態或是抑能狀態之隔離控制訊號IC,以執行正常的資料訊號傳輸以及隔離機制。
在部分技術中,隔離元件150僅能進行資料輸入端DI及資料輸出端DO之間的測試,卻無法對於隔離元件150的控制輸入端CI是否正確的運作進行測試。藉由在本發明的隔離電路110設置測試電路160,將可對隔離元件150的控制輸入端CI進行測試,以確保隔離元件150的隔離機制正常運作。
請參照圖2。圖2顯示本發明一實施例中,一種隔離電路測試方法200的流程圖。
除前述裝置外,本發明另揭露一種隔離電路測試方法200,應用於例如,但不限於圖1的隔離電路110中。隔離電路測試方法200之一實施例如圖2所示,包含下列步驟。
於步驟S210:在測試模式下的位移操作狀態中,使控制電路180控制多工器170選擇所包含的運作輸入端OI以接收具有致能狀態之隔離控制訊號IC,並透過所包含的控制輸出端CO輸出至隔離元件150之控制輸入端CI。
於步驟S220:在測試模式下的抓取操作狀態中,使控制電路180控制多工器170選擇所包含的測試輸入端TI以接收具有致能狀態或抑能狀態之測試訊號TS,並透過控制輸出端CO輸出至隔離元件150之控制輸入端CI。
於步驟S230:判斷隔離元件150在控制輸入端CI接收到的訊號是否具有致能狀態。
於步驟S240:使隔離元件150在控制輸入端CI接收到的訊號具有致能狀態時在資料輸入端DI及資料輸出端DO進行訊號傳輸。
於步驟S250:使隔離元件150在控制輸入端CI接收到的訊號具有抑能狀態時使資料輸入端DI及資料輸出端DO隔離。
於步驟S260:依據資料輸入端DI及資料輸出端DO的訊號判斷隔離元件是否進行訊號傳輸或隔離。
須注意的是,上述的實施方式僅為一範例。於其他實施例中,本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述,本發明中具有測試機制的隔離電路及其測試方法可對隔離元件的隔離機制進行完整的測試。
雖然本案之實施例如上所述,然而該些實施例並非用來限定本案,本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化,凡此種種變化均可能屬於本案所尋求之專利保護範疇,換言之,本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:電路系統
110:隔離電路
120:外部電路
130:第一電源區域
140:第二電源區域
150:隔離元件
160:測試電路
170:多工器
180:控制電路
200:隔離電路測試方法
S210~S260:步驟
CI:控制輸入端
CO:控制輸出端
DI:資料輸入端
DO:資料輸出端
IC:隔離控制訊號
OI:運作輸入端
SR1:第一位移暫存器
SR2:第二位移暫存器
SR3:第三位移暫存器
TI:測試輸入端
TS:測試訊號
[圖1]顯示本發明之一實施例中,一種電路系統的方塊圖;以及
[圖2]顯示本發明之一實施例中,一種隔離電路測試方法的流程圖。
100:電路系統
110:隔離電路
120:外部電路
130:第一電源區域
140:第二電源區域
150:隔離元件
160:測試電路
170:多工器
180:控制電路
CI:控制輸入端
CO:控制輸出端
DI:資料輸入端
DO:資料輸出端
IC:隔離控制訊號
OI:運作輸入端
SR1:第一位移暫存器
SR2:第二位移暫存器
SR3:第三位移暫存器
TI:測試輸入端
TS:測試訊號
Claims (10)
- 一種具有測試機制的隔離電路,包含: 一隔離元件,包含一控制輸入端、一資料輸入端以及一資料輸出端,配置以在該控制輸入端接收到的一訊號具有一致能狀態時在該資料輸入端及該資料輸出端進行訊號傳輸,以及在該控制輸入端接收到的該訊號具有一抑能狀態時使該資料輸入端及該資料輸出端進行隔離;以及 一測試電路,包含: 一多工器,包含一運作輸入端、一測試輸入端以及一控制輸出端;以及 一控制電路; 其中在一測試模式下的一位移操作狀態中,該控制電路控制該多工器選擇該運作輸入端以接收具有該致能狀態之一隔離控制訊號,並透過該控制輸出端輸出至該隔離元件之該控制輸入端; 在該測試模式下的一抓取操作狀態中,該控制電路控制該多工器選擇該測試輸入端以接收具有該致能狀態或該抑能狀態之一測試訊號,並透過該控制輸出端輸出至該隔離元件之該控制輸入端,進而依據該資料輸入端及該資料輸出端的訊號判斷該隔離元件是否進行訊號傳輸或隔離。
- 如申請專利範圍第1項所述之隔離電路,其中該多工器的該測試輸入端配置以電性耦接於一掃描鏈中的一第一位移暫存器,以接收該第一位移暫存器的輸入,該資料輸入端配置以電性耦接於該掃描鏈中的一第二位移暫存器,以接收該第二位移暫存器的輸入; 其中該掃描鏈在該位移操作狀態中進行一資料位移,並在該抓取操作狀態中進行一資料驅動。
- 如申請專利範圍第2項所述之隔離電路,其中該資料輸出端電性耦接至設置於一外部電路中且包含在該掃描鏈中的一第三位移暫存器,且該第二位移暫存器以及該第三位移暫存器所儲存的資料值實際上被用以判斷該隔離元件是否進行訊號傳輸或隔離。
- 如申請專利範圍第1項所述之隔離電路,其中該隔離電路與該外部電路分別位於一第一電源區域(power domain)以及一第二電源區域中; 其中在一運作模式下的一非隔離狀態中,該第一電源區域以及該第二電源區域均為致能,該控制電路控制該多工器選擇該運作輸入端以接收具有該致能狀態之該隔離控制訊號; 在該運作模式下的一隔離狀態中,該第一電源區域為抑能且該第二電源區域為致能,該控制電路控制該多工器選擇該運作輸入端以接收具有該抑能狀態之該隔離控制訊號。
- 如申請專利範圍第1項所述之隔離電路,其中該隔離元件為一邏輯閘,配置以在該控制輸入端接收到的該訊號具有該抑能狀態時,根據該抑能狀態輸出一預設狀態。
- 一種隔離電路測試方法,應用於具有測試機制的一隔離電路中,包含: 在一測試模式下的一位移操作狀態中,使一控制電路控制該多工器選擇所包含的一運作輸入端以接收具有一致能狀態之一隔離控制訊號,並透過所包含的一控制輸出端輸出至一隔離元件之一控制輸入端; 在該測試模式下的一抓取操作狀態中,使該控制電路控制該多工器選擇所包含的一測試輸入端以接收具有該致能狀態或一抑能狀態之一測試訊號,並透過該控制輸出端輸出至該隔離元件之該控制輸入端; 使該隔離元件在該控制輸入端接收到的一訊號具有該致能狀態時在一資料輸入端及一資料輸出端進行訊號傳輸; 使該隔離元件在該控制輸入端接收到的該訊號具有該抑能狀態時使該資料輸入端及該資料輸出端進行隔離;以及 依據該資料輸入端及該資料輸出端的訊號判斷該隔離元件是否進行訊號傳輸或隔離。
- 如申請專利範圍第6項所述之隔離電路測試方法,其中該多工器的該測試輸入端配置以電性耦接於一掃描鏈中的一第一位移暫存器,以接收該第一位移暫存器的輸入,該資料輸入端配置以電性耦接於該掃描鏈中的一第二位移暫存器,以接收該第二位移暫存器的輸入; 其中該掃描鏈在該位移操作狀態中進行一資料位移,並在該抓取操作狀態中進行一資料驅動。
- 如申請專利範圍第7項所述之隔離電路測試方法,且該第二位移暫存器以及該第三位移暫存器所儲存的資料值實際上被用以判斷該隔離元件是否進行訊號傳輸或隔離。
- 如申請專利範圍第6項所述之隔離電路測試方法,其中該隔離電路與該外部電路分別位於一第一電源區域(power domain)以及一第二電源區域中,該隔離電路測試方法更包含: 在一運作模式下的一非隔離狀態中,該第一電源區域以及該第二電源區域均為致能,使該控制電路控制該多工器選擇該運作輸入端以接收具有該致能狀態之該隔離控制訊號; 在該運作模式下的一隔離狀態中,該第一電源區域為抑能且該第二電源區域為致能,使該控制電路控制該多工器選擇該運作輸入端以接收具有該抑能狀態之該隔離控制訊號。
- 如申請專利範圍第6項所述之隔離電路測試方法,其中該隔離元件為一邏輯閘,配置以在該控制輸入端接收到的該訊號具有該抑能狀態時,根據該抑能狀態輸出一預設狀態。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050138511A1 (en) * | 2003-11-24 | 2005-06-23 | Robert Benware | Self-timed scan circuit for ASIC fault testing |
TW200730851A (en) * | 2005-11-02 | 2007-08-16 | Koninkl Philips Electronics Nv | IC testing methods and apparatus |
WO2010035238A1 (en) * | 2008-09-26 | 2010-04-01 | Nxp B.V. | Method for testing a partially assembled multi-die device, integrated circuit die and multi-die device |
TW201239377A (en) * | 2011-03-25 | 2012-10-01 | Lsi Corp | Low-power and area-efficient scan cell for integrated circuit testing |
TW201742448A (zh) * | 2016-05-19 | 2017-12-01 | 晨星半導體股份有限公司 | 條件式存取晶片、其內建自我測試電路及測試方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103884981B (zh) * | 2014-04-16 | 2016-11-02 | 威盛电子股份有限公司 | 隔离电路 |
US10310013B2 (en) * | 2016-12-12 | 2019-06-04 | Samsung Electronics Co., Ltd. | Test mode isolation and power reduction in embedded core-based digital systems of integrated circuits (ICs) with multiple power domains |
-
2020
- 2020-10-19 TW TW109136174A patent/TWI722972B/zh active
-
2021
- 2021-10-14 US US17/501,069 patent/US11774497B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050138511A1 (en) * | 2003-11-24 | 2005-06-23 | Robert Benware | Self-timed scan circuit for ASIC fault testing |
TW200730851A (en) * | 2005-11-02 | 2007-08-16 | Koninkl Philips Electronics Nv | IC testing methods and apparatus |
WO2010035238A1 (en) * | 2008-09-26 | 2010-04-01 | Nxp B.V. | Method for testing a partially assembled multi-die device, integrated circuit die and multi-die device |
TW201239377A (en) * | 2011-03-25 | 2012-10-01 | Lsi Corp | Low-power and area-efficient scan cell for integrated circuit testing |
TW201742448A (zh) * | 2016-05-19 | 2017-12-01 | 晨星半導體股份有限公司 | 條件式存取晶片、其內建自我測試電路及測試方法 |
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Publication number | Publication date |
---|---|
US20220120812A1 (en) | 2022-04-21 |
US11774497B2 (en) | 2023-10-03 |
TW202217329A (zh) | 2022-05-01 |
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