TW202416661A - 電子裝置以及用來在電子裝置中進行時脈閘控的方法 - Google Patents

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Abstract

本發明提供了一種電子裝置以及用來在該電子裝置中進行時脈閘控的方法。該電子裝置包含至少一功能性電路、一待測電路以及至少一閘控電路。該至少一功能性電路是用來依據至少一主要時脈運作，以及該待測電路是用來依據至少一次要時脈運作。另外，該至少一閘控電路是用來依據至少一主要致能訊號控制是否致能該至少一主要時脈，以及依據該至少一主要致能訊號以及一次要致能訊號控制是否致能該至少一次要時脈。

Description

電子裝置以及用來在電子裝置中進行時脈閘控的方法
本發明是關於時脈閘控，尤指一種電子裝置以及用來在該電子裝置中進行時脈閘控的方法。
因應低功耗的要求，現有的晶片典型地會具備多個時脈開關電路來控制是否致能對應的低功耗電路。然而，在對一待測電路進行測試時，上述低功耗電路需要被致能才可將該待測電路需要的時脈訊號傳遞至該待測電路。因此，儘管這樣的晶片設計了相關的低功耗控制，使得上述低功耗電路能在低功耗模式中被禁能以降低功耗，但在對該待測電路進行測試時又需要致能上述低功耗電路而產生額外的功耗。
因此，需要一種新穎的方法以及相關架構，以使得該晶片在運作於低功耗模式的情況下依然能對該待測電路進行測試。
本發明的目的在於提供一種電子裝置以及用來在該電子裝置中進行時脈閘控的方法，以在沒有副作用或較不會帶來副作用的情況下解決相關技術的問題。
本發明至少一實施例提供一種電子裝置。該電子裝置包含至少一功能性電路、一待測電路以及至少一閘控電路。該至少一功能性電路可用來依據至少一主要（primary）時脈運作，以及該待測電路可用來依據至少一次要（secondary）時脈運作。另外，該至少一閘控電路可用來依據至少一主要致能訊號控制是否致能該至少一主要時脈，以及依據該至少一主要致能訊號以及一次要致能訊號控制是否致能該至少一次要時脈。
本發明至少一實施例提供一種用來在一電子裝置中進行時脈閘控的方法。該方法包含：利用該電子裝置的至少一功能性電路依據至少一主要時脈運作；利用該電子裝置的一待測電路依據至少一次要時脈運作；以及利用該電子裝置的至少一閘控電路依據至少一主要致能訊號控制是否致能該至少一主要時脈，以及依據該至少一主要致能訊號以及一次要致能訊號控制是否致能該至少一次要時脈。
本發明的實施例提供的電子裝置以及方法利用一個閘控電路對該主要致能訊號以及該次要致能訊號進行邏輯運作，以一併產生該功能性電路所需的該主要時脈以及該待測電路所需的該次要時脈。由於該閘控電路的運作能使得該主要時脈以及該次要時脈的狀態被分別控制，例如能在該主要時脈被禁能的情況下使得該次要時脈維持運作，因此可在該電子裝置運作在省電模式的情況下（例如該功能性電路停止運作的情況下）對該待測電路進行測試。
第1圖為依據本發明一實施例之一電子裝置10的示意圖。在本實施例中，電子裝置10可包含至少一功能性電路（例如功能性電路110、120、130及140）、一待測電路100以及至少一閘控電路（例如組合時脈閘控（combo clock gated）電路CCG1、CCG2及CCG3），其中該至少一功能性電路可用來依據至少一主要（primary）時脈（例如主要時脈CLKP1、CLKP2及CLKP2）運作，以及待測電路可用來依據至少一次要（secondary）時脈（例如次要時脈CLKS1、CLKS2及CLKS3）運作。另外，該至少一閘控電路可用來依據至少一主要致能訊號（例如主要致能訊號EN1、EN2及EN3）控制是否致能該至少一主要時脈，以及依據該至少一主要致能訊號以及一次要致能訊號TE DUT控制是否致能該至少一次要時脈。例如，功能性電路110可依據系統時脈CLK運作，功能性電路120可依據主要時脈CLKP1運作，功能性電路130可依據主要時脈CLKP2運作，功能性電路140可依據主要時脈CLKP3運作，以及待測電路100可依據次要時脈CLKS3運作。
在本實施例中，系統時脈CLK在電子裝置10上電後即維持在被致能的狀態，因此功能性電路110可依據電子裝置10的運作模式輸出主要致能訊號EN1。組合時脈閘控電路CCG1可自功能性電路110接收主要致能訊號EN1，其中組合時脈閘控電路CCG1可依據主要致能訊號EN1控制是否致能主要時脈CLKP1，以及依據主要致能訊號EN1以及次要致能訊號TE DUT控制是否致能次要時脈CLKS1。例如，組合時脈閘控電路CCG1可依據主要致能訊號EN1以及次要致能訊號TE DUT對系統時脈CLK進行閘控以輸出主要時脈CLKP1至功能性電路120並且輸出次要時脈CLKS1至組合時脈閘控電路CCG2，以及功能性電路120可依據電子裝置10的運作模式輸出主要致能訊號EN2。組合時脈閘控電路CCG2可自功能性電路120接收主要致能訊號EN2，其中組合時脈閘控電路CCG2可依據主要致能訊號EN2控制是否致能主要時脈CLKP2，以及依據主要致能訊號EN2以及次要致能訊號TE DUT控制是否致能次要時脈CLKS2。例如，組合時脈閘控電路CCG2可依據主要致能訊號EN2以及次要致能訊號TE DUT對系統時脈CLKS1進行閘控以輸出主要時脈CLKP2至功能性電路130並且輸出次要時脈CLKS2至組合時脈閘控電路CCG3，以及功能性電路130可依據電子裝置10的運作模式輸出主要致能訊號EN3。組合時脈閘控電路CCG3可自功能性電路130接收主要致能訊號EN3，其中組合時脈閘控電路CCG3可依據主要致能訊號EN3控制是否致能主要時脈CLKP3，以及依據主要致能訊號EN3以及次要致能訊號TE DUT控制是否致能次要時脈CLKS3。例如，組合時脈閘控電路CCG3可依據主要致能訊號EN3以及次要致能訊號TE DUT對系統時脈CLKS2進行閘控以輸出主要時脈CLKP3至功能性電路140並且輸出次要時脈CLKS3至待測電路100。
針對組合時脈閘控電路CCG1、CCG2及CCG3中的任一組合時脈閘控電路，接收該至少一主要致能訊號（例如主要致能訊號EN1、EN2或EN3）的端子在第1圖中被標示為「ENP」（可稱為輸入端子ENP），接收次要致能訊號TE DUT的端子在第1圖中被標示為「ENS」（可稱為輸入端子ENS），接收輸入時脈（例如系統時脈CLK、次要時脈CLKS1或次要時脈CLKS2）的端子在第1圖中被標示為「CK」（可稱為輸入端子CK），輸出該至少一主要時脈（例如主要時脈CLKP1、CLKP2或CLKP3）的端子在第1圖中被標示為「GCKP」（可稱為輸出端子GCKP），以及輸出該至少一次要時脈（例如次要時脈CLKS1、CLKS2或CLKS3）的端子在第1圖中被標示為「GCKS」（可稱為輸出端子GCKS）。另外，系統時脈CLK、主要時脈CLKP1、CLKP2及CLKP3、以及次要時脈CLKS1、CLKS2及CLKS3的可透過一或多級的緩衝器來傳遞，其中該一或多級的緩衝器的級數可依據實作上的需求予以變化。
在本實施例中，主要致能訊號EN1、EN2及／或EN3可對應於電子裝置10的運作模式。例如，當電子裝置10的省電模式被關閉時，主要致能訊號EN1、EN2及／或EN3可具有一第一邏輯值（例如邏輯值「1」）；而當電子裝置10的省電模式被開啟時，主要致能訊號EN1、EN2及／或EN3可具有一第二邏輯值（例如邏輯值「0」）；但本發明不限於此。另外，次要致能訊號TE DUT可對應於待測電路100的測試模式。例如，當次要致能訊號TE DUT具有一第一邏輯值（例如邏輯值「1」）時，待測電路100的測試模式可被開啟；而當次要致能訊號TE DUT具有一第二邏輯值（例如邏輯值「0」）時，待測電路100的測試模式可被關閉；但本發明不限於此。
在本實施例中，當主要致能訊號EN1、EN2及／或EN3指出電子裝置10的省電模式被關閉時（例如當主要致能訊號EN1、EN2及／或EN3具有邏輯值「1」時），組合時脈閘控電路CCG1可致能主要時脈CLKP1以及次要時脈CLKS1，組合時脈閘控電路CCG2可致能主要時脈CLKP2以及次要時脈CLKS2，以及組合時脈閘控電路CCG3可致能主要時脈CLKP3以及次要時脈CLKS3。
在本實施例中，當主要致能訊號EN1、EN2及／或EN3指出電子裝置10的省電模式被開啟時（例如當主要致能訊號EN1、EN2及／或EN3具有邏輯值「0」時），組合時脈閘控電路CCG1可禁能（disable）主要時脈CLKP1以停止功能性電路120的運作，組合時脈閘控電路CCG2可禁能主要時脈CLKP2以停止功能性電路130的運作，以及組合時脈閘控電路CCG3可禁能主要時脈CLKP3以停止功能性電路140的運作。
在本實施例中，當主要致能訊號EN1、EN2及／或EN3指出電子裝置的省電模式被開啟、且次要致能訊號TE DUT指出待測電路100的測試模式被開啟時（例如當主要致能訊號EN1、EN2及／或EN3具有邏輯值「0」且次要致能訊號具有邏輯值「1」時），組合時脈閘控電路CCG1可禁能（disable）主要時脈CLKP1以停止功能性電路120的運作，組合時脈閘控電路CCG2可禁能主要時脈CLKP2以停止功能性電路130的運作，以及組合時脈閘控電路CCG3可禁能主要時脈CLKP3以停止功能性電路140的運作，其中組合時脈閘控電路CCG1可致能次要時脈CLKS1，組合時脈閘控電路CCG2可致能次要時脈CLKS2，以及組合時脈閘控電路CCG3可致能次要時脈CLKS3，以在電子裝置10的省電模式被開啟的情況下維持待測電路100的運作。
第2圖為依據本發明一實施例之一組合時脈閘控電路200的實施細節，其中組合時脈閘控電路200可為第1圖所示之組合時脈閘控電路CCG1、CCG2及CCG3的任一者（例如每一者）的例子。需注意的是，除了輸入端子ENP、ENS及CK、以及輸出端子GCKP及GCKS以外，組合時脈閘控電路200可另包含輸入端子TE以用來接收電子裝置10的掃描模式的致能訊號，其中電子裝置10的掃描模式可用來檢查各個子電路是否均可接收到可用的時脈（例如檢查系統時脈CLK是否會被組合時脈閘控電路CCG1、CCG2及CCG3的錯誤地阻擋而導致主要時脈CLKP1、CLKP2及CLKP3、以及次要時脈CLKS1、CLKS2及CLKS3的任一者無法被妥善的致能）。在本實施例中，輸入端子TE接收的致能訊號可被固定在邏輯值「0」（意即電子裝置10的掃描模式被關閉）。由於電子裝置10的掃描模式並非本發明的重點，且並不影響本發明的實施，因此為簡明起見在此不贅述。
如第2圖所示，組合時脈閘控電路200可包含反向器（inverter）210、及閘（AND gate）220、或閘（OR gate）230、240及250、鎖存器（latch）260及270、與及閘280及290。在本實施例中，反向器210的輸入端子是耦接至組合時脈閘控電路200的輸入端子ENS，其中反向器210可用來產生次要致能訊號TE DUT的反向訊號。及閘220的兩個輸入端子分別耦接至組合時脈閘控電路200的輸入端子ENP以及反向器210的輸出端子，其中及閘220可用來對該至少一主要致能訊號（例如主要致能訊號EN1、EN2或EN3）以及次要致能訊號TE DUT的反向訊號進行及邏輯運作，以產生一主要時脈控制訊號，其中該至少一主要時脈（例如主要時脈CLKP1、CLKP2或CLKP3）可依據該主要時脈控制訊號而被產生。例如，或閘240的兩個輸入端子分別耦接至及閘220的輸出端子以及組合時脈閘控電路200的輸入端子TE，鎖存器260的資料輸入端子耦接至或閘240的輸出端子，及閘280的兩個輸入端子分別耦接至鎖存器260的資料輸出端子以及組合時脈閘控電路200的輸入端子CK，而及閘280的輸出端子耦接至組合時脈閘控電路200的輸出端子GCKP。因此，及閘280可對組合時脈閘控電路200的輸入端子CK接收的時脈訊號（例如系統時脈CLK、次要時脈CLKS1或次要時脈CLKS2）以及該主要時脈控制訊號的衍生訊號（例如及閘220輸出的該主要時脈控制訊號透過或閘240以及鎖存器260的邏輯運作後產生的訊號）進行及邏輯運作以產生該至少一主要時脈，其中鎖存器260可依據輸入端子CK接收的時脈訊號的反向訊號（在第2圖中以繪示在鎖存器260上的圓圈來表示）的時序對或閘240輸出的資料進行鎖存。
另外，或閘230的兩個輸入端子分別耦接至輸入端子ENP以及ENS，其中或閘230可用來對該至少一主要致能訊號（例如主要致能訊號EN1、EN2或EN3）以及次要致能訊號TE DUT進行或邏輯運作，以產生一次要時脈控制訊號，其中該至少一次要時脈（例如次要時脈CLKS1、CLKS2或CLKS3）可依據該次要時脈控制訊號而被產生。例如，或閘250的兩個輸入端子分別耦接至或閘230的輸出端子以及組合時脈閘控電路200的輸入端子TE，鎖存器270的資料輸入端子耦接至或閘250的輸出端子，及閘290的兩個輸入端子分別耦接至鎖存器270的資料輸出端子以及組合時脈閘控電路200的輸入端子CK，而及閘290的輸出端子耦接至組合時脈閘控電路200的輸出端子GCKS。因此，及閘290可對組合時脈閘控電路200的輸入端子CK接收的時脈訊號（例如系統時脈CLK、次要時脈CLKS1或次要時脈CLKS2）以及該次要時脈控制訊號的衍生訊號（例如或閘230輸出的該次要時脈控制訊號透過或閘250以及鎖存器270的邏輯運作後產生的訊號）進行及邏輯運作以產生該至少一次要時脈，其中鎖存器270可依據輸入端子CK接收的時脈訊號的反向訊號（在第2圖中以繪示在鎖存器270上的圓圈來表示）的時序對或閘250輸出的資料進行鎖存。
第3圖為依據本發明另一實施例之一組合時脈閘控電路300的實施細節，其中組合時脈閘控電路300可為第1圖所示之組合時脈閘控電路CCG1、CCG2及CCG3的任一者（例如每一者）的例子。與組合時脈閘控電路200類似，組合時脈閘控電路300亦包含輸入端子ENP、ENS及CK、輸出端子GCKP及GCKS、以及輸入端子TE。為簡明起見，相關細節在此不重複贅述。在本實施例中，輸入端子TE接收的致能訊號可被固定在邏輯值「0」（意即電子裝置10的掃描模式被關閉）。
如第3圖所示，組合時脈閘控電路300可包含反向器310、及閘320、或閘330、340及350、鎖存器360及370、與或閘380及390。由於反向器310、及閘320、與或閘330、340及350的連接及運作與第2圖所示之反向器210、及閘220、或閘230、240及250的連接及運作相同，因此為簡明起見在此不重複贅述。此外，鎖存器360及370的連接及運作與第2圖所示之鎖存器260及270類似，而差異在於，鎖存器360可依據輸入端子CK接收的時脈訊號的時序對或閘340輸出的資料進行鎖存，以輸出此資料的反向版本（在第3圖中以繪示在鎖存器360上的圓圈來表示），以及鎖存器370可依據輸入端子CK接收的時脈訊號的時序對或閘350輸出的資料進行鎖存，以輸出此資料的反向版本（在第3圖中以繪示在鎖存器370上的圓圈來表示）。另外，或閘380的兩個輸入端子分別耦接至鎖存器360的資料輸出端子以及組合時脈閘控電路300的輸入端子CK，而或閘380的輸出端子耦接至組合時脈閘控電路300的輸出端子GCKP。因此，或閘380可對組合時脈閘控電路300的輸入端子CK接收的時脈訊號（例如系統時脈CLK、次要時脈CLKS1或次要時脈CLKS2）以及該主要時脈控制訊號的衍生訊號（例如及閘320輸出的該主要時脈控制訊號透過或閘340以及鎖存器360的邏輯運作後產生的訊號）進行或邏輯運作以產生該至少一主要時脈。或閘390的兩個輸入端子分別耦接至鎖存器370的資料輸出端子以及組合時脈閘控電路300的輸入端子CK，而或閘390的輸出端子耦接至組合時脈閘控電路300的輸出端子GCKS。因此，或閘390可對組合時脈閘控電路300的輸入端子CK接收的時脈訊號（例如系統時脈CLK、次要時脈CLKS1或次要時脈CLKS2）以及該次要時脈控制訊號的衍生訊號（例如及閘330輸出的該次要時脈控制訊號透過或閘350以及鎖存器370的邏輯運作後產生的訊號）進行或邏輯運作以產生該至少一次要時脈。
第4圖為依據本發明一實施例之一種用來在電子裝置10中進行時脈閘控的方法的工作流程。需注意的是，第4圖所示之工作流程只是為了說明之目的，並非對本發明的限制。例如，一或多個步驟可在第4圖所示之工作流程中被新增、刪除或修改。此外，若不影響整體結果，這些步驟並非必須完全依照第4圖所示之順序執行。
在步驟S410中，電子裝置10可利用至少一功能性電路（例如功能性電路120、130或140）依據至少一主要時脈（例如主要時脈CLKP1、CLKP2或CLKP3）運作。
在步驟S420中，電子裝置10可利用待測電路100依據至少一次要時脈（例如次要時脈CLKS3）運作。
在步驟S430中，電子裝置10可利用至少一閘控電路（例如組合時脈閘控電路CCG1、CCG2或CCG3）依據至少一主要致能訊號（例如主要致能訊號EN1、EN2或EN3）控制是否致能該至少一主要時脈，以及依據該至少一主要致能訊號以及次要致能訊號TE DUT控制是否致能該至少一次要時脈（例如次要時脈CLKS1、CLKS2或CLKS3）。
總結來說，本發明的實施例提供的電子裝置10能利用一個組合時脈閘控電路因應主要致能訊號EN1~EN3及次要致能訊號TE DUT的狀態控制主要時脈CLKP1~CLKP3與次要時脈CLKS1~CLKS3的致能狀態。尤其，當主要時脈CLKP1~CLKP3被禁能時，次要時脈CLKS1~CLKS3依然能因應測試的需求維持在被致能的狀態。因此，當電子裝置10的省電模式被開啟時（意即主要時脈CLKP1~CLKP3均被除能以停止功能性電路120~140的運作），次要時脈CLKS3依然能維持在被致能的狀態，以容許待測電路100在電子裝置10的省電模式被開啟的情況下運作。此外，本發明的實施例不會大幅的增加額外成本。因此，本發明能在沒有副作用或較不會帶來副作用的情況下解決相關技術的問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子裝置 100:待測電路 110~140:功能性電路 CCG1~CCG3:組合時脈閘控電路 CLK:系統時脈 EN1~EN3:主要致能訊號 TE DUT:次要致能訊號 CLKP1~CLKP3:主要時脈 CLKS1~CLKS3:次要時脈 ENP, ENS, CK, TE:輸入端子 GCKP, GCKS:輸出端子 200, 300:組合時脈閘控電路 210, 310:反向器 220, 320:及閘 230, 330, 240, 340, 250, 350:或閘 260, 360, 270, 370:鎖存器 280, 290:及閘 380, 390:或閘 S410~S430:步驟
第1圖為依據本發明一實施例之一電子裝置的示意圖。 第2圖為依據本發明一實施例之一組合時脈閘控電路的實施細節。 第3圖為依據本發明另一實施例之一組合時脈閘控電路的實施細節。 第4圖為依據本發明一實施例之一種用來在一電子裝置中進行時脈閘控的方法的工作流程。
10:電子裝置
100:待測電路
110~140:功能性電路
CCG1~CCG3:組合時脈閘控電路
CLK:系統時脈
EN1~EN3:主要致能訊號
TEDUT:次要致能訊號
CLKP1~CLKP3:主要時脈
CLKS1~CLKS3:次要時脈
ENP,ENS,CK:輸入端子
GCKP,GCKS:輸出端子

Claims (10)

  1. 一種電子裝置，包含： 至少一功能性電路，用來依據至少一主要（primary）時脈運作； 一待測電路，用來依據至少一次要（secondary）時脈運作；以及 至少一閘控電路，用來依據至少一主要致能訊號控制是否致能該至少一主要時脈，以及依據該至少一主要致能訊號以及一次要致能訊號控制是否致能該至少一次要時脈。
  2. 如申請專利範圍第1項所述之電子裝置，其中該至少一功能性電路包含一第一功能性電路以及一第二功能性電路，以及該至少一閘控電路包含一第一閘控電路以及一第二閘控電路，其中： 該第一功能性電路以及該第二功能性電路分別依據一第一主要時脈以及一第二主要時脈運作； 該第一閘控電路依據一第一主要致能訊號控制是否致能該第一主要時脈，以及依據該第一主要致能訊號以及該次要致能訊號控制是否致能一第一次要時脈；以及 該第二閘控電路依據一第二主要致能訊號控制是否致能該第二主要時脈，以及依據該第二主要致能訊號以及該次要致能訊號控制是否致能一第二次要時脈； 其中該第二閘控電路自該第一功能性電路接收該第二主要致能訊號並且自該第一閘控電路接收該第一次要時脈，以對該第一次要時脈進行閘控以輸出該第二主要時脈以及該第二次要時脈，以及該待測電路是依據該第二次要時脈運作。
  3. 如申請專利範圍第1項所述之電子裝置，其中當該至少一主要致能訊號指出該電子裝置的省電模式被關閉時，該至少一閘控電路致能該至少一主要時脈以及該至少一次要時脈。
  4. 如申請專利範圍第1項所述之電子裝置，其中當該至少一主要致能訊號指出該電子裝置的省電模式被開啟時，該至少一閘控電路禁能（disable）該至少一主要時脈以停止該至少一功能性電路的運作。
  5. 如申請專利範圍第1項所述之電子裝置，其中當該至少一主要致能訊號指出該電子裝置的省電模式被開啟、且該待測電路的測試模式被開啟時，該至少一閘控電路禁能（disable）該至少一主要時脈以停止該至少一功能性電路的運作，並且致能該至少一次要時脈以在該電子裝置的省電模式被開啟的情況下維持該待測電路的運作。
  6. 如申請專利範圍第1項所述之電子裝置，其中該至少一閘控電路包含： 一反向器，用來產生該次要致能訊號的反向訊號； 一及閘，用來對該至少一主要致能訊號以及該次要致能訊號的反向訊號進行及邏輯運作，以產生一主要時脈控制訊號，其中該至少一主要時脈是依據該主要時脈控制訊號而被產生；以及 一或閘，用來對該至少一主要致能訊號以及該次要致能訊號進行或邏輯運作，以產生一次要時脈控制訊號，其中該至少一次要時脈是依據該次要時脈控制訊號而被產生。
  7. 如申請專利範圍第6項所述之電子裝置，其中該至少一閘控電路另包含： 一主要輸出及閘，用來對一時脈訊號以及該主要時脈控制訊號的衍生訊號進行及邏輯運作以產生該至少一主要時脈；以及 一次要輸出及閘，用來對該時脈訊號以及該次要時脈控制訊號的衍生訊號進行及邏輯運作以產生該至少一次要時脈。
  8. 如申請專利範圍第6項所述之電子裝置，其中該至少一閘控電路另包含： 一主要輸出或閘，用來對一時脈訊號以及該主要時脈控制訊號的衍生訊號進行或邏輯運作以產生該至少一主要時脈；以及 一次要輸出或閘，用來對該時脈訊號以及該次要時脈控制訊號的衍生訊號進行或邏輯運作以產生該至少一次要時脈。
  9. 一種用來在一電子裝置中進行時脈閘控的方法，包含： 利用該電子裝置的至少一功能性電路依據至少一主要（primary）時脈運作； 利用該電子裝置的一待測電路依據至少一次要（secondary）時脈運作；以及 利用該電子裝置的至少一閘控電路依據至少一主要致能訊號控制是否致能該至少一主要時脈，以及依據該至少一主要致能訊號以及一次要致能訊號控制是否致能該至少一次要時脈。
  10. 如申請專利範圍第9項所述之方法，其中該至少一功能性電路包含一第一功能性電路以及一第二功能性電路，該至少一閘控電路包含一第一閘控電路以及一第二閘控電路，以及該方法包含： 利用該第一功能性電路以及該第二功能性電路分別依據一第一主要時脈以及一第二主要時脈運作； 利用該第一閘控電路依據一第一主要致能訊號控制是否致能該第一主要時脈，以及依據該第一主要致能訊號以及該次要致能訊號控制是否致能一第一次要時脈；以及 利用該第二閘控電路依據一第二主要致能訊號控制是否致能該第二主要時脈，以及依據該第二主要致能訊號以及該次要致能訊號控制是否致能一第二次要時脈； 其中該第二閘控電路自該第一功能性電路接收該第二主要致能訊號並且自該第一閘控電路接收該第一次要時脈，以對該第一次要時脈進行閘控以輸出該第二主要時脈以及該第二次要時脈，以及該待測電路是依據該第二次要時脈運作。
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