KR100298821B1

KR100298821B1 - 단일 ｒａｓ 싸이클에서 스태거된 로우선 점화

Info

Publication number: KR100298821B1
Application number: KR1019997003911A
Authority: KR
Inventors: 제임스 피. 루프
Original assignee: 로데릭 더블류 루이스; 마이크론 테크놀로지, 인크.
Priority date: 1996-11-04
Filing date: 1999-05-03
Publication date: 2001-09-29
Also published as: DE69710093D1; KR20000053023A; WO1998020495A1; JP2000504459A; ATE212469T1; EP0935802B1; EP0935802A1; AU5102798A; US5691951A; JP3271175B2; DE69710093T2

Abstract

로우 디코더(row decoder) 회로는 로우(row) 및 컬럼(column)을 포함하는 메모리 셀의 어레이를 갖는, 동적 랜덤 억세스 메모리(DRAM)와 같은, 메모리 집적 회로에서 동작한다. 어드레스 복호화 트리(tree)는 어드레스 신호를 수신하고, 어드레스 신호의 상태를 근거로 활성화되는 복호화 신호를 제공한다. 로우선 드라이버(row line driver) 회로는 복호화 신호 중 대응하는 것들과 인에이블 신호를 수신한다. 각 로우선 드라이버 회로는 인에이블 신호가 활성화되고 복호화 신호 중 대응하는 하나가 활성화될 때 대응하는 로우선을 점화한다. 지연 회로는 다수의 로우선이 단일 로우 어드레스 스트로브(row address strobe, RAS) 싸이클에 점화되는 것을 허용하기 위해 특정한 검출 신호들의 활성화를 스태거(stagger)하도록 특정한 어드레스 신호들를 지연시킨다.

Description

단일 ＲＡＳ 싸이클에서 스태거된 로우선 점화{STAGGERED ROW LINE FIRING IN A SINGLE RAS CYCLE}

전형적으로 동적 랜덤 억세스 메모리(DRAM)는 각 메모리 셀(cell)의 어레이로 구성된다. 전형적으로, 각 메모리 셀은 전하를 보유할 수 있는 캐패시터와 캐패시터 전하를 억세스하는 억세스 트랜지스터를 포함한다. 전하는 데이터 비트로 나타내지고 고전압이나 저전압이 될 수 있다. 데이터는 기록 모드 동안 메모리 셀에 저장되거나, 판독 모드 동안 메모리 셀로부터 판독될 수 있다. 데이터는 스위칭 트랜지스터를 통해 입출력(I/O)선에 연결된, 디지트선(digit line)이라 칭하여지는, 신호선에서 전송된다. 저장된 데이터의 각 비트에서, 참(true)의 논리 상태는 I/O선에서 이용가능하고, 그의 상보적인 논리 상태는 I/O 컴플리먼트(complement)선에서 이용가능하다. 그래서, 각 메모리 셀은 디지트 및 디지트 컴플리먼트인 2개의 디지트선을 갖지만, 각 메모리 셀은 디지트나 디지트 컴플리먼트 중 어느 하나에만 연결된다.

전형적으로, 메모리 셀은 어레이로 배열되고, 각 셀은 어레이에서 위치를 식별하는 어드레스를 갖는다. 어레이는 로우(row)와 컬럼(column)을 교차시키는 구성을 갖고, 메모리 셀은 각 교차점과 연관된다. 셀에 기록 또는 판독하기 위해서는 특정한 셀이 선택 또는 어드레스 지정되어야 한다. 선택된 셀의 어드레스는 입력 신호에 의해 로우 디코더 회로와 컬럼 디코더 회로에 나타내진다. 로우 디코더 회로는 로우 어드레스에 응답해 로우선 또는 워드선(word line)을 활성화시킨다. 선택된 워드선은 선택된 워드선과 통신하는 각 메모리 셀에 대한 억세스 트랜지스터를 활성화시킨다. 이러한 메모리 셀은 각각 연관된 디지트 또는 디지트 컴플리먼트와 전하를 공유하여, 디지트와 디지트 컴플리먼트 사이에 작은 전압 차동을 발생시킨다. 이 전압 차동은 증폭되어 디지트쌍에 래치(latch)된다. 컬럼 디코더 회로는 컬럼 어드레스에 응답해 판독 또는 기록을 위한 디지트선쌍을 선택하고 디지트 및 디지트 컴플리먼트를 스위칭 트랜지스터를 통해 I/O쌍에 연결시킨다.

종래 DRAM은 데이터를 저장하기 위해 집적 회로에서 캐패시터로 제작된 메모리 셀을 사용하였고, 여기서 예를 들면, 논리 '1'은 캐패시터상에 전하로 저장되고, 논리 '0'에서는 캐패시터가 방전된다. 디지트선의 쌍은 집적 회로상에서 금속선으로 제작되고, 메모리 셀에 저장된 데이터를 전송하도록 메모리 셀에 연결된다. 디지트선에서 작은 차동을 감지하고 메모리 셀을 판독 또는 기록하기 위해 전력 공급 레일을 채우도록 디지트선을 구동시키는데는 감지 증폭기가 사용된다.

로우 디코더 회로는 로우 (워드)선 드라이버와 어드레스 디코더 트리(address decoder tree)를 구비하는 다수의 로우 복호화 블록을 포함한다. 로우선 드라이버는 같거나 더 낮은 수신 입력 전압에 응답해 높은 출력 전압을 제공한다. 특정한 종류의 로우선 드라이버는 그 입력을 통해 전류를 발생 및/또는 감소시킨다. 그 결과로, 로우선 드라이버에서의 한 문제점은 임의의 수의 로우가 전형적으로 단일 로우 어드레스 스트로브(strobe)(RAS) 싸이클에서 상승될 수 없다는 점이다. 어드레스 디코더 트리는 소정의 시간에 많은 로우가 선택될 때 제한된 양의 전류만이 로우선 드라이버를 통과하도록 허용한다. 결과적으로 로우선 드라이버에는 로우선 드라이버를 스위치시키기에 충분한 전류가 없어, 선택된 로우선을 점화시키지 못하게 된다.

정상적인 비테스트(non-test) 모드 동작에서는 전형적으로 한두개의 로우만이 소정의 RAS 싸이클에서 선택되므로, 소정의 RAS 싸이클에서 다수의 로우선을 상승시킬 수 없는 문제점이 심각하지 않다. 그러나, 특정한 테스트 모드에서는 한 RAS 싸이클에서 모든 로우를 점화 및 지정하기를 원한다. 그러나, 현재에는 한 RAS 싸이클에서 모든 또는 다수의 로우선을 상승시킬 충분한 전류가 없기 때문에, 로우가 다수의 싸이클에서 점화되어야 한다. 더욱이, 다수의 로우선 드라이버가 동시에 점화될 때는 주어진 배치 설계 때문에 전자 이동이 실패될 수 있다.

그러므로, 본 명세서의 바람직한 실시예의 상세한 설명 부분에서 더 상세히 주어지는 상술된 이유 및 다른 이유로, 종래 기술에서는 단일 RAS 싸이클에서 다수의 로우가 점화되는 것을 허용하는 로우 디코더 회로를 포함한, DRAM과 같은, 메모리 집적 회로가 필요하다.

본 발명은 일반적으로 집적 회로에 관한 것으로, 특히 동적 랜덤 억세스 메모리(DRAM)과 같은 메모리 집적 회로내의 로우선 드라이버(row line driver) 회로에 관한 것이다.

도 1은 동적 랜덤 억세스 메모리(DRAM)의 메모리 셀 또는 메모리 비트를 도시하는 도면.

도 2는 간략화된 DRAM의 메모리 어레이 구조를 도시하는 도면.

도 3은 본 발명에 따른 DRAM 중 로우 디코더(row decoder) 회로의 블록도.

도 4는 도 3의 로우 디코더 회로에서 사용되는 로우선 인버터 드라이버(row line inverter driver) 회로를 도시하는 도면.

도 5는 단일 로우 어드레스 스트로브(row address strobe, RAS) 싸이클에서 점화되도록 한 번에 다수의 로우선이 선택될 때 로우 디코더 회로의 동작을 설명하는 타이밍도.

도 6은 단일 RAS 싸이클에서 점화되도록 다수의 로우선이 선택되고 로우선의 선택은 다소 스태거(stagger)되지만 선택된 모든 로우선이 단일 RAS 싸이클에서 점화되도록 충분히 스태거되지는 않을 때 도 3의 로우 디코더 회로의 동작을 설명하는 타이밍도.

도 7은 단일 RAS 싸이클에서 점화되도록 다수의 로우선이 선택되고 로우선의 선택은 선택된 모든 로우선이 단일 RAS 싸이클에서 점화되도록 본 발명에 따라 스태거될 때 도 3의 로우 디코더 회로의 동작을 설명하는 타이밍도.

본 발명은 로우 및 컬럼을 포함하는 메모리 셀의 어레이를 갖는 메모리 집적 회로에서 로우 디코더 회로와 방법을 제공한다. 어드레스 복호화 트리 회로는 어드레스 신호를 수신하고, 어드레스 신호의 상태를 근거로 활성화되는 N개 복호화 신호를 제공한다. N개 로우선 드라이버 회로는 각각 인에이블 신호와 N개 복호화 신호 중 대응하는 하나를 수신한다. 각 로우선 드라이버 회로는 인에이블 신호가 활성화되고 N개 복호화 신호 중 대응하는 하나가 활성화될 때 대응하는 로우선을 점화한다. 지연 회로는 특정한 복호화 신호의 활성화를 스태거(stagger)시키기 위해 특정한 어드레스 신호를 지연시키도록 어드레스 신호에 연결된다.

각 로우선 드라이버 회로가 수신된 입력 신호 중 적어도 하나를 통해 전류를 발생 및/또는 감소시키는 로우선 스위칭 전류를 갖는 본 발명의 바람직한 한 실시예에서, 지연 회로는 다수의 로우선이 단일 로우 어드레스 스트로브(RAS) 싸이클에서 점화되도록 특정한 어드레스 신호를 지연시킨다. 지연 회로는 점화될 다음 로우선 드라이버 회로를 점화시킬 수 있는 레벨로 로우선 전류를 점점 줄이는 것을 허용하도록 특정한 지연 회로를 충분히 지연시킨다. 이 방법으로, 지연 회로는 소정의 시간 주기에 N개 로우선 드라이버 회로 중 선택된 M개만이 점화되도록 특정한 어드레스 신호를 지연시킨다.

본 발명의 한 실시예에서, 인에이블 신호는 적어도 제1 시간에 의해 활성화되고 적어도 제1 복호화 신호는 적어도 제1 시간에 의해 활성화된다. 지연 회로는 제1 시간 이후에 일어나는 제2 시간에 적어도 제2 복호화 신호가 활성화되고 제2 시간 이후에 일어나는 제3 시간에 적어도 제3 복호화 신호가 활성화되게 하도록 동작한다. 제1, 제2, 및 제3 시간은 모두 단일 RAS 싸이클에서 일어난다.

본 발명에 따른 회로 및 방법은 메모리 어레이의 모든 로우선이 한 RAS 싸이클에서 활성화되도록 허용한다. 그러므로, 특정한 테스트 모드에서, 메모리 어레이의 모든 로우는 단일 RAS 싸이클에서 테스트 받을 수 있다. 이는 메모리 어레이의 모든 로우를 테스트하는데 다수의 RAS 싸이클이 필요한 종래의 방법 및 회로와 대조적이다. 더욱이, 한 RAS 싸이클에서 로우선의 점화를 스태거하는 본 발명의 방법 및 회로는 점화될 수 있는 로우선의 총수와 관련되어 로우선 점화의 퍼센트 만큼 Vccp 버스에서의 순간 전류를 줄인다. 따라서, 이는 주어진 배치 설계 때문에 다수의 로우선 드라이버를 동시에 점화할 때 발생될 수 있는 전자 이동 실패의 수를 방지하거나 상당히 줄인다.

다음의 바람직한 실시예의 상세한 설명에서는 그 부분을 형성하고 본 발명이 실행될 수 있는 특정한 실시예를 도시하는 첨부된 도면을 참고로 한다. 본 발명의 범위에서 벗어나지 않고 다른 실시예가 사용될 수 있고 구조적 또는 논리적 변화가 이루어질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한된 의미로 취해지지 말아야 하고, 본 발명의 범위는 첨부된 청구항에 의해 정의된다.

다음에 설명된 본 발명의 실시예는 동적 랜덤 억세스 메모리(DRAM)에 적용되는 것으로 설명된다. 본 발명에 따른 DRAM은 많은 점에서 Boise, Idaho의 Micron Technology, Inc.로부터 상업적으로 이용가능한 것과 같은 종래의 DRAM과 유사하다. 간략하게, 여기서는 DRAM의 공지된 회로 일부만이 설명되고, 본 발명의 새로운 DRAM 회로는 상세히 설명된다.

DRAM 메모리 셀 또는 메모리 비트는 일반적으로 도 1에서 (20)에 도시된다. 메모리 셀(20)은 캐패시터(24)에 저장된 전하의 형태로 이진수 정보를 유지할 수있다. 트랜지스터(22)는 캐패시터(24)와 디지트선(26) 사이에 연결된 스위치로 동작한다. 캐패시터(24)는 대략 Vcc/2 또는 셀 플레이트(cell plate) 전압으로 바이어스된 공통 노드를 포함한다. 트랜지스터(22)의 스위칭 작동을 제어하는 게이트는 워드선(28)에 연결된다. 논리 1의 이진수값은 캐패시터(24)에 걸쳐 + Vcc/2 전하를 가짐으로서 메모리 셀(20)에 저장된다. 논리 0의 이진수값은 캐패시터(24)에 걸쳐 - Vcc/2 전하를 가짐으로서 메모리 셀(20)에 저장된다. 그래서, 트랜지스터(22)와 캐패시터(24) 사이의 연결을 나타내는 노드(30)는 논리 1값이 메모리 어레이(20)에 저장될 때 Vcc와 같은 전위이고, 논리 0값이 메모리 셀(20)에 저장될 때는 0 또는 접지 레벨의 전위에 있다.

DRAM내의 메모리 어레이는 도 2에 도시된 바와 같이 메모리 셀(20)과 같은 다수의 메모리 셀을 함께 덮음으로서 형성된다. 도 2에서는 간략화된 메모리 어레이 구조가 (32)에 일반적으로 도시된다. 메모리 어레이 구조(32)에서, 소정의 디지트선 (D0, D1, D2, 또는 D3)에 따라 있는 메모리 셀은 공통 워드선(WL0, WL1, WL2, 또는 WL3)을 공유하지 않고, 하나의 공통 워드선에 따라 있는 메모리 셀은 공통 디지트선을 공유하지 않는다. 도 2에서 메모리 어레이 구조(32)의 간략화된 도면은 단지 설명을 위해 하나의 트랜지스터/하나의 캐패시터 메모리 셀이 쉽게 스케일링되는 에러이 구조에서 사용되는 방법을 도시한다. 비록 메모리 어레이 및 DRAM 메모리 셀의 설계가 간단하게 나타나지만, 실제 설계과 실행은 매우 복잡하다.

본 발명에 따른 로우 디코더 회로(40)는 도 3에서 구조도 형태로 도시된다.로우 디코더 회로(40)는 어드레스선(44)에서 수신된 어드레스 신호 RA_A에 의해 게이트 처리되는 상단 레벨 복호화 트랜지스터(42)를 포함한다. 4개의 중간 레벨 복호화 트랜지스터 (46a-46d)는 각각 어드레스선 (48a-48d)에서 수신되는 어드레스 신호 RA_B(0:3)에 의해 각각 게이트 처리된다. 16개의 바닥 레벨 복호화 트랜지스터 (50a-50p)는 각각 어드레스선 (52a-52d)에서 수신되는 어드레스 신호 RA_C(0:3)에 의해 게이트 처리된다. 어드레스 신호 RA_C(0)는 바닥 레벨 복호화 트랜지스터 (50a-50d)를 게이트 처리한다. 어드레스 신호 RA_C(1)은 바닥 레벨 복호화 트랜지스터 (50e-50h)를 게이트 처리한다. 어드레스 신호 RA_C(2)는 바닥 레벨 복호화 트랜지스터 (50i-50l)를 게이트 처리한다. 어드레스 신호 RA_C(3)은 바닥 레벨 복호화 트랜지스터 (50m-50p)를 게이트 처리한다.

어드레스 신호 RA_B 및 RA_C는 전형적으로 단 하나의 정상 활성화 어드레스로 복호화하는 4개 중 하나이다. 그러므로, 로우 디코더 회로(40) 중 어드레스 복호화 트리의 복호화 레벨은 (56a-56p)로 나타내지는 어드레스 복호화 트리의 16개 가지 각각이 로우 (워드)선 인버터 드라이버 회로를 구동시키는 4배 트리 구조로 배열된다. 위상 신호 LPH^*는 선(54)과 게이트 인에이블 트랜지스터 (60a-60d)에 제공되고, 로우선 인버터 드라이버 회로 (56a-56p)에 제공된다. 선(54)에서 낮은 논리 레벨로 전해지는 위상 신호 LPH^*는 어드레스 신호 입력에 의해 선택된 대응하는 로우선 인버터 드라이버 회로(56)가 선택된 로우선 인버터 드라이버 회로에 대응하는 복호화 로우선을 활성화하게 한다. 로우선 드라이버 회로 (56a-56p)는 (58a-58p)로 나타내지는 로우선 (0:15)을 각각 활성화 또는 점화한다.

로우선 인버터 드라이버 회로(56)의 보다 상세한 도면은 도 4에 도시된다. CMOS(complementary metal oxide semiconductor) 로우선 드라이버 회로(56)는 이러한 로우선 드라이버 회로의 종래 배열로 구성된다. 로우선 드라이버 회로(56)는 P-채널 트랜지스터 (70 및 72)를 포함한다. P-채널 트랜지스터 (70 및 72)는 부스트(boost)된 워드선 전압 (Vccp)에 연결된 소스를 갖는다. P-채널 트랜지스터 (70 및 72)의 게이트 및 드레인은 래치(latch)를 형성하도록 서로 교차 연결된다. N-채널 트랜지스터(74)는 Vccp에 연결된 게이트, 선(77)상의 어드레스 게이트 위상 신호에 연결된 소스, 및 트랜지스터(70)의 드레인과 트랜지스터(72)의 게이트에 연결된 드레인을 갖는다. N-채널 트랜지스터(76)는 선(75)상의 LPH^*신호에 연결된 게이트, Vccp에 연결된 소스, 및 선(77)상의 어드레스 게이트 위상 신호에 연결된 드레인을 갖는다. N-채널 트랜지스터(78)는 선(75)상의 LPH^*신호에 연결된 게이트, 접지에 연결된 소스, 및 트랜지스터(70)의 게이트와 트랜지스터(72)의 드레인에 연결된 드레인을 갖는다. N-채널 트랜지스터(80)는 선(77)상의 어드레스 게이트 위상 신호에 연결된 게이트, 접지에 연결된 소스, 및 트랜지스터(70)의 게이트와 트랜지스터(72)의 드레인에 연결된 드레인을 갖는다. 출력 노드(82)는 트랜지스터(70)의 게이트, 트랜지스터(72)의 드레인, 트랜지스터(78)의 드레인, 및 트랜지스터(80)의 드레인을 함께 연결시킨다. 출력 노드(82)는 DRAM 메모리 셀로의 로우 (워드)선(84)을 구동시킨다.

설명된 바와 같이, LPH^*와 어드레스 게이트 위상 신호는 로우선 드라이버 회로(56)의 출력 스테이지를 구동시키도록 조합된다. 로우선 드라이버 회로(56)는 선(75)에서 저레벨로 전해지는 LPH^*신호와 선(77)에서 활성화되는 대응하는 어드레스 게이트 위상 신호를 근거로 로우선(84)에 고출력 전압을 제공하도록 공지된 방식으로 동작한다.

다시 도 3을 참고로, RA_B(1) 어드레스 신호는 지연 회로(86)를 통해 중간 레벨 복호화 트랜지스터(46b)의 게이트에 연결된다. RA_B(2) 어드레스 신호는 지연 회로(88)를 통해 중간 레벨 복호화 트랜지스터(46c)의 게이트에 연결된다. RA_B(3) 어드레스 신호는 지연 회로(90)를 통해 중간 레벨 복호화 트랜지스터(46d)의 게이트에 연결된다. RA_C(1) 어드레스 신호는 지연 회로(92)를 통해 바닥 레벨 복호화 트랜지스터 (50e-50h)의 게이트에 연결된다. RA_C(2) 어드레스 신호는 지연 회로(94)를 통해 바닥 레벨 복호화 트랜지스터 (50i-50l)의 게이트에 연결된다. RA_C(3) 어드레스 신호는 지연 회로(96)를 통해 바닥 레벨 복호화 트랜지스터 (50m-50p)의 게이트에 연결된다. 단일 로우 어드레스 스트로브 (RAS) 싸이클에서 로우선의 스태거(stagger)된 점화를 허용하는 지연 회로 (86, 88, 90, 92, 94, 및 96)의 동작이 이후 설명된다.

본 발명의 배경 부분에서 논의된 바와 같이, 로우선 트라이버 회로(56)와 같은 특정한 종류의 로우선 드라이버 회로는 입력을 통해 전류를 발생 및/또는 감소시킨다. 또한, 로우선 드라이버 회로(56)를 점화하기 위해, 회로는 p-채널 트랜지스터 (70 및 72)로 형성된 래치가 입력에 의해 과전력 부가될 것을 요구한다. 그러므로, 다수의 로우선이 단일 RAS 싸이클에서 상승되거나 활성화되어야 할 때, 종래의 로우선 드라이버 회로 및 장치로는 문제점들이 생기게 된다. 예를 들어, 단일 RAS 싸이클에서 다수의 로우선을 점화하기 위한 종래 방법 및 회로 (여기서는 지연 회로 (86, 88, 90, 92, 94, 및 96)가 사용되지 않는)의 동작은 도 5에서 타이밍도로 설명된다. 다수의 로우선이 상승되어야 할 때, 유효하지 않은 어드레스가 유효하게 되고, 그에 대응하여 LPH^*신호가 저레벨일 때 다수의 로우선을 선택한다. 로우 디코더 회로(40)의 어드레스 복호화 트리는 단지 제한된 양의 전류가 각각의 로우선 드라이버 회로(56)를 통과하도록 허용한다. 상단 어드레스 노드 RA_A에서의 전류가 최대 전류 레벨이고 선택된 로우선 드라이버 회로(56)로의 전류가 p-채널 트랜지스터 (70 및 72)로 형성된 래치에 과전력을 부가하기에 충분하지 않으면, 로우선이 잘못 점화된다.

도 5의 타이밍도에서 파형으로 설명된 바와 같이, 파형(100)으로 나타내지는 RA_A, RA_B(0), 및 RA_C(0) 어드레스 신호는 대략 0 nsec(nanosecond)에서 유효하다. 파형(102)으로 나타내지는 LPH^*신호는 대략 10 nsec에서 저레벨로 전해진다. 로우선 드라이버 회로(56p)는 파형(104)으로 나타내지는 바와 같이, 그에 대응하여 로우선(15)이 이후에 점화되게 한다. 파형(106)으로 나타내지는 RA_B(1:3) 및 RA_C(1:3) 어드레스 신호가 대략 20 nsec에서 유효해질 때, 대응하는 로우선(0:14)은 또한 점화되어야 한다. 그러나, 상단 레벨 복호화 트랜지스터(42)는 제한된 양의 전류만을 유인하고, 일단 그 전류 제한에 이르면, LPH^*신호가 상단 레벨 복호화 레지스터(42)를 통해 선택된 로우선 드라이버 회로가 점화되게 하기에 충분한 전류를 유도할 수 없기 때문에, 선택된 로우선은 활성화되지 않는다.

본 발명의 방법 및 회로는 로우가 잘못 점화되는 것을 방지하기 위해 로우선 점화를 스태거한다. 로우선 점화의 스태거 처리는 RAS 싸이클 동안 한 소정의 시간에 유효한 특정한 어드레스만을 선택함으로서 이루어진다. 도 6은 로우선 점화가 스태거되지만, 단일 RAS 싸이클에서 선택된 모든 로우선이 점화되도록 충분히 스태거되지는 않는 타이밍도를 설명한다. 도 5에서와 같이, 파형(200)으로 나타내지는 RA_A, RA_B(0), 및 RA_C(0) 어드레스 신호는 대략 0 nsec에서 모두 유효하다. 대략 10 nsec에서, 파형(202)으로 나타내지는 LPH^*신호는 저레벨로 전해진다. 로우선 드라이버 회로(56p)는 파형(204)으로 나타내지는 바와 같이, 그에 대응하여 로우선(15)이 이후 점화되게 한다. 대략 20 nsec에서, 파형(206)으로 나타내지는 RA_B(1:3) 어드레스 신호는 유효해지고, 로우선 드라이버 회로 (56d, 56h, 및 56l)는 그에 대응하여 파형(208)으로 나타내지는 로우선 (3, 7, 11)이 이후 점화되게 한다. 그럼에도 불구하고, 대략 30 nsec에서, 파형(210)으로 나타내지는 RA_C 어드레스 신호는 지연 회로 (92, 94, 및 96)에 의해 지연된 이후 유효해지지만, 나머지 로우선이 점화되도록 허용할 만큼 충분한 전류는 아니다.

도 7은 모두 16개 로우선(0:15)이 단일 RAS 싸이클에서 점화되도록 허용하는 본 발명에 따른 회로의 동작을 타이밍도 형태로 설명한다. 도 7에 도시된 바와 같이, 파형(300)으로 나타내지는 RA_A, RA_B(0), RA_C(0) 어드레스 신호는 대략 0 nsec에서 유효해진다. 파형(302)로 나타내지는 LPH^*신호는 대략 10 nsec에서 저레벨로 전해진다. 그러므로, 로우선 드라이버 회로(56p)는 파형(304)로 나타내지는 바와 같이, 그에 대응하여 로우선(15)이 이후 점화되게 한다. 파형(306)으로 나타내지는 RA_B(1:3) 어드레스 신호는 지연 회로(86, 88, 및 90)에 의해 지연된 이후에 대략 20 nsec에서 유효해지고, 로우선 드라이버 회로 (56d, 56h, 및 56l)는 그에 대응하여 파형(308)로 나타내지는 로우선 (3, 7, 11)이 이후 점화되게 한다. 대략 30 nsec에서는 파형(310)으로 나타내지는 RA_C(1) 어드레스 신호만이 지연 회로(92)에 의해 지연된 이후에 유효해지고, 로우선 드라이버 회로 (56c, 56g, 56k, 및 56o)는 그에 대응하여 파형(312)로 나타내지는 로우선 (2, 6, 10, 14)이 이후 점화되게 한다. 대략 35 nsec에서는 파형(314)으로 나타내지는 RA_C(2) 어드레스 신호만이 지연 회로(94)에 의해 지연된 이후에 유효해지고, 로우선 드라이버 회로 (56b, 56f, 56j, 및 56n)는 그에 대응하여 파형(316)로 나타내지는 로우선 (1, 5, 9, 13)이 이후 점화되게 한다. 마지막으로, 대략 40 nsec에서는 파형(318)로 나타내지는 RA_C(3) 어드레스 신호만이 지연 회로(96)에 의해 지연된 이후에 유효해지고, 로우선 드라이버 회로 (56a, 56e, 56i, 및 56m)는 그에 대응하여 파형(320)으로 나타내지는 로우선 (0, 4, 8, 12)이 이후 점화되게 한다.

그래서, 도 7에서 설명된 바와 같이, 본 발명의 방법 및 회로는 단일 RAS 싸이클에서 모든 로우선 (0:15)이 성공적으로 점화되도록 허용한다. 한 RAS 싸이클에서의 스태거된 로우선 점화에 대한 본 발명의 방법 및 회로를 사용하는 것으로부터 부가되는 이점으로, Vccp 버스상의 순간 전류는 점화될 수 있는 로우선의 총수와 관련되어, 로우선 점화의 퍼센트 만큼 감소된다. 따라서, 이는 주어진 배치 설계 때문에 다수의 로우선 드라이버가 동시에 점화될 때 발생될 수 있는 전자 이동 실패의 수를 방지하거나 상당히 줄인다.

로우선의 점화를 지연시키는 가능한 지연 회로 및 방법에 대해, RC(resistive capacitive) 지연 네트워크, 다수의 논리 게이트, 또는 다른 공지된 지연 기술이 지연 회로 (86, 88, 90, 92, 94, 및 96)에서 적절한 지연을 제공하는데 사용될 수 있다. 본 발명의 한 실시예에서는 선택된 로우선의 점화를 지연시키는데 RC 지연 네트워크와 논리 게이트들의 조합이 사용된다.

도 7에서 설명된 RA_C 어드레스들 점화 사이의 5 nsec 지연은 여진 효과가 없는 이상적인 경우를 나타낸다. 여진 효과가 고려될 때, 로우선 점화는 반드시 더 떨어져 전개될 필요가 있다. 특정한 로우선이 점화되어야 할 때를 확인하는 바람직한 방법은 로우선 드라이버 회로(56)를 통해 흐르는 전류를 측정하고 로우선 드라이버가 시동점을 이미 통과하였음을 확인하는 것이다. 다음 로우선 드라이버가 시동점에 이르기에 충분한 전류를 수신하여 다음 로우선이 활성화될 수 있게 하도록 로우선 전류가 점차 사라지는 것을 허용하는데는 충분한 지연이 요구된다. 전형적으로, 이는 로우선 전류가 대략 피크값의 75%로 줄어든 이후에 일어난다. 여하튼 간에, 지연량은 다이를 설계하고/또는 SPIC 시뮬레이션(simulation)을 근거로 또는 다른 공지된 회로 설계 기술과 시뮬레이션 도구를 근거로 할 때 최적화될수 있다.

본 발명에 따른 회로 및 방법을 사용함으로서, 한 어레이의 모든 로우선은 어레이의 모든 로우가 단일 RAS 싸이클에서 테스트될 수 있도록 한 RAS 싸이클에서 활성화될 수 있다. 이는 DRAM의 모든 로우를 테스트하는데 다수의 RAS 싸이클이 필요한 이전의 설계와 대조적이다.

비록 여기서는 바람직한 실시예의 설명을 위해 특별한 실시예가 도시되고 설명되었지만, 종래 기술에 숙련된 자는 같은 목적을 달성하도록 산정된 매우 다양한 변형 및/또는 동일한 실행이 본 발명의 의도에서 벗어나지 않고 도시되어 설명된 특별한 실시예에 대치될 수 있음을 이해하게 된다. 기계적, 전자-기계적, 전기적, 및 컴퓨터 기술에 숙련된 자는 본 발명이 매우 다양한 실시예로 실행될 수 있음을 용이하게 이해하게 된다. 본 출원은 여기서 논의된 바람직한 실시예의 변형 또는 개조를 포함하도록 의도된다. 그러므로, 본 발명은 청구항 및 그와 동일한 것에 의해서만 제한되는 것으로 명백히 의도된다.

Claims

로우(row) 및 컬럼(column)을 갖고, 로우선(row line)을 점화함으로써 판독 또는 기록을 위해 소정의 로우가 어드레스 지정되는 메모리 어레이(memory array);

어드레스 신호를 수신하고, 어드레스 신호의 상태를 근거로 활성화되는 N개 복호화 신호를 제공하는 어드레스 복호화 트리(tree) 회로;

각각이 N개 복호화 신호 중 대응하는 하나와 인에이블 신호를 수신하고, 인에이블 신호가 활성화되고 N개 복호화 신호 중 대응하는 하나가 활성화될 때 각각이 대응하는 로우선을 점화하는 N개 로우선 드라이버 회로; 및

어드레스 신호에 연결되어, N개 복호화 신호 중 특정한 것의 활성화를 스태거(stagger)하도록 특정한 어드레스 신호를 지연시키는 지연 회로

를 포함하는 것을 특징으로 하는 메모리 집적 회로.
제1항에 있어서,

상기 지연 회로는 다수의 로우선이 단일 로우 어드레스 스트로브(row address strobe, RAS) 싸이클에 점화되도록 특정한 어드레스 신호를 지연시키는 것을 특징으로 하는 메모리 집적 회로.
제2항에 있어서,

상기 지연 회로는 메모리 어레이의 모든 로우가 단일 RAS 싸이클에서 테스트되도록 특정한 어드레스 신호를 지연시키는 것을 특징으로 하는 메모리 집적 회로.
제1항에 있어서,

상기 지연 회로는 다음의 로우선 드라이버 회로 점화가 점화되게 하는 레벨까지 로우선 스위칭 전류가 점차 줄어들도록 특정한 어드레스 신호를 충분히 지연시키는 것을 특징으로 하는 메모리 집적 회로.
제1항에 있어서,

상기 인에이블 신호는 적어도 제1 시간에 의해 활성화되고, 적어도 제1 복호화 신호는 적어도 제1 시간에 의해 활성화되고, 상기 지연 회로는 적어도 제2 복호화 신호가 상기 제1 시간 이후에 일어나는 제2 시간에 활성화되고 적어도 제3 복호화 신호가 상기 제2 시간 이후에 일어나는 제3 시간에 활성화되도록 작동하고, 또한 제1, 제2, 및 제3 시간은 모두 단일 로우 어드레스 스트로브(RAS) 싸이클 내에서 일어나는 것을 특징으로 하는 메모리 집적 회로.
제1항에 있어서,

상기 지연 회로는 N개 로우선 드라이버 회로 중 선택된 M개만이 소정의 시간 주기에 점화되도록 특정한 어드레스 신호를 지연시키는 것을 특징으로 하는 메모리 집적 회로.
제1항에 있어서,

메모리 집적 회로는 동적 랜덤 억세스 메모리(DRAM)인 것을 특징으로 하는 메모리 집적 회로.
제1항에 있어서,

각 로우선 드라이버 회로는 수신된 입력 신호 중 적어도 하나를 통해 전류를 발생(source) 및/또는 감소(sink)시키는 로우선 드라이버 스위칭 전류를 갖는 것을 특징으로 하는 메모리 집적 회로.
로우 및 컬럼을 포함하는 메모리 셀의 어레이를 갖는 메모리 집적 회로에서 단일 로우 어드레스 스트로브(RAS) 싸이클에서 N개 로우선을 점화하는 방법에 있어서,

적어도 제1 시간에 의해 인에이블 신호를 활성화시키고, 활성화되는 인에이블 신호는 선택된 로우선 드라이버가 대응하는 로우선을 점화하게 하는 단계;

N개 로우에 대응하는 어드레스 신호를 활성화시키는 단계;

어드레스 신호의 상태를 근거로 활성화되는 N개 복호화 신호를 제공하도록 활성화된 어드레스 신호롤 복호화하는 단계;

인에이블 신호가 활성화되고 N개 복호화 신호 중 대응하는 하나가 활성화될 때, 대응하는 로우선을 점화하는 단계; 및

특정한 복호화 신호의 활성화를 스태거하도록 특정한 어드레스 신호를 지연시키는 단계

를 포함하는 것을 특징으로 하는 방법.
제9항에 있어서,

상기 지연 단계는 다수의 로우선이 단일 로우 어드레스 스트로브(RAS) 싸이클에 점화되도록 특정한 어드레스 신호를 지연시키는 것을 특징으로 하는 방법.
제9항에 있어서,

상기 지연 단계는 다음의 로우선 드라이버 회로 점화가 점화되게 하는 레벨까지 로우선 스위칭 전류가 점차 줄어들도록 특정한 어드레스 신호를 충분히 지연시키는 것을 특징으로 하는 방법.
제9항에 있어서,

상기 지연 단계는 적어도 제1 복호화 신호가 적어도 제1 시간에 의해 활성화되고, 적어도 제2 복호화 신호가 제1 시간 이후에 일어나는 제2 시간에 활성화되고, 또한 적어도 제3 복호화 신호가 제2 시간 이후에 일어나는 제3 시간에 활성화되게 하고, 제1, 제2, 및 제3 시간은 모두 단일 로우 어드레스 스트로브(RAS) 싸이클에서 일어나는 것을 특징으로 하는 방법.
제9항에 있어서,

상기 지연 단계는 N개 로우선 드라이버 회로 중 선택된 M개만이 소정의 시간 주기에 점화되도록 특정한 어드레스 신호를 지연시키는 것을 특징으로 하는 방법.
제9항에 있어서,

상기 방법은 메모리 집적 회로의 모든 로우가 단일 RAS 싸이클에서 테스트되는데 사용되는 것을 특징으로 하는 방법.
로우 및 컬럼을 포함하는 메모리 셀의 어레이를 갖는 메모리 집적 회로에서 단일 로우 어드레스 스트로브(RAS) 싸이클에서 다수의 로우선을 점화하는 방법에 있어서,

적어도 제1 시간에 의해 인에이블 신호를 활성화시키고, 활성화되는 인에이블 신호는 선택된 로우선 드라이버가 대응하는 로우선을 점화하게 하는 단계;

적어도 제1 시간에 의해 적어도 제1 어드레스 신호를 활성화시키고, 활성화되는 적어도 제1 어드레스 신호는 점화되는 적어도 제1 로우선 드라이버를 선택하는 단계;

제1 시간 이후에 일어나는 제2 시간에 적어도 제2 어드레스 신호를 활성화시키고, 활성화되는 적어도 제2 어드레스 신호는 점화되는 적어도 제2 로우선 드라이버를 선택하는 단계; 및

제2 시간 이후에 일어나는 제3 시간에 적어도 제3 어드레스 신호를 활성화시키고, 활성화되는 적어도 제3 어드레스 신호는 점화되는 적어도 제3 로우선 드라이버를 선택하고, 또한 제1, 제2, 및 제3 시간은 모두 단일 RAS 싸이클에서 일어나는 단계

를 포함하는 것을 특징으로 하는 방법.