DE69710093T2

DE69710093T2 - Versetzter zielleitungsbetrieb in einem einzigen ras-zyklus

Info

Publication number: DE69710093T2
Application number: DE69710093T
Authority: DE
Inventors: P. Rupp
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1996-11-04
Filing date: 1997-10-31
Publication date: 2002-07-18
Anticipated expiration: 2017-11-01
Also published as: JP3271175B2; AU5102798A; KR20000053023A; JP2000504459A; WO1998020495A1; EP0935802B1; DE69710093D1; US5691951A; EP0935802A1; ATE212469T1; KR100298821B1

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft im allgemeinen integrierte Schaltungen und insbesondere Reihenleitungstreiber- Schaltungen in integrierten Speicherschaltungen, wie dynamischen Direktzugriffsspeichern (DRAMs).

Hintergrund der Erfindung

Ein typischer dynamischer Direktzugriffsspeicher (DRAM) besteht aus einem Feld einzelner Speicherzellen. Typischerweise weist jede Speicherzelle einen Kondensator, der fähig ist, eine Ladung zu halten, und einen Zugriffstransistor auf, um auf die Kondensatorladung zuzugreifen. Die Ladung ist für ein Datenbit repräsentativ und kann entweder eine hohe Spannung oder eine niedrige Spannung sein. Daten können entweder in den Speicherzellen während eines Schreibmodus gespeichert werden, oder Daten können aus den Speicherzellen während eines Lesemodus ausgelesen werden. Die Daten werden auf Signalleitungen übertragen, die als Ziffernleitungen bezeichnet werden, die durch Schalttransistoren mit Eingangs-/Ausgangs-(I/O-)Leitungen gekoppelt sind. Für jedes Bit gespeicherter Daten ist sein wahrer logischer Zustand auf einer I/O-Leitung verfügbar und sein komplementärer logischer Zustand auf einer I/O-Komplementleitung verfügbar. Folglich weist jede Speicherzelle zwei Ziffernleitungen auf, Ziffer und Ziffernkomplement, jedoch ist jede Speicherzelle nur mit einer entweder der Ziffer oder des Ziffernkomplements verbunden.
Typischerweise sind die Speicherzellen in einem Feld angeordnet, und jede Zelle weist eine Adresse auf, die ihre Stelle im Feld identifiziert. Das Feld weist eine Anordnung von sich schneidenden Reihen und Spalten auf, und eine Speicherzelle ist mit jedem Schnittpunkt verbunden. Um aus einer Zelle zu lesen oder in sie zu schreiben, muß die besondere Zelle ausgewählt oder adressiert werden. Die Adresse für die ausgewählte Zelle wird durch Eingangssignale in eine Reihendecoderschaltung und in eine Spaltendecoderschaltung repräsentiert. Die Reihendecoderschaltung aktiviert als Reaktion auf die Reihenadresse eine Wortleitung oder Reihenleitung. Die ausgewählte Wortleitung aktiviert die Zugriffstransistoren für jede der Speicherzellen, die mit der ausgewählten Wortleitung in Verbindung stehen. Eine jede solche Speicherzelle teilt eine Ladung mit ihrer zugehörigen Ziffer oder ihrem Ziffernkomplement, wobei ein kleiner Spannungsunterschied zwischen der Ziffer und dem Ziffernkomplement erzeugt wird. Dieser Spannungsunterschied wird verstärkt und auf dem Ziffernpaar eingerastet. Die Spaltendecoderschaltung wählt ein Ziffernleitungspaar als Reaktion auf die Spalteadresse zum Lesen oder Schreiben aus und verbindet die Ziffer und das Ziffernkomplement mit dem I/O-Paar mittels des Schalttransistors.
Herkömmliche DRAMs verwenden Speicherzellen, die als Kondensatoren in einer integrierten Schaltung hergestellt sind, um Daten zu speichern, wo zum Beispiel eine logische "1" als eine Ladung auf dem Kondensator gespeichert wird und der Kondensator für eine logische "0" entladen wird. Die Ziffernleitungenpaare sind auf der integrierten Schaltung als Metalleitungen gefertigt und mit den Speicherzellen zur Übertragung von Daten verbunden, die in den Speicherzellen gespeichert sind. Es werden Leseverstärker genutzt, um kleine Unterschiede auf den Ziffernleitungen abzufühlen und die Ziffernleitungen zum entweder Lesen oder Schreiben der Speicherzellen auf die volle Versorgungsspannung zu treiben.
Reihendecoderschaltungen umfassen mehrere Reihendecodierblöcke, die Reihen-(Wort-)Leitungstreiber und Adreßdecoderbäume aufweisen. Ein Reihenleitungstreiber liefert eine hohe Ausgangsspannung als Reaktion auf eine empfangene gleiche oder niedrigere Eingangsspannung. Bestimmte Arten von Reihenleitungstreibern dienen durch ihren Eingang als Stromquelle und/ oder als Stromsenke. Als Ergebnis besteht ein Problem mit Reihenleitungstreibern darin, daß typischerweise nicht eine beliebige Zahl von Reihen in einem einzelnen Reihen-Adreßhinweissignal-(RAS-)Zyklus angehoben werden kann. Der Adreßdecoderbaum läßt nur zu, daß eine begrenzte Strommenge zu dem Reihenleitungstreiber hindurchgeht, wenn viele Reihen zu einer gegebenen Zeit ausgewählt werden. Folglich kann es einen unzureichenden Strom in einen gegebenen Reihenleitungstreiber hinein oder aus ihm heraus geben, um den Reihenleitungstreiber zu schalten, und es tritt Fehlauslösung von ausgewählten Reihenleitungen auf.
Im normalen Nichtprüfungsbetrieb werden typischerweise nur eine oder zwei Reihen in einem gegebenen RAS-Zyklus ausgewählt, folglich ist das Problem, nicht in der Lage zu sein, mehrere Reihenleitungen in einem gegebenen RAS-Zyklus anzuheben, nicht bedeutend. Jedoch gibt es während bestimmten Prüfbetriebsarten einen Bedarf, alle Reihen in einem RAS-Zyklus zu adressieren und auszulösen. Gegenwärtig müssen jedoch die Reihen in mehreren Zyklen ausgelöst werden, da es nicht genügend Strom gibt, alle oder viele Reihenleitungen in einem RAS-Zyklus anzuheben. Überdies können Elektrowanderungsfehler, wenn mehrere Reihenleitungstreiber zur selben Zeit auslösen, aufgrund von bevorzugten Layoutgestaltungen auftreten.
Es ist aus US-A-5,495,448 bekannt, in einer SRAM-Schaltung eine Verzögerungsleitung zur Lieferung eines Prüfsignals an mehrere Wortleitungsaktivierungstransistoren vorzusehen, so daß mehrere Wortleitungen sequentiell eingeschaltet werden können. Die Anzahl von Wortleitungen, die parallel eingeschaltet werden, kann dadurch während einer Prüfprozedur zunehmend erhöht werden.
Daher gibt es aus den oben angegebene Gründen und aus anderen Gründen, die detaillierter im Abschnitt der Beschreibung der bevorzugten Ausführungsformen der vorliegenden Beschreibung präsentiert werden, in der Technik einen Bedarf nach einer integrierten Speicherschaltung, wie einem DRAM, um einen Reihendecoderschaltkreis zu umfassen, der es zuläßt, daß mehrere Reihen in einem einzelnen RAS-Zyklus auslösen.
Aspekte der Erfindung werden in den beigefügten Ansprüchen bekanntgegeben.
Bevorzugte Ausführungsformen stellen ein Verfahren und eine Reihendecoderschaltung in einer integrierten Speicherschaltung bereit, die ein Feld von Speicherzellen aufweist, das Reihen und Spalten umfaßt. Eine Adreßdecoder-Baumschaltung empfängt Adreßsignale und liefert N Decodiersignale, die beruhend auf dem Zustand der Adreßsignale aktiviert werden. N Reihenleitungstreiber-Schaltungen empfangen jeweils ein entsprechendes der N Decodiersignale und ein Freigabesignal. Jede Reihenleitungstreiber-Schaltung löst eine entsprechende Reihenleitung aus, wenn das Freigabesignal aktiviert wird und das entsprechende der N Decodiersignale aktiviert wird. Ein Verzögerungsschaltkreis ist mit den Adreßsignalen gekoppelt, um bestimmte der Adreßsignale zu verzögern, um die Aktivierung bestimmter der Decodiersignale versetzen.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung, wo jede Reihenleitungstreiber-Schaltung einen Reihenleitungsschaltstrom aufweist, der durch mindestens eines seiner Eingangssignale als Stromquelle und/oder als Stromsenke dient, verzögert der Verzögerungsschaltkreis das bestimmte der Adreßsignale, um es zuzulassen, daß mehrere Reihenleitungen in einem einzigen Reihen-Adreßhinweissignal-(RAS-)Zyklus auslösen. Der Verzögerungsschaltkreis verzögert das bestimmte der Adreßsignale ausreichend, um es zuzulassen, daß ein Reihenleitungsstrom auf einen Pegel nachläßt, der es zuläßt, daß die Reihenleitungstreiber-Schaltungen, die als nächstes auszulösen sollen, auslösen. Auf diese Weise verzögert die Verzögerungsschaltung das bestimmte der Adreßsignale, so daß nur eine ausgewählte Anzahl M der N Reihenleitungstreiber-Schaltungen in einer gegebenen Zeitspanne ausgelöst werden.
In einer Ausführungsform der vorliegenden Erfindung wird das Freigabesignal mindestens zu einer ersten Zeit aktiviert, und mindestens ein erstes Decodiersignal wird mindestens zur ersten Zeit aktiviert. Der Verzögerungsschaltkreis arbeitet so, daß er bewirkt, daß mindestens ein zweites Decodiersignal zu einer zweiten Zeit aktiviert wird, die nach der ersten Zeit stattfindet, und daß mindestens ein drittes Decodiersignal zu einer dritten Zeit aktiviert wird, die nach der zweiten Zeit stattfindet. Die ersten, zweiten und dritten Zeiten finden alle in einem einzigen RAS-Zyklus statt.
Der Schaltkreis und das Verfahren gemäß den Ausführungsformen läßt es zu, daß alle Reihenleitungen eines Speicherfeldes in einem RAS-Zyklus aktiviert werden. Daher sind in bestimmten Prüfbetriebsarten alle Reihen des Speicherfeldes in einem einzigen RAS-Zyklus prüfbar. Dies steht im Widerspruch zu herkömmlichen Verfahren und Schaltkreisen, wo mehrere RAS-Zyklen benötigt werden, um alle Reihen eines Speicherfeldes zu prüfen. Ferner reduziert das Verfahren und der Schaltkreis der Ausführungsformen der versetzten Reihenleitungsauslösungen in einem RAS-Zyklus den augenblicklichen Strom auf dem Vccp-Bus um den Prozentsatz der Reihenleitungsauslösungen in Beziehung zur Gesamtzahl der Reihenleitungen, die auslösen könnten. Folglich verhindert das Elektrowanderungsfehler oder reduziert wesentlich deren Anzahl, die aufgrund bevorzugter Layoutgestaltungen auftreten können, wenn mehrere Reihenleitungstreiber zur selben Zeit auslösen.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein schematisches Diagramm einer dynamischen Direktzugriffsspeicher-(DRAM-)Speicherzelle oder eines Speicherbits.
Fig. 2 ist ein schematisches Diagramm einer vereinfachten Speicherfeldstruktur eines DRAM.
Fig. 3 ist ein Schema- und Blockdiagramm einer Reihendecoderschaltung eines erfindungsgemäßen DRAM.
Fig. 4 ist ein schematisches Diagramm einer Reihenleitungs- Invertertreiberschaltung, die in der Reihendecoderschaltung der Fig. 3 eingesetzt wird.
Fig. 5 ist ein Zeitdiagramm, das die Arbeitsweise einer Reihendecoderschaltung darstellt, wenn mehrere Reihenleitungen auf einmal zur Auslösung in einem einzelnen Reihen-Adreßhinweissignal-(RAS-)Zyklus ausgewählt werden.
Fig. 6 ist ein Zeitdiagramm, das die Arbeitsweise der Reihendecoderschaltung der Fig. 3 darstellt, wenn mehrere Reihenleitungen zur Auslösung in einem einzelnen RAS- Zyklus ausgewählt werden und die Auswahl der Reihenleitungen etwas versetzt ist, jedoch nicht genügend versetzt ist, um es zuzulassen, daß alle ausgewählten Reihenleitungen in einem einzelnen RAS-Zyklus auslösen.
Fig. 7 ist ein Zeitdiagramm, das die Arbeitsweise der Reihendecoderschaltung der Fig. 3 darstellt, wenn mehrere Reihenleitungen zur Auslösung in einem einzelnen RAS- Zyklus ausgewählt werden und die Auswahl der Reihenleitungen erfindungsgemäß versetzt ist, um es zuzulassen, daß alle ausgewählten Reihenleitungen in einem einzelnen RAS-Zyklus auslösen.

Beschreibung der bevorzugten Ausführungsformen

In der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen wird auf die beigefügten Zeichnungen bezug genommen, die einen Teil hiervon bilden, und in denen beispielhaft spezifische Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann. Es ist zu verstehen, daß andere Ausführungsformen genutzt werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne den Rahmen der vorliegenden Erfindung zu verlassen. Die folgende detaillierte Beschreibung ist daher nicht in einem begrenzenden Sinne aufzufassen, und der Rahmen der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Die folgenden beschriebenen Ausführungsformen der vorliegenden Erfindung werden so beschrieben, wie sie auf einen dynamischen Direktzugriffsspeicher (DRAM) angewendet werden. Der erfindungsgemäße DRAM ist in vieler Hinsicht ähnlich zu herkömmlichen DRAMs, so wie jene, die kommerziell von Micron Technology, Inc., Boise, Idaho erhältlich sind. Zur Klarheit wird nur ein Abschnitt des wohlbekannten Schaltkreises des DRAM hierin beschrieben, während der neue Schaltkreis des DRAM der vorliegenden Erfindung hierin im Detail beschrieben wird.
Eine DRAM-Speicherzelle oder ein Speicherbit wird allgemein schematisch bei 20 in Fig. 1 dargestellt. Die Speicherzelle 20 weist einen Transistor 22 und einen Kondensator 24 auf. Die Speicherzelle 20 ist in der Lage, eine binäre Information in der Form einer gespeicherter Ladung am Kondensator 24 zu halten. Der Transistor 22 arbeitet als ein Schalter, der zwischen den Kondensator 24 und einer Ziffernleitung 26 gekoppelt ist. Der Kondensator 24 weist einen gemeinsamen Knoten auf, der auf annähernd Vcc/2 oder auf die Zellenplattenspannung vorgespannt ist. Der Gate-Anschluß, der die Schaltfunktion des Transistoren 22 steuert, ist an eine Wortleitung 28 gekoppelt. Eine logischer Binärwert von 1 wird in der Speicherzelle 20 gespeichert, indem eine positive Vcc/2-Ladung am Kondensator 24 vorliegt. Ein logischer Binärwert von 0 wird in der Speicherzelle 20 gespeichert, indem eine negative Vcc/2-Ladung am Kondensator 24 vorliegt. Folglich befindet sich ein Knoten 30, der die Verbindung zwischen dem Transistor 22 und dem Kondensator 24 darstellt, auf einem Potential, das gleich Vcc ist, wenn ein logischer Wert 1 im Speicherfeld 20 gespeichert ist, und befindet sich auf einem Null- oder Massepegelpotential, wenn ein logischer Wert 0 in der Speicherzelle 20 gespeichert ist.
Speicherfelder in DRAMs werden gebildet, indem eine Anzahl von Speicherzellen, wie die Speicherzelle 20, zusammengefügt werden, wie schematisch in Fig. 2 dargestellt. In Fig. 2 wird eine vereinfachte Speicherfeldstruktur allgemein bei 32 dargestellt. In der Speicherfeldstruktur 32 teilen sich die Speicherzellen längs einer gegebenen Ziffernleitung (D0, D1, D2 oder D3) keine gemeinsame Wortleitung (WL0, WL1, WL2 oder WL3) und Speicherzellen längs einer gemeinsamen Wortleitung teilen sich keine gemeinsame Ziffernleitung. Das vereinfachte Diagramm der Speicherfeldstruktur 32 in Fig. 2 dient nur zu Veranschauungszwecken, um zu zeigen, wie die Ein-Transistor-/Ein-Kondensator-Speicherzellen in einer Feldstruktur eingesetzt werden, die leicht skaliert wird. Obwohl das Design der DRAM-Speicherzellen und Speicherfelder einfach erscheinen kann, ist ihr tatsächliches Design und Implementierung hoch komplex.
Eine erfindungsgemäße Reihendecoderschaltung 40 ist in schematischer Diagrammform in Fig. 3 dargestellt. Die Reihendecoderschaltung 40 weist einen Decodiertransistor 42 höchster Ebene auf, der durch ein Adreßsignal RA_A durchgeschaltet wird, das auf einer Adreßleitung 44 empfangen wird. Vier Decodiertransistoren 46a-46d mittlerer Stufe werden jeweils durch Adreßsignale RA_B (0 : 3) durchgeschaltet, die jeweils auf Adreßleitungen 48a-48d empfangen werden. Sechzehn Decodiertransistoren 50a-50p tiefster Stufe werden durch Adreßsignale RA_C (0 : 3) durchgeschaltet, die jeweils auf Adreßleitungen 52a-52d empfangen werden. Das Adreßsignal RA_C (0) schaltet Decodiertransistoren 50a-50d tiefster Stufe durch. Das Adreßsignal RA_C (1) schaltet Decodiertransistoren 50e-50h tiefster Stufe durch. Das Adreßsignal RA_C (2) schaltet Decodiertransistoren 50i-50l tiefster Stufe durch. Das Adreßsignal RA_C (3) schaltet Decodiertransistoren 50m-50p tiefster Stufe durch.
Die Adreßsignale RA_B und RA_C sind eine Eins-aus-Vier-Decodierung, wobei typischerweise normalerweise nur eine Adresse aktiv ist. Daher sind die Decodierungsstufen des Adreßdecodierbaums der Reihendecoderschaltung 40 in einer quaternären Baumstruktur angeordnet, wobei jedes der sechzehn Blätter des Adreßdecodierbaums eine Reihen-(Wort-)Leitungsinverter-Treiberschaltung antreibt, die als 56a-56p angezeigt wird. Ein Phasensignal LPH* wird auf einer Leitung 54 geliefert und schaltet Freigabetransistoren 60a-60d durch und wird an die Reihenleitungsinverter-Treiberschaltungen 56a-56p geliefert. Das Phasesignal LPH* auf der Leitung 54, das auf einen niedrigen logischen Pegel gebracht wird, bewirkt, daß eine entsprechende Reihenleitungsinverter-Treiberschaltung 56, die durch die Adreßsignaleingänge ausgewählt wird, eine decodierte Reihenleitung entsprechend der ausgewählten Reihenleitungsinverter-Treiberschaltung aktiviert. Reihenleitungstreiber-Schaltungen 56a-56p aktivieren oder lösen jeweils Reihenleitungen (0 : 15) aus, die bei 58a-58p angezeigt werden.
Ein detailliertes schematisches Diagramm der Reihenleitungsinverter-Treiberschaltung 56 wird in Fig. 4 dargestellt. Die komplementäre Metalloxidhalbleiter-(CMOS-)Reihenleitungstreiber-Schaltung 56 ist in einem herkömmlichen Layout einer solchen Reihenleitungstreiber-Schaltung gestaltet. Die Reihenleitungstreiber-Schaltung 56 umfaßt P-Kanal-Transistoren 70 und 72. Die Source-Anschlüsse der P-Kanal-Transistoren 70 und 72 sind an die verstärkte Wortleitungsspannung (Vccp) gekoppelt. Die Gate- und Drain-Anschlüsse der P-Kanal-Transistoren 70 und 72 sind miteinander kreuzgekoppelt, um eine Verriegelungsschaltung zu bilden. Der Gate-Anschluß eines N-Kanal- Transistors 74 ist mit Vccp gekoppelt, sein Source-Anschluß ist an ein durchgeschaltetes Adreßphasensignal auf einer Leitung 77 gekoppelt, und sein Drain-Anschluß ist an den Drain-Anschluß des Transistors 70 und den Gate-Anschluß des Transistors 72 gekoppelt. Der Gate-Anschluß eines N-Kanal-Transistors 76 ist mit dem LPH*-Signal auf einer Leitung 75 gekoppelt, sein Source- Anschluß ist mit Vccp gekoppelt, und sein Drain-Anschluß ist an ein durchgeschaltetes Adreßphasensignal auf der Leitung 77 gekoppelt. Der Gate-Anschluß eines N-Kanal-Transistors 78 ist mit dem LPH*-Signal auf der Leitung 75 gekoppelt, sein Source-Anschluß ist mit Masse gekoppelt, und sein Drain-Anschluß ist mit dem Gate-Anschluß des Transistors 70 und dem Drain-Anschluß des Transistors 72 gekoppelt. Der Gate-Anschluß eines N-Kanal-Transistors 80 ist mit dem durchgeschalteten Adreßphasensignal auf der Leitung 77 gekoppelt, sein Source-Anschluß ist mit Masse gekoppelt, und sein Drain-Anschluß ist mit dem Gate-Anschluß des Transistors 70 und dem Drain-Anschluß des Transistors 72 gekoppelt. Ein Ausgangsknoten 82 koppelt den Gate-Anschluß des Transistors 70, den Drain-Anschluß des Transistors 72, den Drain-Anschluß des Transistors 78 und den Drain-Anschluß des Transistors 80 zusammen. Der Ausgangsknoten 82 treibt eine Reihen-(Wort-)Leitung 84 zu den DRAM-Speicherzellen.
Wie dargestellt, werden das LPH* und das durchgeschaltete Adreßphasensignal kombiniert, um eine Ausgangsstufe der Reihenleitungstreiber-Schaltung 56 zu treiben. Die Reihenleitungstreiber-Schaltung 56 arbeitet in einer bekannten Weise, um beruhend darauf, daß das LPH*-Signal auf der Leitung 75 auf einen niedrigen Pegel gebracht wird und das entsprechende durchgeschaltete Adreßphasensignal auf der Leitung 77 aktiviert wird, eine hohe Ausgangsspannung an die Reihenleitung 84 zu liefern.
Erneut auf Fig. 3 bezugnehmend, ist das RA_B (1)-Adreßsignal durch eine Verzögerungsschaltung 86 mit dem Gate-Anschluß des Decodiertransistors 46b mittlerer Stufe gekoppelt. Das RA_B (2)-Adreßsignal ist durch eine Verzögerungsschaltung 88 an den Gate-Anschluß des Decodiertransistors 46c mittlerer Stufe gekoppelt. Das RA_B (3)-Adreßsignal ist durch eine Verzögerungsschaltung 90 an den Gate-Anschluß des Decodiertransistors 46d mittlerer Stufe gekoppelt. Das RA_C (1)-Adreßsignal ist durch eine Verzögerungsschaltung 92 mit den Gate-Anschlüssen der Decodiertransistoren 50e-50h tiefster Stufe gekoppelt. Das RAS (2)-Adreßsignal ist durch eine Verzögerungsschaltung 94 mit den Gate-Anschlüssen der Decodiertransistoren 50i-50l tiefster Stufe gekoppelt. Das RA_C (3)-Adreßsignal ist durch eine Verzögerungsschaltung 96 mit den Gate-Anschlüssen der Decodiertransistoren 50m-50p tiefster Stufe gekoppelt. Die Arbeitsweise der Verzögerungsschaltungen 86, 88, 90, 92, 94 und 96, um eine versetzte Auslösung der Reihenleitungen in einem einzigen Reihen-Adreßhinweissignal-(RAS-)Zyklus zuzulassen, wird unten beschrieben.
Wie im Abschnitt über den Hintergrund der Erfindung erläutert, dienen bestimmte Arten von Reihenleitungstreiber-Schaltungen, wie die Reihenleitungstreiber-Schaltung 56, durch ihren Eingang als Stromquelle und/oder als Stromsenke. Auch erfordert es die Schaltung, um die Reihenleitungstreiber-Schaltung 56 auszulösen, daß die Verriegelungsschaltung, die durch die p- Kanal-Transistoren 70 und 72 gebildet wird, durch ihre Eingabe überwältigt wird. Wenn daher mehrere Reihenleitungen in einem einzigen RAS-Zyklus angehoben oder aktiviert werden sollen, treten mit herkömmlichen Verfahren und Schaltkreisen von Reihenleitungstreibern Probleme auf. Zum Beispiel wird eine Operation eines herkömmlichen Verfahrens und Schaltkreises (wo die Verzögerungsschaltungen 86, 88, 90, 92, 94 und 96 nicht eingesetzt werden) zur Auslösung mehrere Reihenleitungen in einem einzigen RAS-Zyklus in Zeitdiagrammform in Fig. 5 dargestellt. Wenn mehrere Reihenleitungen angehoben werden sollen, werden die ungültigen Adressen gültig gemacht, die entsprechend mehrere Reihenleitungen auswählen, wenn das LPH*-Signal niedrig ist. Der Adreßdecoderbaum des Reihendecoderschaltkreises 40 läßt es nur zu, daß eine begrenzte Strommenge zu den jeweiligen Reihenleitungstreiber-Schaltungen 56 durchgeht. Wenn der Strom am obersten Adreßknoten RA_A sich auf einem maximalen Strompegel befindet und der Strom in die ausgewählte Reihenleitungstreiber-Schaltung 56 oder aus ihr heraus nicht ausreicht, um die Verriegelungsschaltung zu überwältigen, die durch die p- Kanal-Transistoren 70 und 72 gebildet wird, tritt eine Fehlauslösung der Reihenleitung auf.
Wie in den Wellenformen im Zeitdiagramm der Fig. 5 dargestellt, sind die RA_A-, RA_B (0)- und RA_C (0)-Adreßsignale, die durch die Wellenform 100 repräsentiert werden, bei annähernd 0 Nanosekunden (ns) gültig. Das LPH*-Signal, das durch die Wellenform 102 repräsentiert wird, wird bei annähernd 10 ns auf einen niedrigen Pegel gebracht. Entsprechend bewirkt die Reihenleitungstreiber-Schaltung 56p, daß die Reihenleitung (15) danach auslöst, wie durch die Wellenform 104 repräsentiert. Wenn die RA_B (1 : 3)- und RA_C (1 : 3)-Adreßsignale, die durch die Wellenform 106 repräsentiert werden, bei annähernd 20 ns gültig gemacht werden, sollten die entsprechenden Reihenleitungen (0 : 14) ebenfalls auslösen. Jedoch zieht der Decodiertransistor 42 der höchsten Ebene nur eine begrenzte Strommenge, und sobald diese Stromgrenze erreicht ist, werden die ausgewählten Reihenleitungen nicht aktiviert, da das LPH*-Signal nicht genügend Strom durch den Decodiertransistor 42 höchster Ebene ziehen kann, um zu bewirken, daß die ausgewählten Reihenleitungstreiber-Schaltungen auslösen.
Ein Verfahren und ein Schaltkreis der vorliegenden Erfindung versetzt die Reihenleitungsauslösungen, um eine Fehlauslösung von Reihen zu verhindern. Das Versetzen von Reihenleitungsauslösungen wird durchgeführt, indem nur bestimmte Adressen zu irgendeiner gegebenen Zeit während eines RAS-Zyklus als gültig ausgewählt werden. Fig. 6 stellt ein Zeitdiagramm dar, wo Reihenleitungsauslösungen versetzt sind, jedoch nicht genügend versetzt, um es zuzulassen, daß alle ausgewählten Reihenleitungen in einem einzigen RAS-Zyklus auslösen. Wie in Fig. 5, werden die RA_A-, RA_B (0)- und RA_C (0)-Adreßsignale, die durch die Wellenform 200 repräsentiert werden, bei annähernd 0 ns gültig gemacht. Bei annähernd 10 ns wird das LPH*-Signal, das durch die Wellenform 202 repräsentiert wird, auf einen niedrigen Pegel gebracht. Die Reihenleitungstreiber-Schaltung 56p bewirkt entsprechend, daß die Reihenleitung (15) danach auslöst, wie durch die Wellenform 204 repräsentiert. Bei annähernd 20 ns werden die RA_B (1 : 3)-Adreßsignale gültig, die durch die Wellenform 206 repräsentiert werden, und die Reihenleitungstreiber-Schaltungen 56d, 56h, und 56l bewirken entsprechend, daß die Reihenleitungen (3, 7, 11), die durch die Wellenform 208 repräsentiert werden, danach auslösen. Nichtsdestoweniger werden bei annähernd 30 ns die RA_C Adreßsignale gültig, die durch die Wellenform 210 repräsentiert werden, nachdem sie durch die Verzögerungsschaltungen 92, 94 und 96 verzögert worden sind, aber es gibt nicht genügend Strom, um es zuzulassen, daß die restlichen Reihenleitungen auslösen.
Fig. 7 stellt in einer Zeitdiagrammform die Arbeitsweise des erfindungsgemäßen Schaltkreises dar, um es zuzulassen, daß alle sechzehn Reihenleitungen (0 : 15) in einem einzigen RAS-Zyklus auslösen. Wie in Fig. 7 dargestellt, werden die RA_A-, RA_B (0)-, RA_C (0)-Adreßsignale, die durch die Wellenform 300 repräsentiert werden, bei annähernd 0 ns gültig. Das LPH*-Signal, das durch die Wellenform 302 repräsentiert wird, wird bei annähernd 10 ns auf einen niedrigen Pegel gebracht. Daher bewirkt die Reihenleitungstreiber-Schaltung 56p entsprechend, daß die Reihenleitung (15) danach auslöst, wie durch die Wellenform 304 repräsentiert. Die RA_B (1 : 3)-Adreßsignale, die durch die Wellenform 306 repräsentiert werden, werden bei annähernd 20 ns gültig gemacht, nachdem sie durch die Verzögerungsschaltungen 86, 88 und 90 verzögert worden sind, und die Reihenleitungstreiber-Schaltungen 56d, 56h und 56l bewirken entsprechend, daß die Reihenleitungen (3, 7, 11), die durch die Wellenform 308 repräsentiert werden, danach auslösen. Bei annähernd 30 ns wird nur das RA_C (1)-Adreßsignal, das durch die Wellenform 310 repräsentiert wird, gültig gemacht, nachdem es durch die Verzögerungsschaltung 92 verzögert worden ist, und die Reihenleitungstreiber-Schaltungen 56c, 56g, 56k und 56o bewirken entsprechend, daß die Reihenleitungen (2, 6, 10, 14), die durch die Wellenform 312 repräsentiert werden, danach auslösen. Bei annähernd 35 ns wird nur das RA_C (2)-Adreßsignal, das durch die Wellenform 314 repräsentiert wird, gültig gemacht, nachdem es durch die Verzögerungsschaltung 94 verzögert worden ist, und die Reihenleitungstreiber-Schaltungen 56b, 56f, 56j und 56n bewirken entsprechend, daß die Reihenleitungen (1, 5, 9, 13), die durch die Wellenform 316 repräsentiert werden, danach auslösen. Schließlich wird bei annähernd 40 ns nur das RA_C (3) Adreßsignal, das durch die Wellenform 318 repräsentiert wird, gültig gemacht, nachdem es durch die Verzögerungsschaltung 96 verzögert worden ist, und die Reihenleitungstreiber-Schaltungen 56a, 56e, 56i und 56m bewirken entsprechend, daß die Reihenleitungen (0, 4, 8, 12), die durch die Wellenform 320 repräsentiert werden, danach auslösen.
Folglich läßt es das Verfahren und der Schaltkreis der vorliegenden Erfindung zu, wie in Fig. 7 dargestellt, daß alle Reihenleitungen (0 : 15) erfolgreich in einem einzigen RAS-Zyklus auslösen. Als ein zusätzlicher Vorteil aus der Verwendung des Verfahrens und des Schaltkreises der vorliegenden Erfindung der versetzten Reihenleitungsauslösungen in einem RAS-Zyklus wird jeder augenblicklicher Strom auf dem Vccp-Bus um den Prozentsatz der Reihenleitungsauslösungen in Beziehung zur Gesamtzahl der Reihenleitungen reduziert, die auslösen könnten. Folglich verhindert das Elektrowanderungsfehler oder reduziert wesentlich deren Anzahl, die aufgrund bevorzugter Layoutgestaltungen auftreten können, wenn mehrere Reihenleitungstreiber zur selben Zeit auslösen.
Was mögliche Verzögerungsschaltkreise und Verfahren angeht, um die Auslösung von Reihenleitungen zu verzögern, können Widerstandskapazitäts-(RC-)Verzögerungsnetzwerke, eine Anzahl von Logikgliedern oder andere solche bekannte Verzögerungstechniken eingesetzt werden, um die geeignete Verzögerung in den Verzögerungsschaltungen 86, 88, 90, 92, 94 und 96 zu erzugen. In einer Ausführungsform der vorliegenden Erfindung wird eine Kombination von RC-Verzögerungsnetzwerken und Logikgliedem eingesetzt, um die Auslösung von ausgewählten Reihenleitungen zu verzögern.
Die Verzögerung von fünf Nanosekunden zwischen den Auslösungen der RA_C-Adressen, die in Fig. 7 dargestellt wird, repräsentiert den Idealfall, wo es keine parasitären Effekte gibt. Wenn parasitäre Effekte berücksichtigt werden, müssen sich die Reihenleitungsauslösungen notwendigerweise weiter auseinander spreizen. Ein bevorzugtes Verfahren, um festzustellen, wann eine bestimmte Reihenleitung auslösen sollte, ist es, den Stromfluß durch eine Reihenleitungstreiber-Schaltung 56 zu messen und sicherzustellen, daß der Reihenleitungstreiber seinen Auslösepunkt schon passiert hat. Es ist eine ausreichende Verzögerung erforderlich, um es zuzulassen, daß der Reihenleitungsstrom nachläßt, um es dem nächsten Reihenleitungstreiber zu ermöglichen, einen ausreichenden Strom aufzunehmen, um seinen Auslösepunkt zu erreichen, um zu bewirken, daß die nächste Reihenleitung aktiviert wird. Typischerweise findet dies statt, nachdem der Reihenleitungsstrom auf annähernd 75% seines Spitzenwertes nachläßt. In jedem Fall kann der Betrag der Verzögerung optimiert werden, wenn der Chip entworfen wird und/oder beruhend auf einer SPICE-Simulation, oder beruhend auf anderen bekannten Schaltungsentwurfstechniken und Simulationswerkzeugen.

Abschluß

Durch die Verwendung des erfindungsgemäßen Schaltkreises und Verfahrens können Reihenleitungen eines Feldes in einem RAS-Zyklus aktiviert werden, so daß alle Reihen des Feldes in dem einzigen RAS-Zyklus geprüft werden können. Dies steht im Gegensatz zu den vorherigen Designs, wo mehrere RAS-Zyklen benötigt werden, um alle Reihen des DRAM zu prüfen.
Obwohl spezifische Ausführungsformen hierin zum Zwecke der Beschreibung der bevorzugten Ausführungsform dargestellt und beschrieben worden sind, werden übliche Fachleute erkennen, daß die gezeigten und beschriebenen spezifischen Ausführungsformen durch eine weite Vielfalt von alternativen und/oder äquivalenten Implementierungen, die geplant werden, um dieselben Zwecke zu erzielen, ersetzt werden können, ohne den Rahmen der vorliegenden Erfindung zu verlassen. Diejenigen mit einer Ausbildung in den mechanischen, elektromechanischen, elektrischen und Computer-Techniken werden ohne weiteres erkennen, daß die vorliegende Erfindung in einer sehr weiten Vielfalt von Ausführungsformen implementiert werden kann. Diese Anmeldung ist dazu bestimmt, alle Adaptationen oder Variationen der hierin erläuterten bevorzugten Ausführungsformen abzudecken. Daher wird offenkundig beabsichtigt, daß diese Erfindung nur durch die Ansprüche und deren Äquivalenten begrenzt wird.

Claims

1. Integrierte Speicherschaltung, die aufweist: ein Speicherfeld (32), das Reihen und Spalten aufweist, wobei eine gegebene Reihe zum Lesen oder Schreiben durch Auslösung einer Reihenleitung (28) adressiert wird, eine Adreßdecoder- Baumschaltung (40), die eine Adresse empfängt, die aus Adreßsignalen (RA_A, RA_B< 0 : 3> , RA_C< 0 : 3> ) besteht und N Decodiersignale bereitstellt, die beruhend auf dem Zustand der Adreßsignale aktiviert werden, N Reihenleitungstreiber-Schaltungen (56), die jeweils ein entsprechendes der N Decodiersignale und ein Freigabesignal (LPH*) empfangen, wobei jede Reihenleitungstreiber-Schaltung (56) eine entsprechende Reihenleitung (ROW< 0 : 15> ) auslöst, wenn das Freigabesignal (LPH*) aktiviert wird und das entsprechende der N Decodiersignale aktiviert wird, gekennzeichnet durch einen Verzögerungsschaltkreis, (86, 88, 90,92, 94, 96), der mit den Adreßsignalen (RA_B< 0 : 3> , RA_C< 0 : 3> ) gekoppelt ist, um ein bestimmtes der Adreßsignale zu verzögern, um die Aktivierung eines bestimmten der N Decodiersignale zu versetzen.

2. Integrierte Speicherschaltung nach Anspruch 1, wobei der Verzögerungsschaltkreis (86, 88, 90,92, 94, 96) das bestimmte der Adreßsignale (RA_B< 0 : 3> , RA_C< 0 : 3> ) verzögert, um es zuzulassen, daß mehrere Reihenleitungen (ROW< 0 : 15> ) in einem einzigen Reihen-Adreßhinweissignal-(RAS-)Zyklus auslösen.

3. Integrierte Speicherschaltung nach Anspruch 2, wobei der Verzögerungsschaltkreis (86, 88, 90,92, 94, 96) das bestimmte der Adreßsignale (RA_B< 0 : 3> , RA_C< 0 : 3> ) verzögert, um es zuzulassen, daß alle Reihen (ROW< 0 : 15> ) des Speicherfeldes (32) in einem einzigen (RAS-) Zyklus geprüft werden.

4. Integrierte Speicherschaltung nach einem der vorhergehenden Ansprüche wobei der Verzögerungsschaltkreis (86, 88, 90, 92, 94, 96) das bestimmte der Adreßsignale (RA_B< 0 : 3> , RA_C< 0 : 3> ) ausreichend verzögert, um es zuzulassen, daß ein Reihenleitungsstrom auf einen Pegel nachläßt, der es zuläßt, daß die Reihenleitungstreiber-Schaltungen, die als nächstes auszulösen sollen, auslösen.

5. Integrierte Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei das Freigabesignal (LPH*) mindestens zu einer ersten Zeit aktiviert wird, wobei mindestens ein erstes Decodiersignal mindestens zur ersten Zeit aktiviert wird, und wobei der Verzögerungsschaltkreis (86) arbeitet, um zu bewirken, daß mindestens ein zweites Decodiersignal zu einer zweiten Zeit aktiviert wird, die nach der ersten Zeit stattfindet, und wobei der Verzögerungsschaltkreis (88) arbeitet, um zu bewirken, daß mindestens ein drittes Decodiersignal zu einer dritten Zeit aktiviert wird, die nach der zweiten Zeit stattfindet, und wobei die ersten, zweiten und dritten Zeiten alle in einem einzigen Reihen- Adreßhinweissignal-(RAS-)Zyklus stattfinden.

6. Integrierte Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die Verzögerungsschaltung (86, 88, 90, 92, 94, 96) das bestimmte der Adreßsignale (RA_B< 0 : 3> , RA_C< 0 : 3> ) so verzögert, daß nur eine ausgewählte Anzahl M der N Reihenleitungstreiber-Schaltungen in einer gegebenen Zeitspanne ausgelöst werden.

7. Integrierte Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die integrierte Speicherschaltung ein dynamischer Direktzugriffsspeicher (DRAM) ist.

8. Integrierte Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei jede Reihenleitungstreiber-Schaltung (56) einen Reihenleitungstreiber-Schaltstrom aufweist, der durch mindestens eines seiner empfangenen Eingangssignale (LPH*, Adresse) als Stromquelle und/oder als Stromsenke dient.

9. Verfahren zur Auslösung von N Reihenleitungen (ROW< 0 : 15> ) in einem einzigen Reihen-Adreßhinweissignal-(RAS-)Zyklus in einer integrierten Speicherschaltung, die ein Feld von Speicherzellen (32) aufweist, das Reihen und Spalten umfaßt, wobei das Verfahren die Schritte aufweist:

Aktivieren eines Freigabesignals (LPH*) zu mindestens einer ersten Zeit, wobei das Freigabesignal, das aktiviert wird, bewirkt, daß ein ausgewählter Reihenleitungstreiber (56) eine entsprechende Reihenleitung auslöst;

Aktivieren von Adreßsignalen (RA_A, RA_B< 0 : 3> , RA_C< 0 : 3> ) entsprechend den N Reihen;

Decodieren der aktivierten Adreßsignale, um N Decodiersignale bereitzustellen, die aktiviert sind;

Auswählen entsprechender der Reihenleitungstreiber beruhend auf dem Zustand der Adreßsignale (HAA, RA_B< 0 : 3> , RA_C< 0 : 3> );

Auslösung einer entsprechenden Reihenleitung, wenn das Freigabesignal aktiviert wird und das entsprechende der N Decodiersignale aktiviert wird; und

Verzögern (86, 88, 90, 92, 94, 96) eines bestimmten der Adreßsignale, um die Aktivierung bestimmter der Decodiersignale zu versetzen.

10. Verfahren nach Anspruch 9, wobei der Verzögerungsschritt (86, 88, 90, 92, 94, 96) das bestimmte der Adreßsignale (RA_B< 0 : 3> , RA_C< 0 : 3> ) verzögert, um es zuzulassen, daß mehrere Reihenleitungen in einem einzigen Reihen-Adreßhinweissignal-(RAS-)Zyklus auslösen.

11. Verfahren nach einem der Ansprüche. 9 und 10, wobei der Verzögerungsschritt das bestimmte der Adreßsignale ausreichend verzögert (86, 88, 90, 92, 94, 96), um es zuzulassen, daß ein Reihenleitungsstrom auf einen Pegel nachläßt, der es zuläßt, daß die Reihenleitungstreiber-Schaltungen, die als nächstes auszulösen sollen, auslösen.

12. Verfahren nach einem der Ansprüche 9 bis 11, wobei der Verzögerungsschritt bewirkt, daß mindestens ein erstes Decodiersignal mindestens zur ersten Zeit aktiviert wird, mindestens ein zweites Decodiersignal zu einer zweiten Zeit aktiviert wird, die nach der ersten Zeit stattfindet, und mindestens ein drittes Decodiersignal zu einer dritten Zeit aktiviert wird, die nach der zweiten Zeit stattfindet, und wobei die ersten, zweiten und dritten Zeiten alle in einem einzigen Reihen-Adreßhinweissignal-(RAS-)Zyklus stattfinden.

13. Verfahren nach einem der Ansprüche 9 bis 12, wobei der Verzögerungsschritt das bestimmte der Adreßsignale so verzögert, daß nur eine ausgewählte Anzahl M der N Reihenleitungstreiber-Schaltungen in einer gegebenen Zeitspanne ausgelöst werden.

14. Verfahren nach einem der Ansprüche 9 bis 13, wobei das Verfahren eingesetzt wird, um bis zu alle Reihen der integrierten Speicherschaltung in dem einzigen RAS-Zyklus zu prüfen.

15. Verfahren zur Auslösung mehrerer Reihenleitungen (ROW< 0 : 15> ) in einem einzigen Reihen-Adreßhinweissignal- (RAS-)Zyklus in einer integrierten Speicherschaltung, die ein Feld von Speicherzellen (32) aufweist, das Reihen und Spalten umfaßt, wobei das Verfahren die Schritte aufweist:

Aktivieren eines Freigabesignals (LPH*) zu mindestens einer ersten Zeit, wobei das aktivierte Freigabesignal bewirkt, daß ein ausgewählter Reihenleitungstreiber (56) eine entsprechende Reihenleitung (ROW< 0 : 15> ) auslöst;

Aktivieren mindestens eines ersten Adreßsignals (RL A) mindestens zur ersten Zeit, wobei das mindestens erste Adreßsignal, das aktiviert wird, mindestens einen ersten Reihenleitungstreiber (56) auswählt, der ausgelöst werden soll;

Aktivieren mindestens eines zweiten Adreßsignals (RL B< 0> ) zu einer zweiten Zeit, die nach der ersten Zeit stattfindet, wobei das mindestens zweite Adreßsignal, das aktiviert wird, mindestens einen zweiten Reihenleitungstreiber (56) auswählt, der ausgelöst werden soll; und

Aktivieren mindestens eines dritten Adreßsignals (RL B< 2> ) zu einer dritten Zeit, die nach der zweiten Zeit stattfindet, wobei das mindestens dritte Adreßsignal, das aktiviert wird, mindestens einen dritten Reihenleitungstreiber (56) auswählt, der ausgelöst werden soll, wobei die ersten, zweiten und dritten Zeiten alle in einem einzigen RAS-Zyklus stattfinden.