JPWO2008069277A1 - Ｓｒａｍ装置 - Google Patents

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Abstract

起立した微細な半導体薄板の両面に電気的に切り離された論理信号入力ゲート及びバイアス電圧入力ゲートを有する電界効果型トランジスタで構成され、ワードラインに接続された２個のアクセストランジスタ及びフリップフロップ回路を構成する相補型トランジスタからなるメモリセルを含むＳＲＡＭ装置において、読み出し乃至書き込みのためにアクセスされるメモリセルが含まれる行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第１のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を低く設定するとともに、記憶保持動作を行っているメモリセルのみを含む行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第２のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を高く設定することを特徴とするＳＲＡＭ装置。

Description

本発明は、ＳＲＡＭ（Static Random Access Memory）装置に関するものである。
従来は、バルクあるいはSOI(Silicon On Insulator)といったシリコン基板上に、プレーナ型MOS電界効果トランジスタ(Metal-Oxide-Silicon Field-Effect Transistor)を用いて、CMOS型のＳＲＡＭセルを構成していた。
しかし、集積密度、動作速度等の性能向上を目指して行われる素子寸法の縮小は、近年では逆に短チャネル効果や閾値電圧ばらつきを増大させるに至っている。結果として、プレーナ型MOS電界効果トランジスタを用いたＳＲＡＭにおいては、記憶保持動作中の漏れ電流が、全体の消費電力に対し大きな割合を占めるようになってきた。
この漏れ電流を抑制し低消費電力化を図ることを目的に、特許文献１等で、メモリセルに供給される電源電圧を動作に応じて変動させると同時に、これにより生ずる基板バイアス効果を有効に利用して、待機時消費電流を低減させる技術が開示されている。
特許文献１による方法では、セルがアクセスされている場合には、セルの電源電圧が接地電位と高電位間の電圧全てがかかるように動作される。しかし、セルがアクセスされていない場合、セルの低電位側のノードの電位を接地電位よりも高める。このようにすることにより、基板バイアス効果によって漏れ電流が低減されると同時に、電源電圧が低くなるため、漏れ電流が低減される。
しかしながら、電源電圧の振幅を減少させることは、ノイズマージンの低減を招く。このノイズマージンの低下は、トランジスタの最小線幅の縮小が進めば進むほど閾値電圧のばらつきの増大が進むため、大きな問題となる。（非特許文献１参照）
電源電圧振幅を減少させることによる低消費電力化に替わる方法としては、例えば行ごとに基板バイアス電圧を変動させる方法が考えられる。すなわち、セルがアクセスされていない場合には、アクセスされている場合よりも基板バイアスをより深くすることにより、高しきい値動作をさせ、漏れ電流を防ぐ方法である。
しかしながら、従来のバルクプレーナ型MOS電界効果トランジスタを用いるＳＲＡＭの場合には、複数の行で異なる基板バイアスを掛けることはできない。このため、電源電圧を変動させる必要があった。バルクプレーナMOSで、行ごとに異なる基板バイアスを掛けるためには、ウェルを電気的に分離するプロセスを導入し、電気的な分離を行うための面積がチップ上に必要となる。
また、非特許文献１によれば、将来的にはバルクプレーナMOS電界効果トランジスタでは、短チャネル効果の増大を防ぐことが困難となってくる。これは、漏れ電流の増大を意味する。したがって、面積やプロセスのコストが増大する割に、効果が上がらない可能性がある。
特開２００４−２０６７４５号公報 ITRS 2005, International Technology Roadmap for Semiconductor 2005 edition, http://public.itrs.net
本発明は、上記の問題点を解決し、動作速度は低減せずに、消費電力を低減し、安定して動作するＳＲＡＭ装置を提供することを課題とする。
上記課題は次のような手段により解決される。
（１）起立した半導体薄板の両面に電気的に切り離された論理信号入力ゲート及びバイアス電圧入力ゲートを有する電界効果型トランジスタで構成され、ワードラインに接続された２個のアクセストランジスタ及びフリップフロップ回路を構成する相補型トランジスタからなるメモリセルを含むＳＲＡＭ装置において、
読み出し乃至書き込みのためにアクセスされるメモリセルが含まれる行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第１のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を低く設定するとともに、記憶保持動作を行っているメモリセルのみを含む行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第２のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を高く設定することを特徴とするＳＲＡＭ装置。
（２）前記第１及び第２のバイアス電圧は、行デコーダから出力されるセレクト信号をレベルシフトした信号により切り替えられることを特徴とする（１）に記載のＳＲＡＭ装置。
（３）アドレス信号が行デコーダに到着し、各行でバイアス電圧の切り替え動作が終了した後にワードラインのセレクトが実行されることを特徴とする（２）に記載のＳＲＡＭ装置。
（４）バイアス電圧入力ゲートのバイアス電圧が第１及び第２のバイアス電圧のどちらに設定されているかをバイアス電圧入力ゲートの配線からセンスし、これを装置全体の低電圧源VSSと高電圧源VDDとの間でスイングする信号にレベル変換し、この信号によってワード線を駆動することを特徴とする（３）に記載のＳＲＡＭ装置。
（５）前記アクセストランジスタのバイアス電圧をフリップフロップ回路を構成する相補型トランジスタのバイアス電圧とは異なる電圧に設定することを特徴とする（１）に記載のＳＲＡＭ装置。
（６）アクセスされている行とアクセスされていない行のアクセストランジスタのバイアス電圧を異なる値に設定することを特徴とする（５）に記載のＳＲＡＭ装置。
（７）メモリセルを構成するトランジスタのバイアス電圧入力ゲートを結ぶ配線及びアクセストランジスタのバイアス電圧入力ゲートを結ぶ配線は、前記ワードラインに平行に配置されていることを特徴とする（１）乃至（６）のいずれかに記載のＳＲＡＭ装置。
本発明によれば、プレーナMOSとは異なり行ごとに独立の電圧を各ＳＲＡＭ行に入力することが可能となる。結果として、電源電圧を減少させて動作を不安定にすることなく、記憶保持中のＳＲＡＭセルで漏れ電流を低減できる。また、アクセストランジスタの閾値電圧をセルのしきい値電圧と異なる値に設定することにより、動作安定性を増大することが可能となる。結果として、動作速度は低減せずに、消費電力を低減し、安定して動作するＳＲＡＭ装置が提供される。
４端子型ダブルゲート電界効果トランジスタの素子構造の模式図である。 回路図中におけるnチャンネル、ｐチャンネル両伝導型の４端子型ダブルゲート電界効果トランジスタのシンボルを表す図である。 第１の実施形態に記載の、４端子型ダブルゲート電界効果トランジスタを用いたSRAMセル構成を示す回路図である。 ４端子型ダブルゲート電界効果トランジスタを用いたSRAMセル３００からなる、第1の実施形態に記載のSRAM装置構成方法を示すブロック図である。 回路ブロック401の内部構成を示す回路図である。 第１の実施形態に記載のSRAM装置において、時間tの進行に対してSRAMセルに入力されるバイアス電圧の変動を模式的に説明した図である。 第１の実施形態の変形例１に記載の、図５とは異なる方式の回路ブロック401の内部構成方法を示す回路図である。 第１の実施形態の変形例２に記載の、図５、図７とは異なる方式の回路ブロック401の内部構成法を示す回路図である。 第２の実施形態で用いられる回路ブロック９００の内部構成を示す回路図である。 回路ブロック９００からなる回路ブロック1001を含む、第2の実施形態に示されたSRAM装置のブロック図である。 第２の実施形態に記載のSRAM装置において、時間tの進行に対してSRAMセルに入力されるバイアス電圧の変動を模式的に説明した図である。 第３の実施形態に記載の、4端子型ダブルゲート電界効果トランジスタを用いたSRAMセル構成法を示す回路図である。 図１２に示されたSRAMセルを駆動するための、回路ブロック１３００の内部構成を示す回路図である。 第３の実施形態に記載の、回路ブロック９００と１３００からなるSRAM装置のブロック図である。 図１４に示された第3の実施形態に記載のSRAM装置において、時間tの進行に対してSRAMセルに入力されるバイアス電圧の変動を模式的に説明した図である。 第４の実施形態に記載の、回路ブロック１６０１と論理ゲート１６０２からなる回路図である。 第４の実施形態に記載の、回路によって実現されるタイミングを模式的に示した図である。 第４の実施形態の変形例１に記載の、時間調整用バッファ１８０１を有する回路図である。 第５の実施形態に記載の、時間調整用バッファ１９０１を有する回路図である。
符号の説明
１００ SOI(Silicon On Insulator)構造ウェハのSOI層を起立型の薄板に加工したもの
２００ ｎチャンネル電界効果トランジスタ
２０５ ｐチャンネル電界効果トランジスタ
３００ ＳＲＡＭセル
４０１ 行デコーダと行数分の回路ブロック５００を具備する回路ブロック
４０２ バイアス電圧発生回路
４０３ 列デコーダ
５００ レベルシフタ、トランスミッションゲートを含む回路ブロック
５０１ 行デコーダ
５０２ CMOSインバータ
５０３ ＳＲＡＭセル
９００ レベルシフタとCMOSインバータを含む回路ブロック
９０１ CMOSインバータ
１００１ 回路ブロック９００を行数分具備する回路ブロック
１３００ レベルシフタとCMOSインバータを含む回路ブロック
１４０１ 回路ブロック９００と回路ブロック１３００を行数分具有する回路ブロック
１４０２ バイアス電圧発生回路
１６０２ ＷＬへ入力する信号を発生させるアンド論理ゲート
１８０１ 時間調整用バッファ
１９０１ 時間調整用バッファ
図１にＳＲＡＭを構成する電界効果型トランジスタの素子構造を模式的に示す。同図において100はSOI(Silicon On Insulator)構造ウェハのSOI層を起立型の薄板に加工したもの、101並びに102は不純物が濃くドープされたソース電極、ドレイン電極、103と104は第１のゲート電極とゲート絶縁膜、105と106は第２のゲート電極とゲート酸化膜、107はBOX(Buried Oxied)層、108は半導体基板層を示す。すなわち、起立した半導体薄板の両面に電気的に切り離された２つのゲート電極を有する電界効果型トランジスタであり、以下4端子型ダブルゲート電界効果トランジスタと称する。なお、SOI構造をとらない通常のバルクウェハを用いて、100、104、106、108を同一のシリコン層から形成し、107を堆積することによって、図１と同等の機能を達成できることが知られている。したがって、本発明は、そのようなバルクウェハから作成される素子にも同様に適用される。
この素子の第１のゲート電極103を論理信号入力ゲートとし、また第２のゲート電極105をバイアス電圧入力ゲートとしたとき、バイアス電圧入力ゲートの入力電圧により、信号入力ゲートから見たトランジスタの閾値電圧を変動させることが可能であり、バルクプレーナMOSにおける基板バイアス効果と類似の効果を得ることができる。ただしバルクプレーナMOSの場合とは異なり、この素子で集積回路を構成した場合、素子それぞれの閾値電圧を個別に設定できる。
図２に４端子型ダブルゲート電界効果トランジスタのシンボルを示す。素子200はnチャンネル電界効果トランジスタ、素子205はpチャンネル電界効果トランジスタを表す。nチャンネル電界効果トランジスタ200の端子は、ソース端子201、ドレイン端子202、第１のゲート端子203、第2のゲート端子204、pチャンネル電界効果トランジスタ205の端子はソース端子206、ドレイン端子207、第１のゲート端子208、第２のゲート端子209からなる。
この４端子型ダブルゲート電界効果トランジスタによりＳＲＡＭを構成する方法として、以下の３つの実施形態が開示される。
（第１の実施形態）
図３のようにＳＲＡＭセル300の回路を組み、更に図４のようにＳＲＡＭセルアレイを構成する。記憶の保持は、４端子型ダブルゲート電界効果トランジスタMN31とMP31、MN32とMP32から構成されるインバータを組み合わせたフリップフロップ回路で行われ、ビット線BLとBL~の対からの記憶内容の書き込み、同ビットライン対への読み出しは、ワード線ＷＬに入力する信号によってオン・オフが可能な４端子型ダブルゲート電界効果トランジスタで構成されるアクセストランジスタMN33とMN34を用いて行われる。ここで、従来のＳＲＡＭセルで使われていたMOS電界効果トランジスタのゲートはMN31、MP31、MN32、MP32、MN33、MN34の第１のゲートに対応する。これら４端子型ダブルゲート電界効果トランジスタの第２のゲートは高電位電源線VDD、低電位電源線VSSのいずれからも切り離され、nチャンネル電界効果トランジスタの第１のゲートから見た閾値電圧を制御するための電源線Vg2,nかpチャンネル電界効果トランジスタの第１のゲートから見た閾値電圧を制御するための電源線Vg2,pに、それぞれそのデバイスの極性にしたがって接続される。電源線Vg2,p、Vg2,nはセルの外にワード線ＷＬに平行に引き出される。
図４のＳＲＡＭセルアレイにおいては、MCがＳＲＡＭセル300を表わし、PCは従来型のＳＲＡＭ装置におけるプリチャージ回路、Selはビット線対を列デコーダ403の出力に応じて選択するセレクタ回路、WR、RDはそれぞれ書き込み、読み出し用回路である。PC、Sel、WR、RD並びに列デコーダは従来型で用いられてきた回路で十分機能を果たすため、説明は省略する。新たに提供される回路は、回路ブロック401及び回路402である。回路402は４つの電源電圧Vg2,p,HiVt、Vg2,n,HiVt、Vg2,p,LoVt、Vg2,n,LoVt を発生するバイアス電圧発生回路である。回路ブロック401は、行デコーダの機能を有すると同時に、デコード結果に応じて回路402から供給される電源電圧Vg2,p,HiVt、Vg2,n,HiVt、Vg2,p,LoVt、Vg2,n,LoVtからそれぞれの行のVg2,p、Vg2,nを選んで供給する機能を有する。図３においても示されるように、各行のVg2,p、Vg2,nを決定する配線は、ワード線ＷＬと平行に並んでいるため、行ごとに電界効果トランジスタの閾値が決定できる。
図４のようなN行構成のＳＲＡＭアレイを構成した場合、アクセスしているセルが含まれる１行を低閾値電圧、それ以外のN−1行を高閾値電圧で動作させ、漏れ電流に起因する消費電力を低減することが可能である。すなわち、低閾値電圧動作時には漏れ電流がIoff,LoVt、高閾値電圧動作時には漏れ電流がIoff,HiVtであったとき、漏れ電流に起因する消費電力は、閾値電圧制御を行わない場合に比べて1/N+((N−1)/N)×(Ioff,HiVt/Ioff,LoVt)となる。ここで、電源電圧を低減せずとも、基板バイアス効果と同等な効果を得られる。このため、閾値電圧の素子間ばらつきに対して安定性が高められる。
閾値を適切に制御するためには、高閾値をpチャンネル電界効果トランジスタ、nチャンネル電界効果トランジスタそれぞれで達成するような電源Vg2,p,HiVt、Vg2,n,HiVtと、低閾値をpチャンネル電界効果トランジスタ、ｎチャンネル電界効果トランジスタで達成するような電源Vg2,p,LoVt、Vg2,n,LoVtが必要となる。これらは、アクセスされる行が変更されるのに応じて、各行で随時変更される。その様子を模式的に図６に示す。図６では、最初にi番目の行のみがアクセスされ、続いてj番目の行がアクセスされる。すなわちバイアス電圧発生回路402は、N行存在するメモリセルのi番の行アドレスをアドレスADDから検出すると、i番のＷＬ（ＷＬ#i）をハイレベルにし、j番のＷＬ（ＷＬ#ｊ）を含むそれ以外のＷＬはローレベルに保つ。これと同時に、i番のVg2,pとVg2,n（Vg2,p#iとVg2,n#i）をVg2,p,HiVt、Vg2,n,HiVtからVg2,p,LoVt、Vg2,n,LoVtに変更する。また、j番を含むそれ以外はVg2,p,HiVt、Vg2,n,HiVtに保つ。i版の行へのアクセスが終了したら、i番のＷＬ、Vg2,p、Vg2,nを元のローレベル、Vg2,p,HiVt、Vg2,n,HiVtに戻し、プリチャージを行う。プリチャージの終了後、j番の行にアクセスする場合は、j番の行とi番目を含むそれ以外の行に分けて、それぞれに前述の動作を同じように行う。
各電圧の大小関係は、多くの場合Vg2,n,HiVt<Vg2,n,LoVt<Vg2,p,LoVt<Vg2,p,HiVt、高電源電圧VDD、 低電源電圧VSSとの関係については、Vg2,n,HiVt<VSS[=0]<VDD<Vg2,p,HiVtのような関係が成り立つ。したがって、電源電圧よりも振幅の大きいVg2を確実に第２のゲートに伝達するための機能が図５により達成される。
図５において、ＳＲＡＭセル503はＳＲＡＭセル300と同様に構成される、i番の行のセルのひとつを表す。pチャンネル乃至ｎチャンネルMOSトランジスタMP51、MN51、MP52、MN52で構成されるレベルシフタと、同様にMP53、MN53、MP54、MN54で構成されるレベルシフタ、これを駆動するためにVDD, VSSを電源として動作するCMOSインバータ502、Vg2,p、Vg2,nを選択するトランスミッションゲートMN55乃至MN58で構成されるこの回路群は、各行に1つずつ具備されて、行デコーダ501と共に回路ブロック401を構成する。
アドレス値ADDを元に行デコーダ501から出力されるセレクト信号Vsel0＃iはVDDとVSSの電位間をスイングする信号であり、まず高閾値動作を達成するために第2のゲートに入力されるVg2,p,HiVtよりも振幅の大きな信号Vsel1,p とその反対論理の信号Vsel1,p〜、並びにVg2,n,HiVtとVDD間をスイングする Vsel1,nとその反対論理の信号Vsel1,n〜にレベルシフトされ、レベルシフトされた信号によってnMOSトランスミッションゲートMN55乃至MN58を駆動し、Vg2,p,LoVt、Vg2,p,HiVtの切り替え、並びにVg2,n,LoVt、Vg2,n,HiVtの切り替えが行われる。このように、第２のゲートに入力するバイアス電圧を切り替えることが可能となる。
なお、電源電圧が多数必要になるのを防ぐために、Vsel1,pの振幅を決定する図5のVDD,VtSelをVg2,p,HiVtで代用することも可能である。ただし、この場合はトランスミッションゲートMN55の出力で、Vg2,p,HiVt−Vt,nまでしか電圧振幅が得られないのを見越して電圧を定めておく必要がある。
（第１の実施形態の変形例１）
第１の実施形態において電源電圧が多数必要になるのを防ぐ方法として、Vg2,p,HiVtをVsel1,pとして代用した際に問題となる、トランスミッションゲート出力電圧の低下は、閾値電圧のばらつきに依存する。この問題を解消するために、トランスミッションゲートMN55、MN56にpMOSを用いるか、若しくはトランスミッションゲートの代わりに２つのインバータを用いる図７に示す方法が別法として考えられる。MP71とMN71、MP72とMN７２で構成されるインバータはそれぞれ、Vg2,p,HiVtとVg2,p,LoVt、Vg2,n,LoVtとVg2,n,HiVtを高・低両電源に用いる。
（第１の実施形態の変形例２）
４端子型ダブルゲート電界効果トランジスタの設計条件によっては、VSS≦Vg2,n,HiVt<Vg2,n,LoVt≦VDD、VSS≦Vg2,p,LoVt<Vg2,p,HiVt≦VDDとなる場合がある。この場合には、図５乃至図７によらず、MP81、MN81 CMOSインバータ及びMP82、MN82CMOSインバータを使った図８のような回路で容易に実施例１のVg2制御が実施可能である。ここで、MP81、MN81で構成されるインバータはVg2,p,HiVt、Vg2,p,LoVtを電源として動作し、MP82、MN82で構成されるインバータはVg2,n,LoVt、Vg2,n,HiVtを電源として動作する。
（第２の実施形態）
動作の条件によっては、行選択信号の立ち上がりがVg2の変動に対して早く起こり、高閾値動作中のメモリセルがビット線に結合されて、動作が不安定になる場合がある。これを防ぐために、デコードされた信号を直接行選択信号として用いるのではなく、該当する行のVg2の状態に応じて行選択信号を発生させる機構を設ければよい。その機能を達成するために、図５若しくは図７に加えて図９のMP91、MN91、MP92、MN92とインバータ901、更にMP93、MN93で構成されるインバータからなる回路ブロック900を用いる。図5若しくは図7の回路によってVg2,p,LoVt≦Vg2,p≦Vg2,p,HiVtにシフトされた行選択信号を、図９に示す回路により、元の電圧振幅VSS≦Vsel2≦VDDに変換しなおす。これによって、各行でVg2の変動が終了してから行選択信号が変動する。
アレイ全体としては、図１０のような回路構成となる。すなわち図５、図７では回路ブロック401が駆動を担っていたＷＬを切り離し、回路ブロック900を行数分具有する回路ブロック1001によって駆動する。
これにより電圧の変動は図１１のように実行される。すなわち、Vg2が立ち上がった後に小さな遅延を持ってＷＬが立ち上がる。この順序は、選択行間で条件のばらつきがあっても守られる。
なお、Vg2,pの代わりにVg2,nの変動を利用しても回路を適切に組み替えれば同様の動作が可能となる。
（第３の実施形態）
第１の実施例では、アクセストランジスタとフリップフロップを構成するnチャンネルの４端子型ダブルゲート電界効果トランジスタでは、同一のVg2を与えられていた。この場合、実際にメモリセルにアクセスがあると、アクセストランジスタの電流が増加し、設計によっては動作が不安定になる。したがって、アクセストランジスタの第２のゲートをフリップフロップのVg2 用配線から切り離し、同一の行に存在する全てのアクセストランジスタを結線する配線を設ける。この回路構成を図１２に示す。図１２中のVg2,tgが入力されている配線が、新しく設けた配線である。
この配線に入力する電圧値としては、一定値Vg2,tgでも動作速度に影響を与えない範囲で閾値電圧を低く保つことが可能な値を選ぶ。これにより動作の安定性はより改善される。また、一定値であるため、余分な周辺回路を設ける必要もない。
更に図7に示す回路ブロック900と類似の回路ブロック1300をもう1つ付加して図１３のような回路構成をとれば、動作安定性と動作速度の最適点でSRAM装置を動作させることが可能となる。すなわち、図１３に示すようにVg2,p、若しくはVg2,nから行がアクセスされているかどうかを判定し、アクセスされているときにはVg2,tgにある電圧Vg2,tg,accを入力し、アクセスされていないときには、Vg2,tg,accとは異なる電圧Vg2,tg,naccを入力する。これにより、図１５のようなタイミングチャートに従って各電圧が出力されるようになる。ただし、回路ブロック1300では回路900のVDD, VSSをVg2,tg,acc,Vg2,tg,naccに変更する必要がある。この実施例の全体像を図１４に示す。図１０に比べて、電源電圧Vg2,tg,acc,Vg2,tg,naccを発生するバイアス電圧発生回路1402が新たに加わり、これを受け入れ行数分の回路ブロック1300に入力し電圧を出力する、また同時にＷＬを駆動する回路ブロック1401が回路ブロック1001に代わって実装される。
なお、回路ブロック１３００の入力としては、Vg２,pを使うのではなく、Vg2,nを使い、あわせて１３００の電源Vg2,p,HiVtをVg2,n,LoVtとしても同様の回路を実現できる。また、図１５のVg2,tg,acc, Vg2,tg,naccのレベルは例示に過ぎず、実際には、動作安定性を考えて最適化される。
(第４の実施形態)
第２の実施形態では、ＷＬの信号の立ち上がり時についてのみ、安定性を確保できた。しかし、ＷＬの立下りの際に、ＷＬとVg2の立下がり順序に関して、同様の安定性に関する問題が起こる可能性がある。これを防ぐには、ＷＬの立下りをVg2の変動よりも前に実現する、図１６の回路を採用するのが有効である。すなわち、９００と１００１を使わずに、９００と等価な回路１６０１を４０１中に実装し、さらに行デコーダ５０１の出力信号Vsel0と１６０１の出力Vsel2の論理積を計算するアンド論理ゲート１６０２を４０１中に実装することにより、図１７のようなタイミングを発生させる。これにより、安定性の問題をすべて解決することができる。アレイ全体の構成は、図４と類似のものとなる。
なお、Vg2,pの代わりにVg2,nの変動を利用しても回路を適切に組み替えれば同様の動作が可能となる。
また、この実施形態で開示する方法を、第３の実施形態と共に使うことも可能である。すなわち、９００と１３００を４０１中に実装し、更に１６０２を４０１中に実装すればよい。
（第４の実施形態の変形例１）
第４の実施形態において、ＷＬ及びこれと平行な配線Vg2,p、Vg2,nの遅延がある程度正確に予測できる場合は、第４の実施形態の簡便法が使える。すなわち、図１６のMP71、MN71と１６０１によって、Vg2,pの信号からＷＬの信号を生成するのではなく、図１８のようにMP71、MN71、１６０１の遅延の合計値に相当する時間調整用バッファ１８０１を挿入することによって、図１７と同様のタイミングを発生させることが可能となる。このバッファ１８０１は、回路ブロック４０１に実装される。
この方法も同様に、第３の実施形態と共に利用することが可能である。
(第５の実施形態)
第２の実施形態乃至その変形例、及び第４の実施形態乃至その変形例において、ＷＬ、Vg2,p、Vg2,nでの遅延が正確に把握できている場合は、更に簡単な方法が使える。すなわち、図１９に示すように、Vg2,p、Vg2,nを発生させるレベルシフタと配線類の遅延と同等の遅延を発生させる時間調整用バッファ１９０１を回路ブロック４０１に実装すれば、図６に示すようなタイミングを容易に発生させることが可能となる。
この方法も同様に、第３の実施形態と共に実施が可能である。
なお、すべての実施形態において、ＷＬ、Ｖg2を直接デコーダ５０１やレベルシフタに接続したが、ここに配線駆動用のバッファを挿入することが、遅延の観点から性能向上に有効に作用する場合もある。

Claims (7)

  1. 起立した半導体薄板の両面に電気的に切り離された論理信号入力ゲート及びバイアス電圧入力ゲートを有する電界効果型トランジスタで構成され、ワードラインに接続された２個のアクセストランジスタ及びフリップフロップ回路を構成する相補型トランジスタからなるメモリセルを含むＳＲＡＭ装置において、
    読み出し乃至書き込みのためにアクセスされるメモリセルが含まれる行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第１のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を低く設定するとともに、記憶保持動作を行っているメモリセルのみを含む行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第２のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を高く設定することを特徴とするＳＲＡＭ装置。
  2. 前記第１及び第２のバイアス電圧は、行デコーダから出力されるセレクト信号をレベルシフトした信号により切り替えられることを特徴とする請求項１に記載のＳＲＡＭ装置。
  3. アドレス信号が行デコーダに到着し、各行でバイアス電圧の切り替え動作が終了した後にワードラインのセレクトが実行されることを特徴とする請求項２に記載のＳＲＡＭ装置。
  4. バイアス電圧入力ゲートのバイアス電圧が第１及び第２のバイアス電圧のどちらに設定されているかをバイアス電圧入力ゲートの配線からセンスし、これを装置全体の低電圧源VSSと高電圧源VDDとの間でスイングする信号にレベル変換し、この信号によってワード線を駆動することを特徴とする請求項３に記載のＳＲＡＭ装置。
  5. 前記アクセストランジスタのバイアス電圧をフリップフロップ回路を構成する相補型トランジスタのバイアス電圧とは異なる電圧に設定することを特徴とする請求項１に記載のＳＲＡＭ装置。
  6. アクセスされている行とアクセスされていない行のアクセストランジスタのバイアス電圧を異なる値に設定することを特徴とする請求項５に記載のＳＲＡＭ装置。
  7. メモリセルを構成するトランジスタのバイアス電圧入力ゲートを結ぶ配線及びアクセストランジスタのバイアス電圧入力ゲートを結ぶ配線は、前記ワードラインに平行に配置されていることを特徴とする請求項１乃至６のいずれか１項に記載のＳＲＡＭ装置。
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