JP5673450B2 - メモリ装置 - Google Patents
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Description
また、メモリ装置は、ソースが電源電位ノードに接続され、ゲートが第2のノードに接続され、ドレインが第1のノードに接続される第1のpチャネル電界効果トランジスタと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが基準電位ノードに接続される第1のnチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続される第2のpチャネル電界効果トランジスタと、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースが前記基準電位ノードに接続される第2のnチャネル電界効果トランジスタと、第1のバックゲート信号を基に第2のバックゲート信号を生成し、前記第1のノード及び前記第2のノードにデータを書き込む際に、前記第1のpチャネル電界効果トランジスタ及び前記第2のpチャネル電界効果トランジスタのバックゲートに前記第2のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第2のバックゲート信号は、前記第1のノード及び前記第2のノードにデータの書き込みを開始する時には第1の電位であり、その後、前記第1の電位から前記第1の電位より低い第2の電位に立ち下がり、その後、前記第2の電位から前記第1の電位に立ち上がり、前記バックゲート信号生成回路は、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第1の遅延回路と、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第2の遅延回路とを有し、前記第1の遅延回路は、第3のpチャネル電界効果トランジスタ及び第3のnチャネル電界効果トランジスタを含む第1のインバータを有し、前記第3のpチャネル電界効果トランジスタのゲート長は、前記第3のnチャネル電界効果トランジスタのゲート長より長く、前記第2の遅延回路は、第4のpチャネル電界効果トランジスタ及び第4のnチャネル電界効果トランジスタを含む第2のインバータを有し、前記第4のpチャネル電界効果トランジスタのゲート長は、前記第4のnチャネル電界効果トランジスタのゲート長より短い。
また、第3のpチャネル電界効果トランジスタのゲート長を第3のnチャネル電界効果トランジスタのゲート長より長くし、第4のpチャネル電界効果トランジスタのゲート長を第4のnチャネル電界効果トランジスタのゲート長より短くすることにより、第1〜第4のpチャネル電界効果トランジスタ及び第1〜第4のnチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができる。
図1は、第1の実施形態によるメモリ装置内のメモリセル100の構成例を示す回路図である。メモリ装置は、2次元行列状に配列された複数のメモリセル100を有するSRAMである。電源電位VDDは、基準電位VSSより高いである。例えば、電源電位VDDは正電位であり、基準電位VSSは0Vである。
図9(A)は、第2の実施形態によるバックゲート信号生成回路501の構成例を示す回路図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図9(A)のバックゲート信号生成回路501は、図5(A)のバックゲート信号生成回路501と同じ回路構成を有し、第1のバックゲート信号CTLを基に第2のバックゲート信号VNWを生成する。
102 第2のpチャネル電界効果トランジスタ
103 第1の選択トランジスタ
104 第2の選択トランジスタ
105 第1のnチャネル電界効果トランジスタ
106 第2のnチャネル電界効果トランジスタ
501 バックゲート信号生成回路
502 否定論理積回路
503 インバータ
504 第1のインバータ
505 第2のインバータ
511 第3のpチャネル電界効果トランジスタ
512 第3のnチャネル電界効果トランジスタ
521 第4のpチャネル電界効果トランジスタ
522 第4のnチャネル電界効果トランジスタ
Claims (4)
- ソースが電源電位ノードに接続され、ゲートが第2のノードに接続され、ドレインが第1のノードに接続される第1のpチャネル電界効果トランジスタと、
ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが基準電位ノードに接続される第1のnチャネル電界効果トランジスタと、
ソースが前記電源電位ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続される第2のpチャネル電界効果トランジスタと、
ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースが前記基準電位ノードに接続される第2のnチャネル電界効果トランジスタと、
第1のバックゲート信号を基に第2のバックゲート信号を生成し、前記第1のノード及び前記第2のノードにデータを書き込む際に、前記第1のpチャネル電界効果トランジスタ及び前記第2のpチャネル電界効果トランジスタのバックゲートに前記第2のバックゲート信号を出力するバックゲート信号生成回路とを有し、
前記第2のバックゲート信号は、前記第1のノード及び前記第2のノードにデータの書き込みを開始する時には第1の電位であり、その後、前記第1の電位から前記第1の電位より低い第2の電位に立ち下がり、その後、前記第2の電位から前記第1の電位に立ち上がり、
前記バックゲート信号生成回路は、
前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第1の遅延回路と、
前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第2の遅延回路とを有し、
前記第1の遅延回路は、第3のpチャネル電界効果トランジスタ及び第3のnチャネル電界効果トランジスタを含む第1のインバータを有し、
前記第3のpチャネル電界効果トランジスタのゲート幅は、前記第3のnチャネル電界効果トランジスタのゲート幅より広く、
前記第2の遅延回路は、第4のpチャネル電界効果トランジスタ及び第4のnチャネル電界効果トランジスタを含む第2のインバータを有し、
前記第4のpチャネル電界効果トランジスタのゲート幅は、前記第4のnチャネル電界効果トランジスタのゲート幅より狭いことを特徴とするメモリ装置。 - さらに、第1のビット線と、
第2のビット線と、
ワード線と、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第1のビット線及び前記第1のノードに接続される第1の選択トランジスタと、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第2のビット線及び前記第2のノードに接続される第2の選択トランジスタとを有することを特徴とする請求項1記載のメモリ装置。 - ソースが電源電位ノードに接続され、ゲートが第2のノードに接続され、ドレインが第1のノードに接続される第1のpチャネル電界効果トランジスタと、
ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが基準電位ノードに接続される第1のnチャネル電界効果トランジスタと、
ソースが前記電源電位ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続される第2のpチャネル電界効果トランジスタと、
ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースが前記基準電位ノードに接続される第2のnチャネル電界効果トランジスタと、
第1のバックゲート信号を基に第2のバックゲート信号を生成し、前記第1のノード及び前記第2のノードにデータを書き込む際に、前記第1のpチャネル電界効果トランジスタ及び前記第2のpチャネル電界効果トランジスタのバックゲートに前記第2のバックゲート信号を出力するバックゲート信号生成回路とを有し、
前記第2のバックゲート信号は、前記第1のノード及び前記第2のノードにデータの書き込みを開始する時には第1の電位であり、その後、前記第1の電位から前記第1の電位より低い第2の電位に立ち下がり、その後、前記第2の電位から前記第1の電位に立ち上がり、
前記バックゲート信号生成回路は、
前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第1の遅延回路と、
前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第2の遅延回路とを有し、
前記第1の遅延回路は、第3のpチャネル電界効果トランジスタ及び第3のnチャネル電界効果トランジスタを含む第1のインバータを有し、
前記第3のpチャネル電界効果トランジスタのゲート長は、前記第3のnチャネル電界効果トランジスタのゲート長より長く、
前記第2の遅延回路は、第4のpチャネル電界効果トランジスタ及び第4のnチャネル電界効果トランジスタを含む第2のインバータを有し、
前記第4のpチャネル電界効果トランジスタのゲート長は、前記第4のnチャネル電界効果トランジスタのゲート長より短いことを特徴とするメモリ装置。 - さらに、第1のビット線と、
第2のビット線と、
ワード線と、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第1のビット線及び前記第1のノードに接続される第1の選択トランジスタと、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第2のビット線及び前記第2のノードに接続される第2の選択トランジスタとを有することを特徴とする請求項3記載のメモリ装置。
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