JP5673450B2 - Memory device - Google Patents

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Description

本発明は、メモリ装置に関する。   The present invention relates to a memory device.

ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタで構成されるラッチ回路を含むメモリセルと、ｐチャネル電界効果トランジスタのバックゲート電位を変更する回路を有するメモリ装置が知られている（例えば、特許文献１及び２参照）。   A memory device having a memory cell including a latch circuit composed of a p-channel field effect transistor and an n-channel field effect transistor and a circuit for changing a back gate potential of the p-channel field effect transistor is known (for example, Patent Document 1 and 2).

特開２００４−３０３３４０号公報JP 2004-303340 A 特開平１１−２１３６７３号公報Japanese Patent Laid-Open No. 11-213673

本発明の目的は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができるメモリ装置を提供することである。   An object of the present invention is to provide a memory device capable of writing data at a high speed regardless of variations in characteristics of a p-channel field effect transistor and an n-channel field effect transistor.

メモリ装置は、ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、前記バックゲート信号生成回路は、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、前記第３のｐチャネル電界効果トランジスタのゲート幅は、前記第３のｎチャネル電界効果トランジスタのゲート幅より広く、前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、前記第４のｐチャネル電界効果トランジスタのゲート幅は、前記第４のｎチャネル電界効果トランジスタのゲート幅より狭い。
また、メモリ装置は、ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、前記バックゲート信号生成回路は、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、前記第３のｐチャネル電界効果トランジスタのゲート長は、前記第３のｎチャネル電界効果トランジスタのゲート長より長く、前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、前記第４のｐチャネル電界効果トランジスタのゲート長は、前記第４のｎチャネル電界効果トランジスタのゲート長より短い。 The memory device includes a first p-channel field effect transistor having a source connected to the power supply potential node, a gate connected to the second node, a drain connected to the first node, and a drain connected to the first node. A first n-channel field effect transistor having a gate connected to the second node, a source connected to a reference potential node, a source connected to the power supply potential node, and a gate connected to the first potential node. A second p-channel field effect transistor having a drain connected to the second node, a drain connected to the second node, a gate connected to the first node, and a source connected to the node; A second n-channel field effect transistor connected to the reference potential node and a second back gate signal based on the first back gate signal; When writing data to the first node and the second node, the second back gate signal is output to the back gates of the first p channel field effect transistor and the second p channel field effect transistor. And the second back gate signal has a first potential when data writing is started to the first node and the second node, and then the second gate signal is generated. 1 potential falls to a second potential lower than the first potential, and then rises from the second potential to the first potential, and the back gate signal generation circuit generates the first back gate signal. A first delay circuit for setting a delay time of a falling edge of the second back gate signal with respect to the first back gate signal, and the first back gate signal with respect to the first back gate signal And a second delay circuit for setting a delay time of a rising edge of the back gate signal of the second back gate signal, wherein the first delay circuit includes a third p-channel field effect transistor and a third n-channel field effect. A first inverter including a transistor, wherein a gate width of the third p-channel field effect transistor is wider than a gate width of the third n-channel field effect transistor, and the second delay circuit includes a fourth inverter A second inverter including a p-channel field effect transistor and a fourth n-channel field effect transistor, wherein the gate width of the fourth p-channel field effect transistor is equal to the gate of the fourth n-channel field effect transistor. Narrower than width.
The memory device includes a first p-channel field effect transistor having a source connected to the power supply potential node, a gate connected to the second node, a drain connected to the first node, and a drain connected to the first node. A first n-channel field effect transistor having a gate connected to the second node, a source connected to a reference potential node, a source connected to the power supply potential node, and a gate connected to the second node. A second p-channel field effect transistor having a drain connected to the second node, a drain connected to the second node, a gate connected to the first node, A second n-channel field effect transistor whose source is connected to the reference potential node and a second back gate signal are generated based on the first back gate signal. When writing data to the first node and the second node, the second back gate signal is applied to the back gates of the first p channel field effect transistor and the second p channel field effect transistor. And the second back gate signal is at the first potential when starting to write data to the first node and the second node, and then The back gate signal generation circuit falls from the first potential to a second potential lower than the first potential and then rises from the second potential to the first potential. A first delay circuit for setting a delay time of a falling edge of the second back gate signal with respect to a gate signal, and the first back gate signal; And a second delay circuit for setting a delay time of a rising edge of the second back gate signal, wherein the first delay circuit includes a third p-channel field effect transistor and a third n-channel. A first inverter including a field effect transistor, wherein a gate length of the third p-channel field effect transistor is longer than a gate length of the third n-channel field effect transistor, and the second delay circuit includes: A second inverter including a fourth p-channel field effect transistor and a fourth n-channel field effect transistor, wherein the gate length of the fourth p-channel field effect transistor is the fourth n-channel field effect transistor; Shorter than the gate length.

第３のｐチャネル電界効果トランジスタのゲート幅を第３のｎチャネル電界効果トランジスタのゲート幅より広くし、第４のｐチャネル電界効果トランジスタのゲート幅を第４のｎチャネル電界効果トランジスタのゲート幅より狭くすることにより、第１〜第４のｐチャネル電界効果トランジスタ及び第１〜第４のｎチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができる。
また、第３のｐチャネル電界効果トランジスタのゲート長を第３のｎチャネル電界効果トランジスタのゲート長より長くし、第４のｐチャネル電界効果トランジスタのゲート長を第４のｎチャネル電界効果トランジスタのゲート長より短くすることにより、第１〜第４のｐチャネル電界効果トランジスタ及び第１〜第４のｎチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができる。 The gate width of the third p-channel field effect transistor is wider than the gate width of the third n-channel field effect transistor, and the gate width of the fourth p-channel field effect transistor is set to the gate width of the fourth n-channel field effect transistor. By making it narrower, data can be written at high speed regardless of the characteristic variation of the first to fourth p-channel field effect transistors and the first to fourth n-channel field effect transistors.
Further, the gate length of the third p-channel field effect transistor is made longer than the gate length of the third n-channel field effect transistor, and the gate length of the fourth p-channel field effect transistor is made longer than that of the fourth n-channel field effect transistor. By making the length shorter than the gate length, data can be written at high speed regardless of the characteristic variation of the first to fourth p-channel field effect transistors and the first to fourth n-channel field effect transistors.

第１の実施形態によるメモリ装置内のメモリセルの構成例を示す回路図である。3 is a circuit diagram showing a configuration example of a memory cell in the memory device according to the first embodiment. FIG. 図１のメモリセルにデータを書き込む動作例を示すタイミングチャートである。3 is a timing chart illustrating an operation example of writing data to the memory cell of FIG. 1. ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートである。It is a timing chart in case an n channel field effect transistor has a driving force stronger than a p channel field effect transistor. ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートである。It is a timing chart in case a p channel field effect transistor has a driving force stronger than an n channel field effect transistor. 図５（Ａ）〜（Ｃ）は第２のバックゲート信号を生成するためのバックゲート信号生成回路の構成例を示す回路図である。5A to 5C are circuit diagrams illustrating configuration examples of a back gate signal generation circuit for generating a second back gate signal. バックゲート信号生成回路の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the back gate signal generation circuit. 図５（Ａ）〜（Ｃ）のバックゲート信号生成回路により生成される第２のバックゲート信号を示すタイミングチャートである。6 is a timing chart showing a second back gate signal generated by the back gate signal generation circuit of FIGS. 図５（Ａ）〜（Ｃ）のバックゲート信号生成回路により生成される第２のバックゲート信号を示すタイミングチャートである。6 is a timing chart showing a second back gate signal generated by the back gate signal generation circuit of FIGS. 図９（Ａ）〜（Ｃ）は第２の実施形態によるバックゲート信号生成回路の構成例を示す回路図である。FIGS. 9A to 9C are circuit diagrams illustrating configuration examples of the back gate signal generation circuit according to the second embodiment.

（第１の実施形態）
図１は、第１の実施形態によるメモリ装置内のメモリセル１００の構成例を示す回路図である。メモリ装置は、２次元行列状に配列された複数のメモリセル１００を有するＳＲＡＭである。電源電位ＶＤＤは、基準電位ＶＳＳより高いである。例えば、電源電位ＶＤＤは正電位であり、基準電位ＶＳＳは０Ｖである。 (First embodiment)
FIG. 1 is a circuit diagram showing a configuration example of a memory cell 100 in the memory device according to the first embodiment. The memory device is an SRAM having a plurality of memory cells 100 arranged in a two-dimensional matrix. The power supply potential VDD is higher than the reference potential VSS. For example, the power supply potential VDD is a positive potential, and the reference potential VSS is 0V.

ｎチャネル電界効果トランジスタ１０３は、第１の選択トランジスタであり、ゲートがワード線ＷＬに接続され、ドレイン及びソースが第１のビット線ＢＬ及び第１のノードＮ１に接続される。ｎチャネル電界効果トランジスタ１０４は、第２の選択トランジスタであり、ゲートがワード線ＷＬに接続され、ドレイン及びソースが第２のビット線ＢＬｘ及び第２のノードＮ１ｘに接続される。   The n-channel field effect transistor 103 is a first selection transistor, and has a gate connected to the word line WL, and a drain and a source connected to the first bit line BL and the first node N1. The n-channel field effect transistor 104 is a second selection transistor, and has a gate connected to the word line WL, and a drain and a source connected to the second bit line BLx and the second node N1x.

第１のｐチャネル電界効果トランジスタ１０１は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが第２のノードＮ１ｘに接続され、ドレインが第１のノードＮ１に接続される。第１のｎチャネル電界効果トランジスタ１０５は、ドレインが第１のノードＮ１に接続され、ゲートが第２のノードＮ１ｘに接続され、ソースが基準電位ＶＳＳのノードに接続される。第２のｐチャネル電界効果トランジスタ１０２は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが第１のノードＮ１に接続され、ドレインが第２のノードＮ１ｘに接続される。第２のｎチャネル電界効果トランジスタ１０６は、ドレインが第２のノードＮ１ｘに接続され、ゲートが第１のノードＮ１に接続され、ソースが基準電位ＶＳＳのノードに接続される。第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２のバックゲート（基板）には、第２のバックゲート（基板バイアス）信号ＶＮＷが印加される。   The first p-channel field effect transistor 101 has a source connected to the node of the power supply potential VDD, a gate connected to the second node N1x, and a drain connected to the first node N1. The first n-channel field effect transistor 105 has a drain connected to the first node N1, a gate connected to the second node N1x, and a source connected to the node of the reference potential VSS. The second p-channel field effect transistor 102 has a source connected to the node of the power supply potential VDD, a gate connected to the first node N1, and a drain connected to the second node N1x. The second n-channel field effect transistor 106 has a drain connected to the second node N1x, a gate connected to the first node N1, and a source connected to the node of the reference potential VSS. A second back gate (substrate bias) signal VNW is applied to the back gates (substrates) of the first p-channel field effect transistor 101 and the second p-channel field effect transistor 102.

図２は、図１のメモリセル１００にデータを書き込む動作例を示すタイミングチャートである。メモリセル１００にデータを書き込む前には、ワード線ＷＬが基準電位（ローレベル）ＶＳＳ、ライトイネーブル信号が電源電位（ハイレベル）ＶＤＤ、第２のバックゲート信号ＶＮＷは電源電位ＶＤＤになっている。第１のビット線ＢＬ及び第２のビット線ＢＬｘは、電源電位ＶＤＤにプリチャージされている。例えば、第１のノードＮ１が電源電位（ハイレベル）ＶＤＤを保持し、第２のノードＮ１ｘが基準電位（ローレベル）ＶＳＳを保持している場合を例に説明する。   FIG. 2 is a timing chart showing an operation example of writing data in the memory cell 100 of FIG. Before writing data to the memory cell 100, the word line WL is at the reference potential (low level) VSS, the write enable signal is at the power supply potential (high level) VDD, and the second back gate signal VNW is at the power supply potential VDD. . The first bit line BL and the second bit line BLx are precharged to the power supply potential VDD. For example, a case where the first node N1 holds the power supply potential (high level) VDD and the second node N1x holds the reference potential (low level) VSS will be described as an example.

メモリセル１００にデータを書き込む際には、まず、ライトイネーブル信号を電源電位ＶＤＤから基準電位ＶＳＳに変化させ、ビット線ＢＬに書き込みデータの電位を印加する。例えば、ビット線ＢＬに基準電位（ローレベル）ＶＳＳを印加する。次に、ワード線ＷＬに電源電位（ハイレベル）ＶＤＤを印加する。すると、ｎチャネル電界効果トランジスタ１０３及び１０４がオンし、第１のビット線ＢＬが第１のノードＮ１に接続され、第２のビット線ＢＬｘが第２のノードＮ１ｘに接続される。すると、第１のノードＮ１は電源電位ＶＤＤから基準電位ＶＳＳに向けて電位が下がり、第２のノードＮ１ｘは基準電位ＶＳＳから電源電位ＶＤＤに向けて電位が上がる。その後、時刻ｔ１において、第１のノードＮ１及び第２のノードＮ１ｘが同じ電位（閾値電圧）になる。この時刻ｔ１において、第２のバックゲート信号ＶＮＷを電源電位（第１の電位）ＶＤＤから基準電位（第２の電位）ＶＳＳに立ち下げる。第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２のバックゲートに基準電位ＶＳＳが印加されると、基板バイアス効果により、第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２の駆動力が強くなる。その結果、時刻ｔ１後の第１のノードＮ１及び第２のノードＮ１ｘの電位変動の傾き２０１は、時刻ｔ１前の第１のノードＮ１及び第２のノードＮ１ｘの電位変動の傾きより急峻になる。時刻ｔ１の後、第２のノードＮ１ｘは高速に電源電位（ハイレベル）ＶＤＤに到達し、第１のノードＮ１も高速に基準電位（ローレベル）ＶＳＳに到達する。これにより、書き込み動作を高速化することができる。   When writing data to the memory cell 100, first, the write enable signal is changed from the power supply potential VDD to the reference potential VSS, and the potential of the write data is applied to the bit line BL. For example, the reference potential (low level) VSS is applied to the bit line BL. Next, a power supply potential (high level) VDD is applied to the word line WL. Then, the n-channel field effect transistors 103 and 104 are turned on, the first bit line BL is connected to the first node N1, and the second bit line BLx is connected to the second node N1x. Then, the potential of the first node N1 decreases from the power supply potential VDD toward the reference potential VSS, and the potential of the second node N1x increases from the reference potential VSS toward the power supply potential VDD. After that, at time t1, the first node N1 and the second node N1x become the same potential (threshold voltage). At this time t1, the second back gate signal VNW is lowered from the power supply potential (first potential) VDD to the reference potential (second potential) VSS. When the reference potential VSS is applied to the back gates of the first p-channel field effect transistor 101 and the second p-channel field effect transistor 102, the first p-channel field effect transistor 101 and the second p-channel field effect transistor 101 are The driving power of the p-channel field effect transistor 102 is increased. As a result, the gradient 201 of the potential fluctuations of the first node N1 and the second node N1x after the time t1 is steeper than the gradient of the potential fluctuations of the first node N1 and the second node N1x before the time t1. . After time t1, the second node N1x reaches the power supply potential (high level) VDD at high speed, and the first node N1 also reaches the reference potential (low level) VSS at high speed. Thereby, the write operation can be speeded up.

その後、ワード線ＷＬを電源電位ＶＤＤから基準電位ＶＳＳに立ち下げる。すると、ｎチャネル電界効果トランジスタ１０３及び１０４がオフし、第１のビット線ＢＬは第１のノードＮ１から切断され、第２のビット線ＢＬｘは第２のノードＮ１ｘから切断される。次に、ライトイネーブル信号が基準電位ＶＳＳから電源電位ＶＤＤに立ち上がり、ビット線ＢＬが書き込みデータの電位ＶＳＳから電源電位ＶＤＤに戻り、第２のバックゲート信号ＶＮＷが基準電位ＶＳＳから電源電位ＶＤＤに立ち上がる。ライトイネーブル信号のローレベル期間Ｔ１が書き込み動作期間である。   Thereafter, the word line WL is lowered from the power supply potential VDD to the reference potential VSS. Then, the n-channel field effect transistors 103 and 104 are turned off, the first bit line BL is disconnected from the first node N1, and the second bit line BLx is disconnected from the second node N1x. Next, the write enable signal rises from the reference potential VSS to the power supply potential VDD, the bit line BL returns from the write data potential VSS to the power supply potential VDD, and the second back gate signal VNW rises from the reference potential VSS to the power supply potential VDD. . A low level period T1 of the write enable signal is a write operation period.

時刻ｔ１の前の期間Ｔ２では、第２のバックゲート信号ＶＮＷが電源電位ＶＤＤであるので、ｐチャネル電界効果トランジスタ１０１及び１０２の駆動力は普通であり、ノードＮ１及びＮ１ｘの電位変動の傾きも普通である。これに対し、時刻ｔ１の後の期間Ｔ３では、第２のバックゲート信号ＶＮＷが基準電位ＶＳＳであるので、ｐチャネル電界効果トランジスタ１０１及び１０２の駆動力が強くなり、ノードＮ１及びＮ１ｘの電位変動の傾き２０１が急峻になる。このように、第２のバックゲート信号ＶＮＷを制御することにより、書き込み動作を高速化することができる。   In the period T2 before the time t1, since the second back gate signal VNW is the power supply potential VDD, the driving power of the p-channel field effect transistors 101 and 102 is normal, and the gradients of potential fluctuations at the nodes N1 and N1x are also included. It is normal. On the other hand, in the period T3 after the time t1, the second back gate signal VNW is at the reference potential VSS, so that the driving power of the p-channel field effect transistors 101 and 102 becomes strong, and the potential fluctuations at the nodes N1 and N1x The slope 201 becomes steep. Thus, the write operation can be speeded up by controlling the second back gate signal VNW.

次に、課題を説明する。製造ばらつき等により、ｎチャネル電界効果トランジスタ及びｐチャネル電界効果トランジスタの特性は変動する。ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートを図３に示し、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートを図４に示す。   Next, the problem will be described. The characteristics of the n-channel field effect transistor and the p-channel field effect transistor vary due to manufacturing variations and the like. FIG. 3 shows a timing chart when the n-channel field effect transistor has a driving force stronger than that of the p-channel field effect transistor, and FIG. Show.

図３は、図２に対応し、ｎチャネル電界効果トランジスタ１０５，１０６がｐチャネル電界効果トランジスタ１０１，１０２より駆動力が強い場合のタイミングチャートである。ｎチャネル電界効果トランジスタ１０５，１０６の駆動力が強い場合、第１のノードＮ１は電源電位ＶＤＤから時刻ｔ２の閾値電圧に変動する傾き３０１が急峻になり、第２のノードＮ１ｘも基準電位ＶＳＳから時刻ｔ２の閾値電圧に変動する傾き３０１が急峻になる。その結果、第２のバックゲート信号ＶＮＷが電源電位ＶＤＤから基準電位ＶＳＳに立ち下がる時刻ｔ１の前の時刻ｔ２において、第１のノードＮ１及び第２のノードＮ１ｘが同じ電位（閾値電圧）になる。そのため、時刻ｔ１及びｔ２の間にタイミングずれＴ４が発生し、書き込み動作の高速化の効果が十分に得られない。時刻ｔ２において、第２のバックゲート信号ＶＮＷを電源電位ＶＤＤから基準電位ＶＳＳに立ち下げることが望ましい。   FIG. 3 corresponds to FIG. 2 and is a timing chart when the n-channel field effect transistors 105 and 106 have a driving force stronger than the p-channel field effect transistors 101 and 102. When the driving power of the n-channel field effect transistors 105 and 106 is strong, the first node N1 has a steep slope 301 that changes from the power supply potential VDD to the threshold voltage at time t2, and the second node N1x also has a reference potential VSS. The slope 301 that changes to the threshold voltage at time t2 becomes steep. As a result, at the time t2 before the time t1 when the second back gate signal VNW falls from the power supply potential VDD to the reference potential VSS, the first node N1 and the second node N1x become the same potential (threshold voltage). . Therefore, a timing shift T4 occurs between times t1 and t2, and the effect of speeding up the write operation cannot be sufficiently obtained. It is desirable that the second back gate signal VNW falls from the power supply potential VDD to the reference potential VSS at time t2.

図４は、図２に対応し、ｐチャネル電界効果トランジスタ１０１，１０２がｎチャネル電界効果トランジスタ１０５，１０６より駆動力が強い場合のタイミングチャートである。ｐチャネル電界効果トランジスタ１０１，１０２の駆動力が強い場合、第２のノードＮ１ｘは時刻ｔ１の閾値電圧から電源電位ＶＤＤに変動する傾き４０１が急峻になり、第１のノードＮ１も時刻ｔ１の閾値電圧から基準電位ＶＳＳに変動する傾き４０１が急峻になる。その結果、時刻ｔ１の後、第１のノードＮ１及び第２のノードＮ１ｘがそれぞれ基準電位ＶＳＳ及び電源電位ＶＤＤに早期に到達しているにもかかわらず、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ３が不必要に長くなる。第２のバックゲート信号ＶＮＷのローレベル期間Ｔ３が不必要に長くなると、次回の書き込み動作に悪影響を与える可能性がある。この場合、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ３は短くすることが望ましい。   FIG. 4 corresponds to FIG. 2 and is a timing chart when the p-channel field effect transistors 101 and 102 have a driving force stronger than that of the n-channel field effect transistors 105 and 106. When the driving power of the p-channel field effect transistors 101 and 102 is strong, the second node N1x has a steep slope 401 that changes from the threshold voltage at the time t1 to the power supply potential VDD, and the first node N1 also has a threshold at the time t1. The slope 401 that changes from the voltage to the reference potential VSS becomes steep. As a result, after time t1, the low level of the second back gate signal VNW is reached even though the first node N1 and the second node N1x have reached the reference potential VSS and the power supply potential VDD early, respectively. The period T3 becomes unnecessarily long. If the low level period T3 of the second back gate signal VNW becomes unnecessarily long, the next write operation may be adversely affected. In this case, it is desirable to shorten the low level period T3 of the second back gate signal VNW.

図５（Ａ）は第２のバックゲート信号ＶＮＷを生成するためのバックゲート信号生成回路５０１の構成例を示す回路図であり、図６はバックゲート信号生成回路５０１の動作を説明するためのタイミングチャートである。バックゲート信号生成回路５０１は、メモリ装置内に設けられ、第１のバックゲート信号ＣＴＬを基に第２のバックゲート信号ＶＮＷを生成し、第１のノードＮ１及び第２のノードＮ１ｘに第１のビット線ＢＬのデータを書き込む際に、第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２のバックゲートに第２のバックゲート信号ＶＮＷを出力する。   FIG. 5A is a circuit diagram illustrating a configuration example of the back gate signal generation circuit 501 for generating the second back gate signal VNW, and FIG. 6 is a diagram for explaining the operation of the back gate signal generation circuit 501. It is a timing chart. The back gate signal generation circuit 501 is provided in the memory device, generates the second back gate signal VNW based on the first back gate signal CTL, and outputs the first back gate signal VNW to the first node N1 and the second node N1x. When the data of the bit line BL is written, the second back gate signal VNW is output to the back gates of the first p-channel field effect transistor 101 and the second p-channel field effect transistor 102.

第２のバックゲート信号ＶＮＷは、図２に示すように、第１のノードＮ１及び第２のノードＮ１ｘにデータの書き込みを開始する時には電源電位（第１の電位）ＶＤＤであり、その後、電源電位ＶＤＤから電源電位ＶＤＤより低い基準電位（第２の電位）ＶＳＳに立ち下がり、その後、基準電位ＶＳＳから電源電位ＶＤＤに立ち上がる。   As shown in FIG. 2, the second back gate signal VNW is at the power supply potential (first potential) VDD when data writing is started to the first node N1 and the second node N1x. The potential falls from the potential VDD to the reference potential (second potential) VSS lower than the power supply potential VDD, and then rises from the reference potential VSS to the power supply potential VDD.

バックゲート信号生成回路５０１は、第１の遅延回路ＤＬ１、第２の遅延回路ＤＬ２、否定論理積（ＮＡＮＤ）回路５０２及び奇数個のインバータ（バッファ）５０３を有する。第１の遅延回路ＤＬ１は、奇数個の第１のインバータ５０４の直列接続回路を有する。第１のインバータ５０４の各々は、入力信号の論理反転信号を出力する。第１の遅延回路ＤＬ１は、第１のバックゲート信号ＣＴＬに対して、論理反転し、かつ第１の時間時間ｄ１遅延した信号Ｓ１を出力する。   The back gate signal generation circuit 501 includes a first delay circuit DL1, a second delay circuit DL2, a NAND circuit 502, and an odd number of inverters (buffers) 503. The first delay circuit DL1 includes an odd number of first inverters 504 connected in series. Each of the first inverters 504 outputs a logically inverted signal of the input signal. The first delay circuit DL1 outputs a signal S1 that is logically inverted with respect to the first back gate signal CTL and delayed by a first time period d1.

第２の遅延回路ＤＬ２は、偶数個の第２のインバータ５０５の直列接続回路を有する。第２のインバータ５０５の各々は、入力信号の論理反転信号を出力する。第２の遅延回路ＤＬ２は、信号Ｓ１に対して、第２の時間時間ｄ２遅延した信号Ｓ２を出力する。   The second delay circuit DL2 includes an even number of second inverters 505 connected in series. Each of the second inverters 505 outputs a logically inverted signal of the input signal. The second delay circuit DL2 outputs a signal S2 delayed by a second time period d2 with respect to the signal S1.

否定論理積回路５０２は、信号Ｓ１及びＳ２の否定論理積信号を出力する。奇数個のインバータ５０３は、否定論理積回路５０２の出力信号の論理反転信号を第２のバックゲート信号ＶＮＷとして出力する。その結果、第２のバックゲート信号ＶＮＷは、信号Ｓ１及びＳ２の論理積（ＡＮＤ）信号となる。   A NAND circuit 502 outputs a NAND signal of the signals S1 and S2. The odd number of inverters 503 outputs a logical inversion signal of the output signal of the negative AND circuit 502 as the second back gate signal VNW. As a result, the second back gate signal VNW is a logical product (AND) signal of the signals S1 and S2.

第１の遅延回路ＤＬ１は、第１の遅延時間ｄ１を有し、第１のバックゲート信号ＣＴＬの立ち上がりエッジに対する第２のバックゲート信号ＶＮＷの立ち下がりエッジの遅延時間ｄ１を設定するための回路である。第２の遅延回路ＤＬ２は、第２の遅延時間ｄ２を有し、第１のバックゲート信号ＣＴＬの立ち下がりエッジに対する第２のバックゲート信号ＶＮＷの立ち上がりエッジの遅延時間ｄ１＋ｄ２を設定するための回路である。   The first delay circuit DL1 has a first delay time d1, and is a circuit for setting the delay time d1 of the falling edge of the second back gate signal VNW with respect to the rising edge of the first back gate signal CTL. It is. The second delay circuit DL2 has a second delay time d2, and is a circuit for setting the delay time d1 + d2 of the rising edge of the second back gate signal VNW with respect to the falling edge of the first back gate signal CTL. It is.

図５（Ｂ）は、第１の遅延回路ＤＬ１内の第１のインバータ５０４の構成例を示す回路図である。第１のインバータ５０４は、入力端子ＩＮ１の信号の論理反転信号を出力端子ＯＵＴ１に出力する。第１のインバータ５０４は、第３のｐチャネル電界効果トランジスタ５１１及び第３のｎチャネル電界効果トランジスタ５１２を有する。第３のｐチャネル電界効果トランジスタ５１１は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが入力端子ＩＮ１に接続され、ドレインが出力端子ＯＵＴ１に接続される。第３のｎチャネル電界効果トランジスタ５１２は、ソースが基準電位ＶＳＳのノードに接続され、ゲートが入力端子ＩＮ１に接続され、ドレインが出力端子ＯＵＴ１に接続される。第３のｐチャネル電界効果トランジスタ５１１のゲート幅Ｗｐ１は、第３のｎチャネル電界効果トランジスタ５１２のゲート幅Ｗｎ１より広い。   FIG. 5B is a circuit diagram illustrating a configuration example of the first inverter 504 in the first delay circuit DL1. The first inverter 504 outputs a logical inversion signal of the signal at the input terminal IN1 to the output terminal OUT1. The first inverter 504 includes a third p-channel field effect transistor 511 and a third n-channel field effect transistor 512. The third p-channel field effect transistor 511 has a source connected to the node of the power supply potential VDD, a gate connected to the input terminal IN1, and a drain connected to the output terminal OUT1. The third n-channel field effect transistor 512 has a source connected to the node of the reference potential VSS, a gate connected to the input terminal IN1, and a drain connected to the output terminal OUT1. The gate width Wp1 of the third p-channel field effect transistor 511 is wider than the gate width Wn1 of the third n-channel field effect transistor 512.

第１の遅延時間ｄ１は、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第３のｐチャネル電界効果トランジスタ５１１のゲート幅Ｗｐ１を第３のｎチャネル電界効果トランジスタ５１２のゲート幅Ｗｎ１より広くすることにより、トランジスタの駆動力の強弱に対する第１の遅延時間ｄ１の変動の感度を高くすることができる。   The first delay time d1 is shorter when the n-channel field effect transistor has a driving force stronger than the p-channel field effect transistor, and longer when the p-channel field effect transistor has a driving force stronger than the n-channel field effect transistor. Become. By making the gate width Wp1 of the third p-channel field effect transistor 511 wider than the gate width Wn1 of the third n-channel field effect transistor 512, the sensitivity of fluctuations in the first delay time d1 to the strength of the driving force of the transistor. Can be high.

図５（Ｃ）は、第２の遅延回路ＤＬ２内の第２のインバータ５０５の構成例を示す回路図である。第２のインバータ５０５は、入力端子ＩＮ２の信号の論理反転信号を出力端子ＯＵＴ２に出力する。第２のインバータ５０５は、第４のｐチャネル電界効果トランジスタ５２１及び第４のｎチャネル電界効果トランジスタ５２２を有する。第４のｐチャネル電界効果トランジスタ５２１は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが入力端子ＩＮ２に接続され、ドレインが出力端子ＯＵＴ２に接続される。第４のｎチャネル電界効果トランジスタ５２２は、ソースが基準電位ＶＳＳのノードに接続され、ゲートが入力端子ＩＮ２に接続され、ドレインが出力端子ＯＵＴ２に接続される。第４のｐチャネル電界効果トランジスタ５２１のゲート幅Ｗｐ２は、第４のｎチャネル電界効果トランジスタ５２２のゲート幅Ｗｎ２より狭い。   FIG. 5C is a circuit diagram illustrating a configuration example of the second inverter 505 in the second delay circuit DL2. The second inverter 505 outputs a logical inversion signal of the signal at the input terminal IN2 to the output terminal OUT2. The second inverter 505 includes a fourth p-channel field effect transistor 521 and a fourth n-channel field effect transistor 522. The fourth p-channel field effect transistor 521 has a source connected to the node of the power supply potential VDD, a gate connected to the input terminal IN2, and a drain connected to the output terminal OUT2. The fourth n-channel field effect transistor 522 has a source connected to the node of the reference potential VSS, a gate connected to the input terminal IN2, and a drain connected to the output terminal OUT2. The gate width Wp2 of the fourth p-channel field effect transistor 521 is narrower than the gate width Wn2 of the fourth n-channel field effect transistor 522.

第２の遅延時間ｄ２は、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第４のｐチャネル電界効果トランジスタ５２１のゲート幅Ｗｐ２を第４のｎチャネル電界効果トランジスタ５２２のゲート幅Ｗｎ２より狭くすることにより、トランジスタの駆動力の強弱に対する第２の遅延時間ｄ２の変動の感度を高くすることができる。   The second delay time d2 is shorter when the p-channel field effect transistor has a driving force stronger than the n-channel field effect transistor, and longer when the n-channel field effect transistor has a driving force stronger than the p-channel field effect transistor. Become. By making the gate width Wp2 of the fourth p-channel field effect transistor 521 narrower than the gate width Wn2 of the fourth n-channel field effect transistor 522, the sensitivity of the fluctuation of the second delay time d2 to the strength of the driving force of the transistor. Can be high.

図７は、図３に対応し、図５（Ａ）〜（Ｃ）のバックゲート信号生成回路５０１により生成される第２のバックゲート信号ＶＮＷを示すタイミングチャートであり、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合を示す。ｎチャネル電界効果トランジスタの駆動力が強い場合、第１の遅延時間ｄ１が短くなるので、第２のバックゲート信号ＶＮＷの立ち下がりエッジは、時刻ｔ１から時刻ｔ２に移動する。第１のノードＮ１及び第２のノードＮ１ｘが同じ電位（閾値電圧）になる時刻ｔ２で、第２のバックゲート信号ＶＮＷは、電源電位ＶＤＤから基準電位ＶＳＳに立ち下がる。時刻ｔ２で第２のバックゲート信号ＶＮＷを基準電位ＶＳＳにすることにより、時刻ｔ２以降で第１のノードＮ１及び第２のノードＮ１ｘの電位変動を急峻にし、書き込み動作を高速にすることができる。したがって、図７に示すメモリ装置は、図３に示すメモリ装置よりも書き込み動作を高速化することができる。   FIG. 7 corresponds to FIG. 3 and is a timing chart showing the second back gate signal VNW generated by the back gate signal generation circuit 501 of FIGS. 5A to 5C. The case where the driving force is stronger than that of the p-channel field effect transistor is shown. When the driving force of the n-channel field effect transistor is strong, the first delay time d1 is shortened, so that the falling edge of the second back gate signal VNW moves from time t1 to time t2. At time t2 when the first node N1 and the second node N1x become the same potential (threshold voltage), the second back gate signal VNW falls from the power supply potential VDD to the reference potential VSS. By setting the second back gate signal VNW to the reference potential VSS at the time t2, the potential fluctuations of the first node N1 and the second node N1x after the time t2 can be abrupt and the write operation can be performed at high speed. . Therefore, the memory device illustrated in FIG. 7 can perform the writing operation faster than the memory device illustrated in FIG.

図８は、図４に対応し、図５（Ａ）〜（Ｃ）のバックゲート信号生成回路５０１により生成される第２のバックゲート信号ＶＮＷを示すタイミングチャートであり、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合を示す。ｐチャネル電界効果トランジスタの駆動力が強い場合、第２の遅延時間ｄ２が短くなるので、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ５が短くなり、適切な長さにすることができる。これにより、次回の書き込み動作に対する悪影響を防止することができる。   FIG. 8 corresponds to FIG. 4 and is a timing chart showing the second back gate signal VNW generated by the back gate signal generation circuit 501 of FIGS. 5A to 5C. The case where the driving force is stronger than that of the n-channel field effect transistor is shown. When the driving force of the p-channel field effect transistor is strong, the second delay time d2 is shortened, so that the low level period T5 of the second back gate signal VNW is shortened and can be set to an appropriate length. Thereby, an adverse effect on the next write operation can be prevented.

以上のように、本実施形態によれば、製造ばらつき等によりｐチャネル電界効果トランジスタ１０１，１０２，５１１，５２１及びｎチャネル電界効果トランジスタ１０５，１０６，５１２，５２２の特性が変動しても、特性変動に応じて、第２のバックゲート信号ＶＮＷのタイミング及び／又はパルス幅を変更することができるので、高速にデータを書き込み、次回の書き込み動作に対する悪影響を防止することができる。   As described above, according to the present embodiment, even if the characteristics of the p-channel field effect transistors 101, 102, 511, and 521 and the n-channel field effect transistors 105, 106, 512, and 522 vary due to manufacturing variations, etc. Since the timing and / or pulse width of the second back gate signal VNW can be changed according to the fluctuation, data can be written at high speed and adverse effects on the next write operation can be prevented.

（第２の実施形態）
図９（Ａ）は、第２の実施形態によるバックゲート信号生成回路５０１の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図９（Ａ）のバックゲート信号生成回路５０１は、図５（Ａ）のバックゲート信号生成回路５０１と同じ回路構成を有し、第１のバックゲート信号ＣＴＬを基に第２のバックゲート信号ＶＮＷを生成する。 (Second Embodiment)
FIG. 9A is a circuit diagram illustrating a configuration example of the back gate signal generation circuit 501 according to the second embodiment. Hereinafter, the points of the present embodiment different from the first embodiment will be described. The back gate signal generation circuit 501 in FIG. 9A has the same circuit configuration as the back gate signal generation circuit 501 in FIG. 5A, and the second back gate signal CTL is based on the first back gate signal CTL. A VNW is generated.

図９（Ｂ）は、第１の遅延回路ＤＬ１内の第１のインバータ５０４の構成例を示す回路図である。図９（Ｂ）の第１のインバータ５０４は、図５（Ｂ）の第１のインバータ５０４と同じ回路構成を有する。ただし、第３のｐチャネル電界効果トランジスタ５１１のゲート長Ｌｐ１は、第３のｎチャネル電界効果トランジスタ５１２のゲート長Ｌｎ１より長い。   FIG. 9B is a circuit diagram illustrating a configuration example of the first inverter 504 in the first delay circuit DL1. The first inverter 504 in FIG. 9B has the same circuit configuration as the first inverter 504 in FIG. However, the gate length Lp1 of the third p-channel field effect transistor 511 is longer than the gate length Ln1 of the third n-channel field effect transistor 512.

第１の遅延時間ｄ１は、第１の実施形態と同様に、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第３のｐチャネル電界効果トランジスタ５１１のゲート長Ｌｐ１を第３のｎチャネル電界効果トランジスタ５１２のゲート長Ｌｎ１より長くすることにより、トランジスタの駆動力の強弱に対する第１の遅延時間ｄ１の変動の感度を高くすることができる。   Similar to the first embodiment, the first delay time d1 is shortened when the n-channel field effect transistor has a driving force stronger than the p-channel field effect transistor, and the p-channel field effect transistor becomes the n-channel field effect transistor. It becomes longer when the driving force is stronger. By making the gate length Lp1 of the third p-channel field effect transistor 511 longer than the gate length Ln1 of the third n-channel field effect transistor 512, the sensitivity of fluctuations in the first delay time d1 to the strength of the driving force of the transistor. Can be high.

図９（Ｃ）は、第２の遅延回路ＤＬ２内の第２のインバータ５０５の構成例を示す回路図である。図９（Ｃ）の第２のインバータ５０５は、図５（Ｃ）の第２のインバータ５０５と同じ回路構成を有する。ただし、第４のｐチャネル電界効果トランジスタ５２１のゲート長Ｌｐ２は、第４のｎチャネル電界効果トランジスタ５２２のゲート長Ｌｎ２より短い。   FIG. 9C is a circuit diagram illustrating a configuration example of the second inverter 505 in the second delay circuit DL2. The second inverter 505 in FIG. 9C has the same circuit configuration as the second inverter 505 in FIG. However, the gate length Lp2 of the fourth p-channel field effect transistor 521 is shorter than the gate length Ln2 of the fourth n-channel field effect transistor 522.

第２の遅延時間ｄ２は、第１の実施形態と同様に、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第４のｐチャネル電界効果トランジスタ５２１のゲート長Ｌｐ２を第４のｎチャネル電界効果トランジスタ５２２のゲート長Ｌｎ２より短くすることにより、トランジスタの駆動力の強弱に対する第２の遅延時間ｄ２の変動の感度を高くすることができる。   Similar to the first embodiment, the second delay time d2 is shortened when the p-channel field effect transistor has a driving force stronger than the n-channel field effect transistor, and the n-channel field effect transistor becomes the p-channel field effect transistor. It becomes longer when the driving force is stronger. By making the gate length Lp2 of the fourth p-channel field effect transistor 521 shorter than the gate length Ln2 of the fourth n-channel field effect transistor 522, the sensitivity of the fluctuation of the second delay time d2 to the strength of the driving force of the transistor. Can be high.

図７と同様に、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には、第１の遅延時間ｄ１が短くなり、第２のバックゲート信号ＶＮＷの立ち下がりエッジは、時刻ｔ１から時刻ｔ２に移動する。これにより、時刻ｔ２以降で第１のノードＮ１及び第２のノードＮ１ｘの電位変動が急峻になり、書き込み動作を高速にすることができる。   As in FIG. 7, when the n-channel field effect transistor has a driving force stronger than that of the p-channel field effect transistor, the first delay time d1 becomes shorter, and the falling edge of the second back gate signal VNW is Move from t1 to time t2. As a result, the potential fluctuations of the first node N1 and the second node N1x become steep after time t2, and the writing operation can be performed at high speed.

また、図８と同様に、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には、第２の遅延時間ｄ２が短くなり、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ５が短くなり、適切な長さにすることができる。これにより、次回の書き込み動作に対する悪影響を防止することができる。   Similarly to FIG. 8, when the p-channel field effect transistor has a driving force stronger than that of the n-channel field effect transistor, the second delay time d2 is shortened, and the low level period T5 of the second back gate signal VNW. Can be shortened to an appropriate length. Thereby, an adverse effect on the next write operation can be prevented.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。   The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１０１ 第１のｐチャネル電界効果トランジスタ
１０２ 第２のｐチャネル電界効果トランジスタ
１０３ 第１の選択トランジスタ
１０４ 第２の選択トランジスタ
１０５ 第１のｎチャネル電界効果トランジスタ
１０６ 第２のｎチャネル電界効果トランジスタ
５０１ バックゲート信号生成回路
５０２ 否定論理積回路
５０３ インバータ
５０４ 第１のインバータ
５０５ 第２のインバータ
５１１ 第３のｐチャネル電界効果トランジスタ
５１２ 第３のｎチャネル電界効果トランジスタ
５２１ 第４のｐチャネル電界効果トランジスタ
５２２ 第４のｎチャネル電界効果トランジスタ 101 first p-channel field effect transistor 102 second p-channel field effect transistor 103 first selection transistor 104 second selection transistor 105 first n-channel field effect transistor 106 second n-channel field effect transistor 501 back Gate signal generation circuit 502 NAND circuit 503 Inverter 504 First inverter 505 Second inverter 511 Third p-channel field effect transistor 512 Third n-channel field effect transistor 521 Fourth p-channel field effect transistor 522 First 4 n-channel field effect transistors

Claims (4)

ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、
第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、
前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、
前記バックゲート信号生成回路は、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、
前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、
前記第３のｐチャネル電界効果トランジスタのゲート幅は、前記第３のｎチャネル電界効果トランジスタのゲート幅より広く、
前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、
前記第４のｐチャネル電界効果トランジスタのゲート幅は、前記第４のｎチャネル電界効果トランジスタのゲート幅より狭いことを特徴とするメモリ装置。 A first p-channel field effect transistor having a source connected to the power supply potential node, a gate connected to the second node, and a drain connected to the first node;
A first n-channel field effect transistor having a drain connected to the first node, a gate connected to the second node, and a source connected to a reference potential node;
A second p-channel field effect transistor having a source connected to the power supply potential node, a gate connected to the first node, and a drain connected to the second node;
A second n-channel field effect transistor having a drain connected to the second node, a gate connected to the first node, and a source connected to the reference potential node;
When the second back gate signal is generated based on the first back gate signal and data is written to the first node and the second node, the first p-channel field effect transistor and the second A back gate signal generation circuit for outputting the second back gate signal to a back gate of the p-channel field effect transistor of
The second back gate signal is a first potential when data writing is started to the first node and the second node, and is thereafter lower than the first potential from the first potential. Falling to a second potential, then rising from the second potential to the first potential,
The back gate signal generation circuit includes:
A first delay circuit for setting a delay time of a falling edge of the second back gate signal with respect to the first back gate signal;
A second delay circuit for setting a delay time of a rising edge of the second back gate signal with respect to the first back gate signal;
The first delay circuit includes a first inverter including a third p-channel field effect transistor and a third n-channel field effect transistor;
The gate width of the third p-channel field effect transistor is wider than the gate width of the third n-channel field effect transistor,
The second delay circuit includes a second inverter including a fourth p-channel field effect transistor and a fourth n-channel field effect transistor;
The memory device, wherein a gate width of the fourth p-channel field effect transistor is narrower than a gate width of the fourth n-channel field effect transistor. さらに、第１のビット線と、
第２のビット線と、
ワード線と、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第１のビット線及び前記第１のノードに接続される第１の選択トランジスタと、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第２のビット線及び前記第２のノードに接続される第２の選択トランジスタとを有することを特徴とする請求項１記載のメモリ装置。 And a first bit line;
A second bit line;
A word line,
A first select transistor having a gate connected to the word line and a drain and source connected to the first bit line and the first node;
2. The memory device according to claim 1, further comprising: a second selection transistor having a gate connected to the word line and a drain and a source connected to the second bit line and the second node. ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、
第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、
前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、
前記バックゲート信号生成回路は、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、
前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、
前記第３のｐチャネル電界効果トランジスタのゲート長は、前記第３のｎチャネル電界効果トランジスタのゲート長より長く、
前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、
前記第４のｐチャネル電界効果トランジスタのゲート長は、前記第４のｎチャネル電界効果トランジスタのゲート長より短いことを特徴とするメモリ装置。 A first p-channel field effect transistor having a source connected to the power supply potential node, a gate connected to the second node, and a drain connected to the first node;
A first n-channel field effect transistor having a drain connected to the first node, a gate connected to the second node, and a source connected to a reference potential node;
A second p-channel field effect transistor having a source connected to the power supply potential node, a gate connected to the first node, and a drain connected to the second node;
A second n-channel field effect transistor having a drain connected to the second node, a gate connected to the first node, and a source connected to the reference potential node;
When the second back gate signal is generated based on the first back gate signal and data is written to the first node and the second node, the first p-channel field effect transistor and the second A back gate signal generation circuit for outputting the second back gate signal to a back gate of the p-channel field effect transistor of
The second back gate signal is a first potential when data writing is started to the first node and the second node, and is thereafter lower than the first potential from the first potential. Falling to a second potential, then rising from the second potential to the first potential,
The back gate signal generation circuit includes:
A first delay circuit for setting a delay time of a falling edge of the second back gate signal with respect to the first back gate signal;
A second delay circuit for setting a delay time of a rising edge of the second back gate signal with respect to the first back gate signal;
The first delay circuit includes a first inverter including a third p-channel field effect transistor and a third n-channel field effect transistor;
The gate length of the third p-channel field effect transistor is longer than the gate length of the third n-channel field effect transistor,
The second delay circuit includes a second inverter including a fourth p-channel field effect transistor and a fourth n-channel field effect transistor;
The memory device, wherein a gate length of the fourth p-channel field effect transistor is shorter than a gate length of the fourth n-channel field effect transistor. さらに、第１のビット線と、
第２のビット線と、
ワード線と、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第１のビット線及び前記第１のノードに接続される第１の選択トランジスタと、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第２のビット線及び前記第２のノードに接続される第２の選択トランジスタとを有することを特徴とする請求項３記載のメモリ装置。 And a first bit line;
A second bit line;
A word line,
A first select transistor having a gate connected to the word line and a drain and source connected to the first bit line and the first node;
4. The memory device according to claim 3, further comprising: a second selection transistor having a gate connected to the word line and a drain and a source connected to the second bit line and the second node.
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