JP4814561B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、半導体集積回路に関し、特に、その高速化に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to speeding up the semiconductor integrated circuit.
従来、半導体集積回路、特にフリップフロップ回路では、例えば特許文献1に記載されるように、その内部構成にダイナミック回路を用いて、高速化が図られている。この特許文献1に記載されるダイナミック型のフリップフロップ回路では、複数のデータを入力し、そのうち何れか1つのデータを選択して、保持、出力する機能が付加されている。
2. Description of the Related Art Conventionally, in semiconductor integrated circuits, particularly flip-flop circuits, as described in
以下、このデータ選択機能付きのフリップフロップ回路の構成を図3(a)に示す。同図(a)では、保持回路90の前段には、データ選択回路91が配置される。このデータ選択回路91では、クロックCLKのLow期間では、p型トランジスタTr1によりノードN1が電源電位Vddに、またp型トランジスタTr50によりノードN2が電源電位Vddにプリチャージされる。この期間の終わり近傍では、複数のデータD0〜D2のうち何れか1つを選択するための選択信号S0〜S2の1つがHighにされ、その後、クロックCLKのHigh期間になると、選択されたデータ(例えばD0)がHighである場合には、前記ノードN1の電荷がn型トランジスタTr2を介して放電されて、ノードN1の電位は接地電位となる。これに伴い、n型トランジスタTr51がオフして、ノードN2のプリチャージ電位が保持され、この電位がH値として、保持回路90で保持されて、H値の出力信号Qとして出力される。
The configuration of the flip-flop circuit with the data selection function is shown in FIG. In FIG. 2A, a
一方、前記選択されたデータD0がLowの場合には、前記ノードN1の電荷は放電されず、ノードN1の電位はプリチャージ電位を保持し、n型トランジスタTr51はオンする。これにより、ノードN2の電荷は前記n型トランジスタTr51及びn型トランジスタTr2を経て放電されて、L値となり、このL値が保持回路90で保持されて、L値の出力信号Qとして出力される。
On the other hand, when the selected data D0 is Low, the charge of the node N1 is not discharged, the potential of the node N1 maintains the precharge potential, and the n-type transistor Tr51 is turned on. As a result, the electric charge at the node N2 is discharged through the n-type transistor Tr51 and the n-type transistor Tr2 to become an L value, and this L value is held by the
尚、図3(a)において、SIはスキャン時のデータ入力、SEはスキャンシフト制御信号、SEBはスキャンシフト制御信号の反転信号である。
しかしながら、前記従来のデータ選択機能付きのダイナミック型フリップフロップ回路では、複数のデータの何れもが選択されていない場合には、誤動作が生じるという欠点があることが判った。以下、この誤動作を説明する。 However, it has been found that the conventional dynamic flip-flop circuit with a data selection function has a drawback that malfunction occurs when none of a plurality of data is selected. Hereinafter, this malfunction will be described.
通常動作時に、例えばノードN2がプリチャージ電位(H値)であって、保持回路90からH値の出力信号Qが出力されている場合に、クロックCLKの次周期のHigh期間において、複数のデータD0〜D2の全てが選択されない場合、即ち、全ての選択信号S0〜S2がLow値である場合には、n型トランジスタTr2はオンするが、ノードN1のプリチャージ電位は保持されて、n型トランジスタTr51がオンするため、ノードN2の電荷は、これ等のn型トランジスタTr51、Tr2を経て放電されて、L値となり、保持回路90からL値の出力信号Qが誤って出力されることになる。
During normal operation, for example, when the node N2 is at the precharge potential (H value) and the output signal Q having the H value is output from the
このような欠点を解消するように、例えば、図3(b)に示すように、n型トランジスタTr2のゲートに入力する信号として、次の回路を付加することが考えられる。即ち、全ての選択信号S0〜S2を入力するOR回路と、このOR回路の出力をクロックCLKのHigh期間でラッチするラッチ回路とを備えた回路92と、このラッチ回路の出力と前記クロックCLKとを入力するAND回路93とから成るスタティック回路を別途設けて、前記AND回路93の出力を前記n型トランジスタTr2のゲートに入力することが考えられる。
In order to eliminate such drawbacks, for example, as shown in FIG. 3B, it is conceivable to add the following circuit as a signal input to the gate of the n-type transistor Tr2. That is, the
しかしながら、この考えでは、全ての選択信号S0〜S2は、クロックCLKの立上りまでに、前記OR回路及びラッチ回路を経由する必要があるため、余分なセットアップ時間(クロックCLKの立上りエッジまでに前記スタティック回路の出力が確定すべき時間)が必要となり、その分、動作の高速性を阻害する欠点が生じる。 However, in this idea, since all the selection signals S0 to S2 need to pass through the OR circuit and the latch circuit before the rising of the clock CLK, an extra setup time (the static static signal before the rising edge of the clock CLK). Time required to determine the output of the circuit), and there is a disadvantage that hinders the high-speed operation.
本発明は、前記の問題点に鑑み、その目的は、データ選択機能付きのダイナミック型フリップフロップ回路において、動作の高速性を良好に確保しながら、複数のデータの何れもが選択されていない場合であっても、正常動作するようにすることにある。 The present invention has been made in view of the above-described problems, and its object is to provide a dynamic flip-flop circuit with a data selection function in a case where none of a plurality of data is selected while ensuring good high-speed operation. Even so, it is to allow normal operation.
前記の目的を達成するために、本発明では、複数のデータの何れもが選択されていない場合には、例えば、前記図3(a)の半導体集積回路において、ノードN2のプリチャージ電荷が放電されないように対策して、このノードN2のH値を保持して、そのまま保持回路で保持、出力するようにする。 In order to achieve the above object, in the present invention, when none of a plurality of data is selected, for example, in the semiconductor integrated circuit of FIG. To prevent this, the H value of the node N2 is held, and is held and output as it is by the holding circuit.
すなわち、請求項1記載の発明の半導体集積回路は、クロック、複数のデータ、及び前記各データを選択する複数の選択信号が入力され、前記クロックが遷移すると、前記選択信号により選択された1つのデータを保持回路に出力する半導体集積回路において、前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態を検出する非選択状態検出回路を備えて、前記非選択状態検出回路において前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態が検出されたとき、前回に選択されたデータの変化を防止して前記保持回路の出力データを保持することを特徴とする。 That is, in the semiconductor integrated circuit according to the first aspect of the present invention, a clock, a plurality of data, and a plurality of selection signals for selecting the respective data are input, and when the clock transitions, one selected by the selection signal In the semiconductor integrated circuit that outputs data to the holding circuit, the non-selected state detecting circuit includes a non-selected state detecting circuit that detects a state in which all of the plurality of selection signals do not select any of the plurality of data. When a state in which all of the plurality of selection signals do not select any of the plurality of data is detected, the output data of the holding circuit is held by preventing a change in the previously selected data. To do.
請求項2記載の発明の半導体集積回路は、第1のクロック及び複数のデータが入力され、前記第1のクロックの立上りから立下りまでの期間及び立下りから立上りまでの期間の何れか一方の期間である第1期間において電荷が第1の出力ノードに充電され、他方の期間である第2期間において、前記複数のデータの値が全て一致する場合には前記第1の出力ノードの電荷を保持する一方、前記複数のデータのうち少なくとも1つが不一致の場合には前記第1の出力ノードの電荷を放電するNOR型の第1ダイナミック回路と、第2のクロック及び前記第1ダイナミック回路の第1の出力ノードの信号が入力され、前記第2のクロックの第1期間又は第2期間において、前記第1ダイナミック回路の第1の出力ノードの電荷が放電された場合には第2の出力ノードの電荷を保持する一方、前記第1の出力ノードの電荷が保持された場合には前記第2の出力ノードの電荷を放電するNAND型の第2ダイナミック回路とを備えた半導体集積回路において、第3のクロック、及び前記複数のデータの各々を選択する複数の選択信号が入力され、前記第3のクロックの第1期間において電荷が第3の出力ノードに充電され、第2期間において、前記複数の選択信号の全てが前記複数のデータの何れをも選択しない場合には前記第3の出力ノードの電荷を保持するNOR型の第3ダイナミック回路と、第4のクロック及び前記第3ダイナミック回路の第3の出力ノードの信号が入力され、前記第4のクロックの第1期間又は第2期間において、前記第3ダイナミック回路の第3の出力ノードの電荷が保持された場合に第4の出力ノードの電荷を放電するNAND型の第4ダイナミック回路とを備え、前記第2ダイナミック回路は、前記第4ダイナミック回路の第4の出力ノードの信号が入力され、前記第4の出力ノードの電荷が放電された場合には、前記第1ダイナミック回路の第1の出力ノードの電荷が保持された場合においても前記第2の出力ノードの電荷を保持することを特徴とする。 According to a second aspect of the present invention, in the semiconductor integrated circuit, the first clock and a plurality of data are input, and one of the period from the rising edge to the falling edge and the period from the falling edge to the rising edge of the first clock is input. In the first period, which is the period, the first output node is charged, and in the second period, which is the other period, when the values of the plurality of data all match, the charge of the first output node is On the other hand, when at least one of the plurality of data does not match, the NOR-type first dynamic circuit that discharges the charge of the first output node, the second clock, and the first dynamic circuit of the first dynamic circuit When a signal at one output node is input and the charge at the first output node of the first dynamic circuit is discharged in the first period or the second period of the second clock. A semiconductor device comprising: a NAND-type second dynamic circuit that retains the charge of the second output node and discharges the charge of the second output node when the charge of the first output node is retained In the integrated circuit, a third clock and a plurality of selection signals for selecting each of the plurality of data are input, and the charge is charged to the third output node in the first period of the third clock, and the second In a period, when all of the plurality of selection signals do not select any of the plurality of data, a NOR type third dynamic circuit that holds the charge of the third output node, a fourth clock, A signal of the third output node of the third dynamic circuit is input, and the third output node of the third dynamic circuit is input in the first period or the second period of the fourth clock. And a NAND type fourth dynamic circuit that discharges the charge of the fourth output node when the load is held, and the second dynamic circuit receives the signal of the fourth output node of the fourth dynamic circuit as an input When the charge at the fourth output node is discharged, the charge at the second output node is held even when the charge at the first output node of the first dynamic circuit is held. It is characterized by.
請求項3記載の発明は、前記請求項2記載の半導体集積回路において、前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、物理配置上、前記NOR型の第1ダイナミック回路よりも前記NAND型の第2ダイナミック回路に近接していることを特徴とする。 According to a third aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the NOR-type third dynamic circuit and the NAND-type fourth dynamic circuit are the NOR-type first dynamic circuit in terms of physical arrangement. Rather, it is closer to the NAND type second dynamic circuit.
請求項4記載の発明は、前記請求項2記載の半導体集積回路において、前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、前記NOR型の第1ダイナミック回路よりも高速で動作することを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the NOR-type third dynamic circuit and the NAND-type fourth dynamic circuit are faster than the NOR-type first dynamic circuit. It is characterized by operation.
請求項5記載の発明は、前記請求項2記載の半導体集積回路において、前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、前記NOR型の第1ダイナミック回路よりも供給電圧が高いことを特徴とする。 According to a fifth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the NOR-type third dynamic circuit and the NAND-type fourth dynamic circuit have a supply voltage higher than that of the NOR-type first dynamic circuit. Is characterized by high.
請求項6記載の発明は、前記請求項2記載の半導体集積回路において、前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、物理配置上、半導体基板に形成された素子分離領域からの距離が前記NOR型の第1ダイナミック回路よりも遠い位置にあることを特徴とする。 According to a sixth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the NOR-type third dynamic circuit and the NAND-type fourth dynamic circuit are element isolations formed on a semiconductor substrate in physical arrangement. The distance from the region is at a position farther than the NOR type first dynamic circuit.
請求項7記載の発明は、前記請求項2記載の半導体集積回路において、選択されたデータを受け、この選択データを出力する出力回路を有し、前記出力回路は、前記NOR型の第1ダイナミック回路の出力、及び前記NAND型の第2ダイナミック回路の出力の反転出力を受けるNOR回路と、前記NOR回路の出力がゲートに入力される第1のn型トランジスタと、前記NAND型の第2ダイナミック回路の出力がゲートに入力される第1のp型トランジスタと有し、前記第1のn型トランジスタと前記第1のp型トランジスタとは、ドレイン同士が接続されていることを特徴とする。 According to a seventh aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the semiconductor integrated circuit further includes an output circuit that receives the selected data and outputs the selected data, and the output circuit includes the NOR-type first dynamic circuit. A NOR circuit that receives an output of the circuit and an inverted output of the output of the NAND-type second dynamic circuit; a first n-type transistor that receives the output of the NOR circuit at a gate; and the NAND-type second dynamic circuit A first p-type transistor having a circuit output input to a gate is included, and the first n-type transistor and the first p-type transistor have drains connected to each other.
請求項8記載の発明は、前記請求項7記載の半導体集積回路において、前記出力回路は、更に、前記NAND型の第4ダイナミック回路の出力がゲートに入力される第2のn型トランジスタを有し、前記第1のn型トランジスタのソースに前記第2のn型トランジスタのドレインが接続されることを特徴とする。 According to an eighth aspect of the present invention, in the semiconductor integrated circuit according to the seventh aspect, the output circuit further includes a second n-type transistor in which an output of the NAND-type fourth dynamic circuit is input to a gate. The drain of the second n-type transistor is connected to the source of the first n-type transistor.
請求項9記載の発明は、前記請求項7記載の半導体集積回路において、前記出力回路の2つの出力端子となる前記第1のn型トランジスタのドレイン及び前記第1のp型トランジスタのドレインには、前記選択データを保持する保持回路が接続されることを特徴とする。 According to a ninth aspect of the present invention, in the semiconductor integrated circuit according to the seventh aspect, the drain of the first n-type transistor and the drain of the first p-type transistor, which are two output terminals of the output circuit, A holding circuit for holding the selection data is connected.
請求項10記載の発明は、前記請求項9記載の半導体集積回路において、前記保持回路は、前記出力回路の前記第1のp型トランジスタのドレインが入力側に接続された第1のインバータ回路と、前記第1のインバータ回路の出力が入力され、第1のn型トランジスタ及び第1のP型トランジスタが直列接続されて成る第2のインバータ回路と、前記NAND型の第2ダイナミック回路の出力を受ける第2のn型トランジスタとを有し、前記第2のn型トランジスタは、前記第2のインバータ回路のn型トランジスタとp型トランジスタとの間、又は前記第2のインバータ回路のn型トランジスタと接地との間に配置されることを特徴とする。 A tenth aspect of the present invention is the semiconductor integrated circuit according to the ninth aspect, wherein the holding circuit includes a first inverter circuit in which a drain of the first p-type transistor of the output circuit is connected to an input side. The output of the first inverter circuit is input, the second inverter circuit formed by connecting the first n-type transistor and the first P-type transistor in series, and the output of the NAND-type second dynamic circuit. A second n-type transistor that receives the second n-type transistor, and the second n-type transistor is between the n-type transistor and the p-type transistor of the second inverter circuit or the n-type transistor of the second inverter circuit. It is characterized by being arranged between and ground.
請求項11記載の発明は、前記請求項2記載の半導体集積回路において、選択されたデータを受け、この選択データを出力する出力回路を有し、前記出力回路は、差動入力端子及び差動出力端子を有する差動回路と、前記NOR型の第1ダイナミック回路の出力と、前記NAND型の第2ダイナミック回路の出力の反転出力とが入力されるOR回路とを有し、前記OR回路の出力は、前記差動回路の差動入力端子の一方に入力され、前記差動回路の差動入力端子の他方には、前記NAND型の第2ダイナミック回路の出力が入力されることを特徴とする。
The invention according to
請求項12記載の発明は、前記請求項11記載の半導体集積回路において、前記差動回路には、前記差動回路の差動増幅動作を可能にする制御トランジスタが備えられ、前記制御トランジスタは、ドレインが前記差動回路のソースに接続され、ソースが接地され、ゲートに制御信号を受けるn型トランジスタにより構成されることを特徴とする。 According to a twelfth aspect of the present invention, in the semiconductor integrated circuit according to the eleventh aspect, the differential circuit includes a control transistor that enables a differential amplification operation of the differential circuit. The drain is connected to the source of the differential circuit, the source is grounded, and the gate is constituted by an n-type transistor receiving a control signal.
請求項13記載の発明は、前記請求項12記載の半導体集積回路において、前記制御トランジスタには、並列に抵抗素子が接続されていることを特徴とする。 According to a thirteenth aspect of the present invention, in the semiconductor integrated circuit according to the twelfth aspect, a resistance element is connected in parallel to the control transistor.
請求項14記載の発明は、前記請求項12記載の半導体集積回路において、前記制御トランジスタのゲートに与える制御信号を生成する信号生成回路を有し、前記信号生成回路は、クロック信号から短パルスを生成する短パルス生成回路と、前記短パルス及び、前記前記NAND型の第4ダイナミック回路の出力が入力されるNAND回路とを有し、前記NAND回路の出力が前記制御信号として前記制御トランジスタのゲートに与えられることを特徴とする。 According to a fourteenth aspect of the present invention, in the semiconductor integrated circuit according to the twelfth aspect of the present invention, the semiconductor integrated circuit further includes a signal generation circuit that generates a control signal to be applied to the gate of the control transistor. A short pulse generation circuit to generate, and a NAND circuit to which the short pulse and the output of the NAND type fourth dynamic circuit are input, and the output of the NAND circuit is the gate of the control transistor as the control signal It is characterized by being given to.
請求項15記載の発明は、前記請求項2記載の半導体集積回路において、前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、それ等を構成するトランジスタのしきい値電圧が、前記NOR型の第1ダイナミック回路を構成するトランジスタのしきい値電圧よりも低いことを特徴とする。 According to a fifteenth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the NOR type third dynamic circuit and the NAND type fourth dynamic circuit have threshold voltages of transistors constituting them. The threshold voltage of the transistors constituting the NOR type first dynamic circuit is lower than the threshold voltage.
請求項16記載の発明は、前記請求項2記載の半導体集積回路において、前記第1、第2、第3及び第4のクロック信号は、1つのクロック信号で共用されることを特徴とする。 According to a sixteenth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the first, second, third and fourth clock signals are shared by one clock signal .
請求項17記載の発明は、前記請求項2記載の半導体集積回路において、前記第2ダイナミック回路には、前記第3ダイナミック回路の前記第3の出力ノードの反転ノードが接続され、前記第2ダイナミック回路は、前記第3の出力ノードの反転ノードに電荷が充電され且つ前記第4ダイナミック回路の前記第4の出力ノードの電荷が保持された場合には、前記第2ダイナミック回路の前記第2の出力ノードの電荷を放電し、前記第3の出力ノードの反転ノードの電荷が保持され且つ前記第4の出力ノードの電荷が放電された場合には、前記第2の出力ノードの電荷を保持することを特徴とする。 According to a seventeenth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, an inversion node of the third output node of the third dynamic circuit is connected to the second dynamic circuit, and the second dynamic circuit is connected. The circuit is configured to charge the second output of the second dynamic circuit when the inverted node of the third output node is charged and the charge of the fourth output node of the fourth dynamic circuit is held. When the charge at the output node is discharged, the charge at the inversion node of the third output node is held and the charge at the fourth output node is discharged, the charge at the second output node is held. It is characterized by that.
請求項18記載の発明は、前記請求項2記載の半導体集積回路において、前記第3ダイナミック回路は、前記第3のクロック信号がゲートに入力される第1のn型トランジスタと、前記第1のn型トランジスタのドレインにソースが共通に接続された第2のn型トランジスタ群と、前記第2のn型トランジスタ群のドレインにソースが共通に接続された第3のn型トランジスタ群とを有し、前記第2のn型トランジスタ群のゲートの電位のうち少なくとも1つのゲートの電位は電源電位に、他のゲートの電位は接地電位に設定され、前記第3のn型トランジスタ群のゲートは、各々、前記複数の選択信号の何れかに接続され、前記第3のn型トランジスタ群のドレインは共通に前記第3の出力ノードに接続されており、前記第2ダイナミック回路には、前記第3ダイナミック回路の前記第3の出力ノードの反転ノードが接続され、前記第4ダイナミック回路には、前記第3の出力ノードに加え、前記第2のn型トランジスタ群の共通に接続されたドレインの反転ノードが接続されており、前記第2ダイナミック回路は、前記第3の出力ノードの反転ノードに電荷が充電され且つ前記第4ダイナミック回路の前記第4の出力ノードの電荷が保持された場合には、前記第2ダイナミック回路の前記第2の出力ノードの電荷を放電し、前記第3の出力ノードの反転ノードの電荷が保持され且つ前記第4の出力ノードの電荷が放電された場合には、前記第2の出力ノードの電荷を保持することを特徴とする。 According to an eighteenth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the third dynamic circuit includes a first n-type transistor to which the third clock signal is input to a gate; a second n-type transistor group whose source is commonly connected to the drain of the n-type transistor; and a third n-type transistor group whose source is commonly connected to the drain of the second n-type transistor group. The potential of at least one of the gates of the second n-type transistor group is set to the power supply potential, the potential of the other gate is set to the ground potential, and the gate of the third n-type transistor group is set to Are connected to any one of the plurality of selection signals, and drains of the third n-type transistor group are commonly connected to the third output node, and An inversion node of the third output node of the third dynamic circuit is connected to the path, and the fourth dynamic circuit is shared by the second n-type transistor group in addition to the third output node. An inversion node of the drain connected to is connected, and the second dynamic circuit is charged with an electric charge at an inversion node of the third output node and an electric charge of the fourth output node of the fourth dynamic circuit Is held, the charge of the second output node of the second dynamic circuit is discharged, the charge of the inverted node of the third output node is held, and the charge of the fourth output node is When discharged, the charge of the second output node is held.
請求項19記載の発明は、前記請求項2記載の半導体集積回路において、前記第3のダイナミック回路は、前記第3のクロック信号がゲートに入力される第1のn型トランジスタと、ソースが共通に接続された第3のn型トランジスタ群を有し、前記第3のn型トランジスタ群のゲートは、各々、前記複数の選択信号の何れかに接続され、前記第3のn型トランジスタ群のドレインは共通に前記第3の出力ノードに接続されており、前記第4ダイナミック回路は、前記第3の出力ノードの電荷が保持された場合には、前記第4の出力ノードの電荷を放電し、前記第3の出力ノードの電荷が放電された場合には、前記第4の出力ノードの電荷を保持することを特徴とする。 According to a nineteenth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the third dynamic circuit has a common source with the first n-type transistor to which the third clock signal is input to the gate. And a gate of the third n-type transistor group is connected to one of the plurality of selection signals, and the third n-type transistor group has a gate connected to the third n-type transistor group. The drain is commonly connected to the third output node, and the fourth dynamic circuit discharges the charge of the fourth output node when the charge of the third output node is held. When the charge of the third output node is discharged, the charge of the fourth output node is held.
請求項20記載の発明は、前記請求項18又は19記載の半導体集積回路において、前記第3ダイナミック回路は、前記第3のクロック信号がゲートに入力され、ドレインが前記第3のn型トランジスタ群のソースに接続された第1のp型トランジスタと、前記第3のクロック信号がゲートに入力され、ソースが前記第3のn型トランジスタ群のドレインに接続され且つドレインが前記第3のn型トランジスタ群のソースに接続された第2のp型トランジスタを更に備えることを特徴とする。 According to a twentieth aspect of the present invention, in the semiconductor integrated circuit according to the eighteenth or nineteenth aspect , the third dynamic circuit is configured such that the third clock signal is input to a gate and a drain is the third n-type transistor group. The first p-type transistor connected to the source of the first n-type transistor, the third clock signal is input to the gate, the source is connected to the drain of the third n-type transistor group, and the drain is the third n-type transistor The semiconductor device further includes a second p-type transistor connected to a source of the transistor group.
請求項21記載の発明は、前記請求項2記載の半導体集積回路において、前記第1の出力ノードに充電される電荷は、前記第3の出力ノードから供給されることを特徴とする。 According to a twenty- first aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the charge charged in the first output node is supplied from the third output node.
請求項22記載の発明は、前記請求項2記載の半導体集積回路において、前記第2の出力ノードに充電される電荷は、前記第1の出力ノードから供給されることを特徴とする。 According to a twenty- second aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the charge charged in the second output node is supplied from the first output node.
請求項23記載の発明は、前記請求項2記載の半導体集積回路において、前記第4の出力ノードに充電される電荷は、前記第1の出力ノードから供給されることを特徴とする。 According to a twenty- third aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the charge charged in the fourth output node is supplied from the first output node.
請求項24記載の発明は、前記請求項2記載の半導体集積回路において、前記第1ダイナミック回路は、ゲートが前記第1ダイナミック回路の前記第1の出力ノードの反転出力に接続された第1のp型トランジスタと、ゲートが前記第1のクロック信号に接続された第2のp型トランジスタを備え、前記第1p型トランジスタと第2のp型トランジスタとは、直列接続されており、一方のp型トランジスタのソースが電源に接続され、他方のp型トランジスタのドレインが前記第4の出力ノード又は前記第2の出力ノードに接続されることを特徴とする。 According to a twenty-fourth aspect of the present invention, in the semiconductor integrated circuit according to the second aspect, the first dynamic circuit has a gate connected to an inverted output of the first output node of the first dynamic circuit. a p-type transistor and a second p-type transistor having a gate connected to the first clock signal, wherein the first p-type transistor and the second p-type transistor are connected in series; The source of the type transistor is connected to a power supply, and the drain of the other p-type transistor is connected to the fourth output node or the second output node.
請求項25記載の発明は、前記請求項18の半導体集積回路において、前記第2のn型トランジスタ群のゲートのうち少なくとも1つのゲートの電位は、電位設定トランジスタを介して電源電位に接続され、前記第2のn型トランジスタ群と前記電位設定トランジスタとは同一のスタンダードセル内に配置されることを特徴とする。 According to a twenty-fifth aspect of the present invention, in the semiconductor integrated circuit of the eighteenth aspect, the potential of at least one of the gates of the second n-type transistor group is connected to a power supply potential via a potential setting transistor. The second n-type transistor group and the potential setting transistor are arranged in the same standard cell.
請求項26記載の発明は、前記請求項25記載の半導体集積回路において、前記電位設定トランジスタは、そのドレインが前記第2のn型トランジスタ群のゲートのうち少なくとも1つのゲートに接続された前記p型トランジスタであり、前記同一のスタンダードセル内に、ソースが接地され且つドレイン及びゲートが前記電位設定トランジスタに接続されたn型トランジスタを備えることを特徴とする。 According to a twenty-sixth aspect of the present invention, in the semiconductor integrated circuit according to the twenty-fifth aspect , the potential setting transistor has a drain connected to at least one gate of the gates of the second n-type transistor group. In the same standard cell, an n-type transistor having a source grounded and a drain and a gate connected to the potential setting transistor is provided in the same standard cell.
請求項27記載の発明は、前記請求項7記載の半導体集積回路を2個備える半導体集積回路であって、各々の第1のn型トランジスタのソース同士及びドレイン同士が共通に接続され、各々の第1のp型トランジスタのソース同士及びドレイン同士が共通に接続されることを特徴とする。 The invention according to claim 27 is a semiconductor integrated circuit comprising two semiconductor integrated circuits according to claim 7, wherein the sources and drains of the respective first n-type transistors are connected in common, The sources and drains of the first p-type transistors are connected in common.
請求項28記載の発明は、前記請求項7記載の半導体集積回路を2個備える半導体集積回路であって、各々の前記出力回路を用いて、論理が形成されていることを特徴とする。 A twenty-eighth aspect of the invention is a semiconductor integrated circuit including two semiconductor integrated circuits according to the seventh aspect, wherein logic is formed using each of the output circuits.
請求項29記載の発明は、前記請求項28記載の半導体集積回路において、各々の前記出力回路が有する前記第1のp型トランジスタのドレイン同士が共通に接続される第1のインバータ回路と、前記第1のインバータ回路の出力が入力される第2のインバータ回路とにより、保持回路が構成され、前記第2のインバータ回路を構成するn型トランジスタとp型トランジスタとの間、又は前記n型トランジスタと接地との間に、各々、対応する前記第1のp型トランジスタとゲートとを共通にするn型トランジスタが直列に配置されることを特徴とする。 According to a twenty- ninth aspect of the present invention, in the semiconductor integrated circuit according to the twenty- eighth aspect, the first inverter circuit in which the drains of the first p-type transistors included in the respective output circuits are connected in common; A holding circuit is configured by the second inverter circuit to which the output of the first inverter circuit is input, and between the n-type transistor and the p-type transistor constituting the second inverter circuit, or the n-type transistor An n-type transistor having a common gate and the corresponding first p-type transistor is arranged in series between each of the transistors and the ground.
請求項30記載の発明は、前記請求項7記載の半導体集積回路とスタティック型フリップフロップとを備えた半導体集積回路であって、前記出力回路は、前記スタティック型フリップフロップの出力が入力され、前記選択されたデータと前記スタティック型フリップフロップの出力との何れか一方を出力することを特徴とする。 The invention of claim 30 is a semiconductor integrated circuit comprising the semiconductor integrated circuit of claim 7 and a static flip-flop, wherein the output circuit receives an output of the static flip-flop, One of the selected data and the output of the static flip-flop is output.
請求項31記載の発明は、前記請求項30記載の半導体集積回路であって、前記スタティック型フリップフロップには、スキャンテスト用データが入力されることを特徴とする。 A thirty- first aspect of the invention is the semiconductor integrated circuit according to the thirty -third aspect, wherein scan test data is input to the static flip-flop.
以上により、請求項1〜31記載の発明では、データ選択機能付きのダイナミック型フリップフロップ回路において、データ選択回路の出力信号が例えばHighの場合に、その後、選択信号の何れもが活性化せずに全てのデータが選択されない状態となっても、この状態が検出されて、前記データ選択回路の出力信号がHighに保持されるので、誤動作を生じることがない。
As described above, in the invention according to
以上説明したように、請求項1〜請求項31記載の発明の半導体集積回路によれば、データ選択機能付きのダイナミック型フリップフロップ回路において、選択信号の何れもが活性化せずに全てのデータが選択されない状態となっても、前記データ選択回路の出力信号を前回値に保持して、保持回路の出力信号を前回値に良好に保持することが可能である。 As described above, according to the semiconductor integrated circuit of the first to thirty-first aspects of the present invention, in the dynamic flip-flop circuit with a data selection function, all the selection signals are not activated and all data Even when the signal is not selected, the output signal of the data selection circuit can be held at the previous value, and the output signal of the holding circuit can be favorably held at the previous value .
以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(実施形態1)
図1は、本発明の実施形態1に係る半導体集積回路を示す。
(Embodiment 1)
FIG. 1 shows a semiconductor integrated circuit according to
同図において、D0、D1、D2はデータ、S0、S1、S2は各々前記データD0〜D2のデータを選択するための選択信号、SIはスキャン時のデータ入力、SEはスキャンシフト動作させるためのスキャンシフト制御信号、SEBはスキャンシフト制御信号の反転信号、Q、SOは出力端子である。 In the figure, D0, D1, and D2 are data, S0, S1, and S2 are selection signals for selecting the data D0 to D2, respectively, SI is a data input during scanning, and SE is a scan shift operation. A scan shift control signal, SEB is an inverted signal of the scan shift control signal, and Q and SO are output terminals.
図1に示した半導体集積回路は、NOR型の第1ダイナミック回路1Aと、NAND型の第2ダイナミック回路1Bと、NOR型の第3ダイナミック回路1Cと、NAND型の第4ダイナミック回路1Dと、出力回路1Eと、保持回路1Fとを有し、前記出力回路1E及び保持回路1Fによりダイナミック型のフリップフロップ回路が構成される。
The semiconductor integrated circuit shown in FIG. 1 includes a NOR-type first
前記NOR型の第1ダイナミック回路1Aは、前記3つのデータD0〜DD2、3つの選択信号S0〜S2、及び第1のクロックCLK1が入力されると共に、2個のp型MOSトランジスタTr1、Tr3と、n型MOSトランジスタTr2とを有する。
The NOR-type first
この第1ダイナミック回路1Aでは、第1のクロックCLK1の立下りから立上りまでの半周期であるLowの第1期間では、全ての選択信号S0〜S2はLowに制御される。従って、この第1期間では、p型トランジスタTr1がオンして、第1の出力ノードN1は電源電圧Vddにプリチャージされる。その後、前記第1のクロックCLK1の立上りから立下りまでの半周期であるHighの第2期間では、p型トランジスタTr1、Tr3がオフすると共に、n型トランジスタTr2がオンする状態であって、何れか1つの選択信号S0〜S2がHighに制御される。従って、この第2期間では、Highに制御された選択信号によって選択された1つのデータD0〜D2の値に応じて前記第1の出力ノードN1の電位が決定される。例えば、データD0がLowの場合には、第1の出力ノードN1のプリチャージ状態が保持されて、第1の出力ノードN1は電源電位Vddに維持され、一方、データD0がHighの場合には、第1の出力ノードN1の電荷がn型トランジスタTr2を経て放電されて、第1の出力ノードN1は接地電位となる。
In the first
前記NAND型の第2ダイナミック回路1Bは、第2のクロックCLK2が入力されると共に、前記第1ダイナミック回路1Aの第1の出力ノードN1の信号が入力される。更に、このNAND型の第2ダイナミック回路1Bは、2個のp型MOSトランジスタTr4、Tr8と、3個のn型MOSトランジスタTr5〜Tr7とを有する。n型トランジスタTr5は、そのゲートに前記第1ダイナミック回路1Aの第1の出力ノードN1の信号が入力される。
The NAND-type second
前記第2ダイナミック回路1Bは、第2のクロックCLK2がLowである第1期間では、p型トランジスタTr4がオン、n型トランジスタTr7がオフであるので、第2の出力ノードN2が電源電位Vddにプリチャージされる。その後、第2のクロックCLK2がHighである第2期間では、前記プリチャージ動作が停止すると共に、n型トランジスタTr5が前記第1ダイナミック回路1Aの第1の出力ノードN1の電位に応じてオン、オフする。例えば、LoのデータD0が選択された場合には、n型トランジスタTr5がオフして、第2の出力ノードN2のプリチャージ状態が保持される一方、HighのデータD0が選択された場合には、n型トランジスタTr5がオンして、第2の出力ノードN2の電荷が2個のn型トランジスタTr5、Tr7を介して放電される。n型トランジスタTr6は、本実施形態1では重要なトランジスタであって、その機能は後述する。
In the second
更に、前記NOR型の第3ダイナミック回路1Cは、第3のクロックCLK3と、前記3つの選択信号S0〜S2及びスキャンシフト制御信号SEとが入力されると共に、2個のp型トランジスタTr9、Tr11と、n型トランジスタTr10と、インバータIN3とを有する。 Further, the NOR type third dynamic circuit 1C receives the third clock CLK3, the three selection signals S0 to S2 and the scan shift control signal SE, and two p-type transistors Tr9 and Tr11. And an n-type transistor Tr10 and an inverter IN3.
前記第3ダイナミック回路(非選択状態検出回路)1Cは、第3のクロックCLK3がLowである第1期間では、p型トランジスタTr9がオンし、n型トランジスタTr10がオフするので、第3の出力ノードN3は電源電位Vddにプリチャージされる。その後、第3のクロックCLK3がHighである第2期間では、前記3つの選択信号S0〜S2及びスキャンシフト制御信号SEが何れもLowの場合、即ち、全てのデータD0〜D2が選択されない状態では、前記第3の出力ノードN3のプリチャージ状態が保持されて、この状態を検出する一方、何れか1つの選択信号がHighに遷移した場合には、第3の出力ノードN3の電荷はn型トランジスタTr10を経て放電されて、その電位はLowとなる。 The third dynamic circuit (non-selection state detection circuit) 1C has a third output because the p-type transistor Tr9 is turned on and the n-type transistor Tr10 is turned off in the first period when the third clock CLK3 is Low. Node N3 is precharged to power supply potential Vdd. Thereafter, in the second period in which the third clock CLK3 is High, when the three selection signals S0 to S2 and the scan shift control signal SE are all Low, that is, in a state where all the data D0 to D2 are not selected. When the precharge state of the third output node N3 is held and this state is detected, when any one selection signal transitions to High, the charge of the third output node N3 is n-type. It is discharged through the transistor Tr10 and its potential becomes Low.
加えて、前記NAND型の第4ダイナミック回路1Dは、第4のクロックCLK4と、前記第3ダイナミック回路1Cの第3の出力ノードN3の信号が入力されると共に、2個のp型MOSトランジスタTr12、Tr15と、2個のn型MOSトランジスタTr13、Tr14とを備える。前記n型MOSトランジスタTr13のゲートには、前記第3ダイナミック回路1Cの第3の出力ノードN3の信号が入力される。
In addition, the NAND-type fourth
前記NAND型の第4ダイナミック回路1Dは、第4のクロックCLK4がLowである第1期間では、p型トランジスタTr12がオンし、n型MOSトランジスタTr14がオフするので、第4の出力ノードN4は電源電位Vddにプリチャージされる。一方、第4のクロックCLK4がHighである第2期間では、逆にp型トランジスタTr12がオフするので、前記のプリチャージ動作が停止すると共に、n型MOSトランジスタTr14がオンするので、n型トランジスタTr13のオン、オフに応じて第4の出力ノードN4の電位が決定する。即ち、この第2期間では、前記第3ダイナミック回路1Cの第3の出力ノードN3の電荷が保持されている、即ち、通常動作時に何れの選択信号S0〜S2もLow状態で何れのデータD0〜D2も選択されない場合には、第4の出力ノードN4の電荷は、n型トランジスタTr13、Tr14を経て放電されて、その電位はLowとなる一方、何れかの選択信号S0〜S2により1つのHigh状態のデータが選択されて前記第3ダイナミック回路1Cの第3の出力ノードN3の電荷が放電された場合には、n型MOSトランジスタTr13がオフして、第4の出力ノードN4のプリチャージ状態は保持される。
In the NAND type fourth
そして、前記NAND型の第2ダイナミック回路1Bには、前記第4ダイナミック回路1Dの第4の出力ノードN4の信号がゲートに入力されるn型MOSトランジスタTr6が備えられる。このn型トランジスタTr6は、n型トランジスタTr5と直列に接続されており、このn型トランジスタTr5がオン状態にあっても、n型トランジスタTr6がオフ状態にある場合には、第2の出力ノードN2の電荷は放電されず、プリチャージ状態が維持される。
The NAND-type second
本実施形態では、NAND型の第2ダイナミック回路1Bでは、全てのデータD0〜D2が選択されない状況では、n型トランジスタTr5がオン状態にある際には、n型トランジスタTr6が既にオフ状態となっている必要があるが、この構成として、前記n型トランジスタTr6を制御する第3及び第4ダイナミック回路1C、1Dは、第1ダイナミック回路1Aよりも、高速動作する構成を持つ。例えば、第3ダイナミック回路1Cは、第3の出力ノードN3から接地に至る経路のトランジスタの直列段数が2段であり、一方、第1ダイナミック回路1Aでは、第1の出力ノードN1から接地に至る直列段数が3段であるので、動作速度は第3ダイナミック回路1Cの方が第1ダイナミック回路1Aよりも速い。また、第3及び第4ダイナミック回路1C、1Dは、第1ダイナミック回路1Aよりも、第2ダイナミック回路1Bに近接した位置に配置される。これにより、第3及び第4ダイナミック回路1C、1Dの第3及び第4の出力ノードN3、N4の電位変化が第2ダイナミック回路1Bのn型トランジスタTr6に伝搬する遅延時間は短縮されて、第1ダイナミック回路1Aの第1の出力ノードN1の電位変化が第2ダイナミック回路1Bのn型トランジスタTr5に伝搬する遅延時間よりも短くなる。
In the present embodiment, in the NAND-type second
また、第3及び第4ダイナミック回路1C、1Dを第1ダイナミック回路1Aよりも高速動作させるために、第3及び第4ダイナミック回路1C、1Dへの供給電圧を第1ダイナミック回路1Aの供給電圧よりも高く設定したり、第3及び第4ダイナミック回路1C、1Dを構成するMOSトランジスタの閾値電圧を第1ダイナミック回路1Aを構成するMOSトランジスタの閾値電圧よりも低く設定したり、第3及び第4ダイナミック回路1C、1Dを構成するMOSトランジスタのサイズを第1ダイナミック回路1Aを構成するMOSトランジスタのサイズよりも大きく設定しても良い。更に、半導体基板にSTI(Shallow Trench Isolation 素子分離領域)が形成される場合には、このSTIの影響を受けてトランジスタの性能劣化が懸念されるため、このSTIの影響を考慮した配置構成を採用しても良い。例えば、図2に示すように、N型基板60上にトランジスタ列61が形成される場合に、このトランジスタ列61のうち、端部に位置する複数のトランジスタを用いて、第1ダイナミック回路1Aのn型トランジスタを構成し、一方、前記トランジスタ列61のうち内側に位置する複数のトランジスタを用いて、第3及び第4ダイナミック回路1C、1Dのn型トランジスタを構成する。この構成の採用により、前記N型基板60上では、トランジスタ列61の左右に位置する他のトランジスタ列62、63との間に素子分離領域(STI)65が配置され、このSTIの影響を受けてトランジスタ列61の端部のトランジスタは劣化の程度が大きいが、速い動作速度でなくて良い第1ダイナミック回路1Aのn型トランジスタが配置されているので、その劣化の影響が少ない。一方、速い動作速度が要求される第3及び第4ダイナミック回路1C、1Dのn型トランジスタは、トランジスタ列61の内側に位置していてSTIの影響を受け難いトランジスタで構成されるので、その速い動作速度を良好に確保できる。
Further, in order to operate the third and fourth
尚、本実施形態では、第3及び第4ダイナミック回路1C、1Dの動作速度を第1ダイナミック回路1Aよりも速く構成したが、本発明は、この構成を採用しない場合を含む。例えば、図1の半導体集積回路において、第2ダイナミック回路1Bのn型トランジスタTr7では、そのゲートに第2クロックCLK2を入力したが、この第2クロックCLK2に代えて、第3ダイナミック回路1Cの第3の出力ノードN3の信号の反転信号を入力しても良い。この構成の下では、第4クロックCLK4の立上り前において全てのデータが非選択(全ての選択信号S0〜S2がLow)となった際には、第3の出力ノードN3がHighとなって、n型トランジスタTr7がオフとなり、その後、第4クロックCLK4が立上り変化すると、第4の出力ノードN4がLowとなって、n型トランジスタTr6がオフするので、第3及び第4ダイナミック回路1C、1Dの動作速度を第1ダイナミック回路1Aよりも速く構成する必要はない。
In the present embodiment, the operation speed of the third and fourth
次に、前記ダイナミック型フリップフロップ回路の残りの部分を構成する出力回路1E及び保持回路1Fについて、説明する。出力回路1Eは、前記第1ダイナミック回路1Aの第1の出力ノードN1の信号と、前記第2ダイナミック回路1Bの第2の出力ノードN2の信号とが入力されると共に、インバータIN4と、NOR回路NOR1と、第1のp型MOSトランジスタTr20と、3個のn型MOSトランジスタTr21、Tr22、Tr23とを備え、p型MOSトランジスタTr20のドレインと第1のn型トランジスタTr21のドレインとが相互に接続されて、第7の出力ノードN7となる。前記p型MOSトランジスタTr20のゲートには、前記第2ダイナミック回路1Bの第2の出力ノードN2の信号が入力される。また、NOR回路NOR1は、2個のp型トランジスタTr24、Tr25とn型トランジスタTr26とを備え、前記第1ダイナミック回路1Aの第1の出力ノードN1の信号と、前記第2ダイナミック回路1Bの第2の出力ノードN2の信号を前記インバータIN4で反転した信号とが入力され、その出力は、第6の出力ノードN6として、第1のn型トランジスタTr21のゲートに入力される。
Next, the
従って、前記出力回路1Eでは、前記第2ダイナミック回路1Bの第2の出力ノードN2がLow状態で且つ前記第1ダイナミック回路1Aの第1の出力ノードN1がHigh状態では、p型トランジスタTr20がオンし、n型トランジスタTr21がオフするので、第7の出力ノードN7は電源電位Vddにプリチャージされて、その電位はHighとなる。一方、前記第2の出力ノードN2がHigh状態で且つ第1の出力ノードN1がLow状態では、p型トランジスタTr20がオフし、n型トランジスタTr21がオンするので、第7の出力ノードN7の電荷は放電されて、その電位はLowとなる。
Therefore, in the
前記出力回路1Eにおいて、第2のn型トランジスタTr22は、そのゲートに前記第4ダイナミック回路1Dの第4の出力ノードN4の信号が入力され、そのソースは接地され、そのドレインは前記n型トランジスタTr21のソースに接続さされる。このn型トランジスタTr22は、第7の出力ノードN7の電位がHighの場合に、第1のダイナミック回路1Aの第1の出力ノードN1の電位低下に起因してNOR回路NOR1の出力(第6の出力ノードN6)がHighとなってn型トランジスタTr21がオンしても、このn型トランジスタTr22のオフ状態の維持によって、第7の出力ノードN7の電位がLowへ誤動作したり、貫通電流が流れることを防止するものである。
In the
次に、保持回路1Fについて説明する。この保持回路1Fは、帰還バッファとして機能するものであり、前記保持回路1Eの第7の出力ノードN7が入力側に接続された第1のインバータIN5と、このインバータIN5が入力側に接続された第2のインバータIN6とを備える。この第2のインバータIN6は、出力側が前記第7の出力ノードN7に接続される。更に、保持回路1Fは、前記第2のインバータIN6を構成する第1のp型MOSトランジスタTr27と第1のn型MOSトランジスタTr28との間に直列に配置された第2のn型MOSトランジスタTr29と、ディレイセル59とを備える。前記両インバータIN5、IN6は前記保持回路1Eの第7の出力ノードN7の電位を保持し、この保持電位はインバータIN7で反転された後に出力端子Qから外部出力される。前記第1のインバータIN5の出力はディレイセル59で設定時間だけ遅延された後に出力端子SOから外部出力される。
Next, the holding
前記保持回路1Fにおいて、n型MOSトランジスタTr29は、そのゲートに前記第2ダイナミック回路1Bの第2の出力ノードN2の信号が入力され、そのドレインはp型トランジスタTr27のドレインに接続され、そのソースはn型トランジスタTr28のドレインに接続される。このn型トランジスタTr29は次の機能を持つ。すなわち、出力回路1Eの第7の出力ノードN7がLowの際には、この出力ノードN7は第2のインバータIN6のn型トランジスタTr28を通じて接地されている状況であるが、第2ダイナミック回路1Bの第2の出力ノードN2がHighからLowに遷移し始めると、出力回路1Eのp型トランジスタTr20がオンして、第7の出力ノードN7を電源電位Vddにプリチャージし始める。この時、n型トランジスタTr29は、前記第2の出力ノードN2のLow状態でもってオフして、第7の出力ノードN7からn型トランジスタTr28を通じて接地される経路を断ち、第7の出力ノードN7のプリチャージ動作を促進させる。
In the
次に、本実施形態の半導体集積回路の動作を図4のタイミングチャートに基づいて説明する。尚、説明を簡易にするため、第1〜第4各クロックCLK1〜CLK4は、その各々が同一クロックCLKである場合を説明する。 Next, the operation of the semiconductor integrated circuit of this embodiment will be described based on the timing chart of FIG. In order to simplify the description, a case where each of the first to fourth clocks CLK1 to CLK4 is the same clock CLK will be described.
先ず、クロックCLKの第1周期では、データD0は、クロックの立上り前後のデータ有効期間(セットアップ、ホールド時間を満足する時間)はHighであり、データ有効期間を過ぎると、Lowになる。他のデータD1、D2はHighであり、選択信号S0はデータ有効期間ではLowであり、そのデータ有効期間を過ぎた後にHighとなる。他の選択信号S1、S2はLowである。従って、この第1周期では、何れのデータD0〜D2も選択されない状態である。 First, in the first period of the clock CLK, the data D0 is High during the data valid period (time required to satisfy the setup and hold times) before and after the clock rise, and goes Low after the data valid period. The other data D1 and D2 are High, and the selection signal S0 is Low during the data valid period, and becomes High after the data valid period has passed. The other selection signals S1 and S2 are Low. Therefore, in this first cycle, no data D0 to D2 is selected.
この状態では、データ有効期間において、第1ダイナミック回路1Aの第1の出力ノードN1がHighとなるため、第2ダイナミック回路1Bでは、n型トランジスタTr5がオンすることになる。その結果、図3(a)に示した従来例では、第2の出力ノードN2は、Highにある場合には、Lowに誤動作して、フリップフロップ回路からは本来の「H」信号が「L」信号が誤って出力される欠点があった。
In this state, since the first output node N1 of the first
しかし、本実施形態では、第3ダイナミック回路1Cの第3の出力ノードN3がHighとなり、第4ダイナミック回路1Dの第4の出力ノードN4がクロックの立上り後にLowとなるので、第2ダイナミック回路1Bでは、前記n型トランジスタTr5がオンする前の段階でn型トランジスタTr6がオフして、第2の出力ノードN2がLowに誤動作することが防止され、Highに保持される。従って、出力回路1Eでは、第7の出力ノードN7がLowに保持されて、保持回路1Fからは正しい「H」信号が出力される。
However, in the present embodiment, the third output node N3 of the third dynamic circuit 1C becomes High, and the fourth output node N4 of the fourth
一方、出力回路1Eの第7の出力ノードN7がHighに保持されている場合に、クロックCLKの立上り後、例えば仮に選択信号S2がHighとなって、第1ダイナミック回路1Aの第1の出力ノードN1がLowになっても(図示せず)、出力回路1Eでは、第6の出力ノードN6がHighとなって、n型トランジスタTr21がオンするが、n型トランジスタTr22がオフするので、第7の出力ノードN7は接地されず、第7の出力ノードN7のHighは保持される。尚、前記n型トランジスタTr22のオフ動作は、第3ダイナミック回路1Cの第3の出力ノードN3が選択信号S2のHighへの遷移に伴いLowとなっても、第4ダイナミック回路1Dの第4の出力ノードN4がLowに保持されるためである。
On the other hand, when the seventh output node N7 of the
尚、図4では、クロックCLKの第2周期において、データD0がLow、データD1、D2がHigh、選択信号S0がHigh、他の選択信号S1、S2がLowの場合、即ち、データD0が選択されている状態を示している。 In FIG. 4, when the data D0 is Low, the data D1 and D2 are High, the selection signal S0 is High, and the other selection signals S1 and S2 are Low in the second cycle of the clock CLK, that is, the data D0 is selected. It shows the state being done.
ここで、本実施形態では、図3(b)に示したような、クロック前段にOR回路やラッチ回路を付加しない構成であるので、選択信号のセットアップは不要であり、高速動作するダイナミック型フリップフロップ回路を提供できる。 Here, in the present embodiment, as shown in FIG. 3B, since an OR circuit or a latch circuit is not added to the previous stage of the clock, setup of a selection signal is unnecessary, and a dynamic flip-flop that operates at high speed Circuit can be provided.
尚、以上の動作説明では、第1〜第4各クロックCLK1〜CLK4について、各々が同時間の同一クロックの場合を説明したが、各クロック間の位相に関しては、多少差分があっても良い。その場合は、第1クロックCLK1は第2クロックCLK2よりも早い方が望ましい。また、第3及び第4クロックCLK3、CLK4については、第1及び第2クロックCLK1、CLK2よりも早い方が望ましい。 In the above description of the operation, the first to fourth clocks CLK1 to CLK4 have been described as being the same clock at the same time, but there may be some differences in the phase between the clocks. In that case, the first clock CLK1 is preferably earlier than the second clock CLK2. The third and fourth clocks CLK3 and CLK4 are preferably earlier than the first and second clocks CLK1 and CLK2.
尚、第2ダイナミック回路1Bに入力されるクロックCLK2の遅延値を所定値に設定せずに、第3ダイナミック回路1CのクロックCLK3に基づいて前記クロックCLK2を生成しても良い。この場合の回路構成を図9に示す。同図では、別途、ダイナミック回路A1が設けられ、このダイナミック回路A1では、図1に示した第1ダイナミック回路1Aのn型MOSトランジスタの直列段数と同数のn型MOSトランジスタの直列回路を有し、この直列回路を複数並列接続した並列回路部の構成は、スキャン信号SEの入力構成を除いて、第1ダイナミック回路1Aと同様である。この別途設けたダイナミック回路A1の出力A1-1は、インバータIN10で反転されて、第2ダイナミック回路1Bのn型トランジスタTr7に入力される。
The clock CLK2 may be generated based on the clock CLK3 of the third dynamic circuit 1C without setting the delay value of the clock CLK2 input to the second
前記図9で別途設けたダイナミック回路A1には、更に、図1の第3ダイナミック回路1Cに入力されるクロックCLK3から第4ダイナミック回路1Dに入力されるクロックCLK4を生成するクロック生成回路A2が含まれている。このクロック生成回路A2は、データ等の多段入力ゲート郡のジャンクション容量部を前記ダイナミック回路A1の出力A1-1の点と等価に見えるように構成し、その出力A2-1は、インバータIN11で反転されて、第4ダイナミック回路1Dのn型トランジスタTr14に入力される。このクロック生成回路A2には、更に、p型MOSトランジスタTr40で構成したプリチャージ回路A2-2が設けられる。このプリチャージ回路A2-2は、前記クロック生成回路A2の出力点A2-1をプリチャージする機能を有し、そのp型トランジスタTr40のゲートに入力されるクロックは、前記第3ダイナミック回路1Cに入力されるクロックCLK3である。前記ダイナミック回路A1の出力A1-1と前記クロック生成回路A2の出力A2-1とのディスチャージ時の遅延差は、選択信号S0〜S3が入力されているn型MOSトランジスタの電流差が反映され、その遅延差を前記インバータIN11で補うことにより、確実な動作が実現できる。
The dynamic circuit A1 separately provided in FIG. 9 further includes a clock generation circuit A2 that generates the clock CLK4 input to the fourth
尚、図1の回路では、選択信号SEに加えて、他の選択信号S0〜S3の何れか1つが多重に出力された場合には、ダイナミック回路A1の方がダイナミック回路1Aよりも高速に遷移すると、出力が不定となる可能性がある。しかし、図9においては、ダイナミック回路A1において、選択信号SE、S0〜S3が入力されるトランジスタと直列に接続される5つのNMOSトランジスタTs1〜Ts4は、それらゲートが接地されて、非導通状態となっている。従って、ノードA2−1から接地へディスチャージされる電流パスは、ゲートが電源電位Vddに固定されたNMOSトランジスタTs5を介する1本のパスであるので、ダイナミック回路1Aよりもダイナミック回路A1は遅く遷移することになり、その結果、出力端子Qに出力されるデータは、データD0〜D3のうち選択されたデータのOR出力となる。この構成は、例えば、スキャンテストの際に期待値が不定とならないので、有効である。
In the circuit of FIG. 1, when any one of the other selection signals S0 to S3 is output in addition to the selection signal SE, the dynamic circuit A1 transitions faster than the
前記図9に示した半導体集積回路のレイアウト構成例を図10に示す。同図では、第1ダイナミック回路1Aの選択信号S0〜S3の入力用のn型トランジスタ及びデータD0〜D3の入力用のn型トランジスタの回路部と、前記図9に示したダイナミック回路A1を構成する選択信号S0〜S3の入力用のn型トランジスタの回路部とが上下の配置関係で配置される。これにより、入力ピンの配線容量が削減されると共に、これ等の両回路部同士が近接しているので、この両ダイナミック回路1A、A1間の製造プロセスのばらつき成分も削減されるし、電圧変動や温度変動分も削減される利点がある。また、複数個のn型トランジスタで構成する選択信号やデータの入力回路部のレイアウトにおいて、選択信号やデータの入力数の異なるレイアウトを作成する場合に、入力数の最も多いものを作成しておけば、それよりも少ない入力数のレイアウトの作成については、図10の左側部のn型MOSトランジスタを削減するだけで良いので、レイアウト工数も削減可能である。
FIG. 10 shows a layout configuration example of the semiconductor integrated circuit shown in FIG. In the figure, a circuit portion of an n-type transistor for inputting selection signals S0 to S3 and an n-type transistor for inputting data D0 to D3 of the first
尚、ダイナミック回路1AのトランジスタTr91は、キーパーとしての機能を持ち、ノードN1の電荷を保持する。ここで、前記トランジスタTr91のソースは、ダイナミック回路A1のトランジスタTr93のドレイン(ノードN20)と接続されることが望ましい。これにより、例えば、前記トランジスタTr91のソースがダイナミック回路1AのトランジスタTr94のドレインに接続された場合と比較すると、ノードN1の信号遷移速度が高速になるからである。これは、前記ダイナミック回路A1のトランジスタTr93のドレイン容量がノードN1に影響を与えないからである。また、ダイナミック回路1BのトランジスタTr92についても同様である。
Note that the transistor Tr91 of the
加えて、入力すべきデータの数が非常に多い場合には、これ等データを2組に区分することが考えられる。例えば、図11に示した半導体集積回路では、図9に示した第1〜第4ダイナミック回路1A〜1D、A1の組と、これ等と同一構成の他の第1〜第4ダイナミック回路1A’〜1D’、A1’の組とを設ける。そして、データの数が2Nである場合に、一方の組にはデータD1〜SNを入力し、他方の組にはデータSDN+1〜D2Nを入力する。これ等の両組は、図1に示した出力回路1Eのn型トランジスタTr20、Tr21のゲートに並列に入力される。更に、ダイナミック回路A1の出力A1-1、A1-1’同士及びクロック生成回路A2の出力A2-1、A2-1’同士の一致を検出する選択信号一致検出回路1Jを更に付加し、その出力1J-1は、図1に示した出力回路1Eのn型トランジスタTr22のゲートに接続される。このように構成すれば、各組の第1ダイナミック回路1A、1A’の第1のノードN1、N1’の容量が、1組のみの場合の半分値になるので、動作の高速化が可能である。
In addition, when the number of data to be input is very large, it can be considered that these data are divided into two sets. For example, in the semiconductor integrated circuit shown in FIG. 11, the set of the first to fourth
(実施形態2)
次に、本発明の実施形態2を説明する。本実施形態は、図5に示すように、図1に示した出力回路1Eを変形したものである。
(Embodiment 2)
Next,
即ち、図5に示した出力回路1Gは、差動回路70により構成される。具体的に説明すると、差動回路70は、1対の差動入力端子70a、70bと、1対の差動出力端子70c、70dとを有し、交差結合された2個のp型MOSトランジスタTr30、Tr31及び2個のn型MOSトランジスタTr32、Tr33と、ゲートに前記1対の差動入力端子70a、70bが接続された差動信号入力用の2個のn型MOSトランジスタTr34、Tr35とを有する。一方のp型トランジスタTr30とn型トランジスタTr32との接続点、及び他方のp型トランジスタTr31とn型トランジスタTr33との接続点に前記1対の差動出力端子70c、70dが接続される。この1対の差動出力端子70c、70dは、図1での半導体集積回路の出力端子Qと、その反転出力端子NQとなる。
That is, the output circuit 1G shown in FIG. More specifically, the
前記一方の差動入力端子70aには、図1に示した第2のダイナミック回路1Bの第2の出力ノードN2の信号が入力される。一方、他方の差動入力端子70bには、OR回路71が接続される。このOR回路71には、前記第2のダイナミック回路1Bの第2の出力ノードN2の信号をインバータ72で反転した信号と、前記第1のダイナミック回路1Aの第1の出力ノードN1の信号とが入力される。
A signal of the second output node N2 of the second
更に、前記差動信号入力用の2個のn型MOSトランジスタTr34、Tr35のソースである第9のノードN9には、n型MOSトランジスタから成る制御トランジスタTr36が接続される。この制御トランジスタTr36は、そのソースが接地され、そのドレインが前記第9のノードN9に接続され、そのゲートには、制御信号として、図6に示すクロック生成回路1Hで生成される第5のクロック信号CLK5が入力される。 Furthermore, a control transistor Tr36 composed of an n-type MOS transistor is connected to the ninth node N9 which is the source of the two n-type MOS transistors Tr34 and Tr35 for differential signal input. This control transistor Tr36 has its source grounded, its drain connected to the ninth node N9, and its gate having a fifth clock generated by the clock generation circuit 1H shown in FIG. 6 as a control signal. Signal CLK5 is input.
前記クロック生成回路1Hの内部構成を説明する。図6において、クロック生成回路(信号生成回路)1Hは、第1のクロックCLK1と同周期で短パルス信号を生成する短パルス生成回路75と、NAND回路NAND11とを備える。前記短パルス生成回路75は、第1のクロックCLK1を反転するインバータIN10と、前記第1のクロックCLK1及び前記インバータIN10の出力を受けるNAND回路NAND10と、このNAND回路の出力を反転するインバータIN11とを有する。また、前記NAND回路NAND11は、前記インバータIN11の出力と、前記図1に示した第4のダイナミック回路1Dの第4の出力ノードN4の信号とが入力され、このNAND回路NAND11の出力が第5のクロックCLK5となり、このクロックCLK5が制御信号として、図5に示した差動回路70の一方の差動信号入力用のn型トランジスタTr36に入力される。
The internal configuration of the clock generation circuit 1H will be described. In FIG. 6, a clock generation circuit (signal generation circuit) 1H includes a short
図6に示したクロック生成回路1Hは、図7に示すように、第1のクロックCLK1の第1周期において、例えば選択信号S1がHighとなってデータD1が選択されている場合に、その期間の当初では第4のダイナミック回路1Dの第4の出力ノードN4の信号がHighであるので、その後に短パルス生成回路75から短パルスが生成されると、この時点で第5のクロックCLK5がHighからLowに遷移し、その後、前記短パルスの終了に伴い第5のクロックCLK5はLowからHighに遷移する。この際、制御トランジスタTr36は、前記第5のクロックCLK5がLowからHighに遷移する途中でオンすることにより、差動入力信号を増幅して出力する。その他の状態では、制御トランジスタTr36はオフ状態を維持する。従って、第5のクロックCLK5がHighの状態では、出力回路70は出力データを保持するラッチとして機能する。この構成により、図5に示した出力回路1Gを有する場合には、その後段には、図1に示した保持回路1Fは不要となる。
As shown in FIG. 7, the clock generation circuit 1H shown in FIG. 6 has a period when, for example, the selection signal S1 becomes High and the data D1 is selected in the first cycle of the first clock CLK1. Since the signal of the fourth output node N4 of the fourth
図5において、出力回路1Gには、前記制御トランジスタTr36とは並列にn型MOSトランジスタTr37が配置される。このn型トランジスタ(抵抗素子)Tr37は、ソースが接地され、ゲート及びドレインが前記差動回路70の第9のノードN9に接続される。前記第9のノードN9は、第5のクロックCLK5がLow状態ではリーク電流によって電位が上がる可能性があるが、前記n型トランジスタTr37が抵抗素子として機能して、前記の電位上昇を抑制、防止するので、第9のノードN9を最適な電位状態に保持する。その結果、差動入力用の1対のn型トランジスタTr34、Tr35のソース-ドレイン間の電位が、適切ゲインを得る最適な電位差に保持されるので、出力回路1Gの所期の高速動作が良好に維持される。
In FIG. 5, in the output circuit 1G, an n-type MOS transistor Tr37 is arranged in parallel with the control transistor Tr36. The n-type transistor (resistance element) Tr37 has a source grounded and a gate and a drain connected to the ninth node N9 of the
本実施形態では、差動回路70は入力差動信号間の電位差が小さい状況でこれを素早く増幅して出力するので、前記実施形態1の出力回路1Eによるデータ保持と比べて、高速である。
In the present embodiment, since the
(実施形態3)
図8は、本発明の実施形態3の半導体集積回路を示す。
(Embodiment 3)
FIG. 8 shows a semiconductor integrated circuit according to the third embodiment of the present invention.
本実施形態は、図1に示した半導体集積回路と比べて、NOR型の第1ダイナミック回路2AとNOR型の第3ダイナミック回路2Cの構成が異なり、第2及び第4ダイナミック回路1B、1D、出力回路1E及び保持回路1Fについては、実施形態1と同様である。
The present embodiment differs from the semiconductor integrated circuit shown in FIG. 1 in the configuration of the NOR-type first
前記第1ダイナミック回路2Aでは、p型トランジスタTr1とn型トランジスタTr2とが直列に接続されると共に、その直列回路には、ゲートにデータDを受けるn型MOSトランジスタTr80と、ゲートに出力信号Qの反転信号NQを受ける他のn型MOSトランジスタTr81とが直列に接続される。従って、この第1ダイナミック回路2Aでは、基本的にデータDの値に応じて第1の出力ノードN1の電位が決定され、そのデータDが出力端子Qから出力されると、その反転出力NQによって次のデータDの値の変化に備えられる。
In the first
また、第3ダイナミック回路(一致検出回路)2Cでは、EXNOR回路EXNOR1が備えられる。このEXNOR回路は、データD、出力信号Q及びそれ等の反転信号ND、NQが入力されて、第3クロックCLK3の立上り後にデータDと出力信号Qとが一致する場合に限り、第3の出力ノードN3を電源電位Vddに設定する。従って、データDと出力信号Qとが一致する場合には、第4のダイナミック回路2Dでは、n型トランジスタTr13がオンして、第4の出力ノードN4の電荷が放電され、その結果、第2のダイナミック回路2Bでは、n型トランジスタTr6がオフする。 The third dynamic circuit (coincidence detection circuit) 2C includes an EXNOR circuit EXNOR1. The EXNOR circuit outputs the third output only when the data D and the output signal Q and their inverted signals ND and NQ are input and the data D and the output signal Q coincide after the rising of the third clock CLK3. Node N3 is set to power supply potential Vdd. Therefore, when the data D and the output signal Q coincide with each other, in the fourth dynamic circuit 2D, the n-type transistor Tr13 is turned on, and the charge of the fourth output node N4 is discharged. In the dynamic circuit 2B, the n-type transistor Tr6 is turned off.
以上の構成により、ダイナミックNAND回路2Dでは、データDの値と出力信号Qの値とが同じ場合には、その出力ノードN4がLowに遷移して、第2ダイナミック回路2Bのn型トランジスタTr6を強制的にオフするので、以後の第2ダイナミック回路2B、出力回路1E及び保持回路1Fの動作を停止することが可能となる。従って、これ等回路2B、1E及び1Fの無駄な動作を防止して、半導体集積回路の電力を削減することができる。
With the above configuration, in the dynamic NAND circuit 2D, when the value of the data D and the value of the output signal Q are the same, the output node N4 transitions to Low, and the n-type transistor Tr6 of the second dynamic circuit 2B is changed. Since it is forcibly turned off, the subsequent operations of the second dynamic circuit 2B, the
尚、実施形態1に示したように、各ダイナミック回路の物理配置、各トランジスタのサイズや閾値電圧特性、これ等回路への供給電圧などは、本実施形態3においても、実施形態1と同様な構成を採ることが可能であるのは、言うまでもない。また、出力回路1Eについても、前記実施形態2に示したような差動型の出力回路1Gを採用可能であり、この場合にはより高速性が実現できるのは勿論である。
As shown in the first embodiment, the physical arrangement of each dynamic circuit, the size and threshold voltage characteristics of each transistor, the supply voltage to these circuits, and the like are the same as in the first embodiment. Needless to say, it is possible to adopt a configuration. As the
尚、本実施形態では、フリップフロップの例を示したが、例えば、ノードN2の電位を出力信号とすることにより、ラッチ回路とすることも可能である。この場合、保持回路1Fは信号を出力する必要はなく、また設ける必要もない。
In this embodiment, an example of a flip-flop is shown. However, for example, a latch circuit can be formed by using the potential of the node N2 as an output signal. In this case, the holding
(実施形態4)
図12は、本発明の別の多入力フリップフロップの回路図である。図1、図9と比較すると、単一のクロック信号CLK1で動作する点が異なっている。更に、図1、図9に記載された回路と異なる点は、p型MOSトランジスタ12B、p型MOSトランジスタ12Cを備えた点である。
(Embodiment 4)
FIG. 12 is a circuit diagram of another multi-input flip-flop according to the present invention. 1 and FIG. 9 is different in that it operates with a single clock signal CLK1. Furthermore, the difference from the circuits shown in FIGS. 1 and 9 is that a p-
図1、図9においては、ソースを電源に接続され、ノードN2、N4を充電するp型MOSトランジスタ(図1でのトランジスタTr4、Tr12)であったが、図12の回路では、ノードN1、N2間、及びノードN1、N4間に、各々、ソース、ドレインを接続したp型MOSトランジスタ12B、12Cを挿入している。p型MOSトランジスタ12Bのゲートは、ノードA1_2に接続され、p型MOSトランジスタ12Cのゲートは、ノードA2_3に接続されている。この回路は、クロック信号を1系統しか用いていないので、消費電力を低くすることができ、また、クロック信号を1系統しか用いていなくても、誤動作を生じないという特徴がある。
In FIG. 1 and FIG. 9, the p-type MOS transistors (transistors Tr4 and Tr12 in FIG. 1) are connected to the power source and charge the nodes N2 and N4. However, in the circuit of FIG. P-
図13及び図14は、前記図12で示した回路における端子SI、D[1]〜D[N−1]と端子D[N]、又は端子SE、S[1]〜S[N−1]と端子S[N]との信号入力パターンが異なる場合の、各ノードの電圧と時間との関係を示したものである。更に、図13及び図14では、図1、図9の回路でトランジスタバランスが悪いケースで且つ単一クロック信号で駆動したことにより誤動作が生じる波形も合わせて記載しており、一点鎖線が図12の回路を用いた場合、実線が図1、図9の回路を用いた場合を示している。 13 and 14 show the terminals SI, D [1] to D [N-1] and the terminal D [N] or the terminals SE, S [1] to S [N-1] in the circuit shown in FIG. ] Shows the relationship between the voltage of each node and time when the signal input patterns of the terminal S [N] are different. Further, FIGS. 13 and 14 also show waveforms in which a malfunction occurs due to the case where the transistor balance is poor in the circuits of FIGS. 1 and 9 and driving with a single clock signal. In the case of using the circuit, the solid line indicates the case where the circuits of FIGS. 1 and 9 are used.
図12と対比させて説明を行う。図13において、端子D[1]〜D[N−1]、SI、S[1]〜S[N]、SEの信号入力が全て、クロック信号CLK1がHiに遷移するタイミングで、所望のセットアップとホールド時間を満たしており、Loである。また、端子DNのみ所望のセットアップとホールド時間を満たしてHiである。その後、クロック信号CLK1がHiの期間に、端子S[N]のみがLoからHiに遷移する。すると、ノードA1−1とノードN1とはLoに遷移し、ノードN6はHiになる。p型MOSトランジスタ12Cを図1、図9と同様に構成すると、その後にクロック信号CLK1がHiからLoに遷移する際、p型MOSトランジスタ12Cを介してノードN4に電源電圧Vddが供給され、ノードN4がHiになる。その結果、ノードN4とノードN6とのHi期間がオーバーラップする可能性がある。ノードN4とノードN6とのHi期間がオーバーラップすると、トランジスタTr21、Tr22の双方が導通状態となり、ノードN7から電荷が引き抜かれ、ノードN7が本来は、Hiをキープしなければならないのが、逆にLoに遷移してしまい、出力端子Qが誤動作する可能性がある。これは、特に、ノードN4の充電とノードN1の充電とを制御する回路に工夫がされていないため、ノードN4、N1を各々充電するp型MOSトランジスタ素子のばらつきによっては、ノードN4の方が早く充電されてしまい、誤動作を引き起こしてしまうことに起因する。
The description will be made in comparison with FIG. In FIG. 13, the signal inputs of terminals D [1] to D [N−1], SI, S [1] to S [N], and SE are all set at the timing when the clock signal CLK1 transitions to Hi. The hold time is satisfied and is Lo. Only the terminal DN satisfies the desired setup and hold time and is Hi. Thereafter, only the terminal S [N] transits from Lo to Hi while the clock signal CLK1 is Hi. Then, the node A1-1 and the node N1 transition to Lo, and the node N6 becomes Hi. When the p-
しかしながら、図12の回路では、p型MOSトランジスタ12Cのドレインとソースとの間の電流特性は、p型MOSトランジスタ12Cのドレインとソースとの間の電圧が閾値Vtp近傍まで、ドレインとソースとの間の電圧に対して線形特性を示す。また、p型MOSトランジスタ12Cの基板電圧とソース電圧とを比較した場合、基板電圧の方が高いために、あたかも非常に高い抵抗素子であるかのように振舞う。つまり、ノードN1が先に充電され、その後、ノードN4が充電され易くなるので、ノードN4がHiになるタイミングが遅くなり、ノードN4、N6が同時にHiになる可能性は低くなる。
However, in the circuit of FIG. 12, the current characteristic between the drain and the source of the p-
更に、図12と対比させて説明を行う。図14においては、クロック信号CLK1がHiに遷移するタイミングで、端子S[N]が所望のセットアップとホールド時間を満たしてHiであり、端子S[1]〜S[N−1]、SE、D[1]〜D[N])、SIの信号入力が、所望のセットアップとホールド時間を満たして、Loである。その後、クロック信号CLK1がHiの期間に、端子D[N]のみがLoからHiに遷移する。すると、ノードN1がHiからLoに遷移する。p型MOSトランジスタ12Bを図1、図9と同様に構成すると、その後にクロック信号CLK1がHiからLoに遷移する際に、ノードN1、N2が充電されるが、ノードN1の方がノードN2よりも後に充電されてしまうと、ノードN2がHi、ノードN1がLoになるので、ノードN6がHiとなり、ノードN7にGlitchが生じる。それが出力端子Qに伝播されると、誤動作が起きる可能性がある。
Further, description will be made in comparison with FIG. In FIG. 14, at the timing when the clock signal CLK1 transitions to Hi, the terminal S [N] satisfies the desired setup and hold time and is Hi, and the terminals S [1] to S [N−1], SE, D [1] to D [N]), and the SI signal input satisfies the desired setup and hold time and is Lo. Thereafter, only the terminal D [N] transits from Lo to Hi while the clock signal CLK1 is Hi. Then, the node N1 transitions from Hi to Lo. When the p-
しかしながら、図12の回路では、p型MOSトランジスタ12Bにより、p型MOSトランジスタ12Bのドレインとソースとの間の電流特性は、p型MOSトランジスタ12Bのドレインとソースとの間の電圧が閾値Vtp近傍まで、ドレインとソースとの間の電圧に対し、線形特性を示す。またp型MOSトランジスタ12Bの基板電圧とソース電圧とを比較した場合、基板電圧の方が高いので、あたかも非常に高い抵抗素子であるかのように振舞う。つまり、ノードN1がHiになった後でないと、ノードN2はHiにならないので、ノードN6がHiになることはなく、誤動作が防止される。
However, in the circuit of FIG. 12, due to the p-
以上説明したように、p型MOSトランジスタ12Bのソース、ドレインを各々ノードN1、N2に接続し、p型MOSトランジスタ12Cのソース、ドレインを各々ノードN1、N4に接続することにより、ノードN1、N2間の充電の順序、及びノードN1、N4間の充電の順序が、p型MOSトランジスタのデバイスサイズの製造上のばらつきに左右されずに、一意に決定するので、より一層に頑強な回路構成が実現できる。
As described above, the source and drain of the p-
更に、図12は、ダイナミック回路A1において、MOSトランジスタAN、A3〜AN−1(図9では電源、グランドに直接接続されているMOSトランジスタ)のゲートが回路12Aの2つの出力に接続されている点が特徴的である。
Further, FIG. 12 shows that in the dynamic circuit A1, the gates of the MOS transistors AN, A3 to AN-1 (MOS transistors directly connected to the power supply and ground in FIG. 9) are connected to the two outputs of the
前記回路12Aでは、n型MOSトランジスタ12A−1と、p型MOSトランジスタ12A−2と、他のn型MOSトランジスタ12A−3とが備えられる。前記p型MOSトランジスタ(電位設定トランジスタ)12A−2は、そのドレインが前記第2のn型トランジスタ群A3〜ANのうち1つのn型トランジスタANのゲートに接続されて、このn型トランジスタANのゲート電位を電源電位に設定する。また、n型MOSトランジスタ12A−3は、そのソースが接地され、そのゲート及びドレインが前記電位設定トランジスタ12A−2のゲートに接続される。
The
微細化プロセスになると、ゲート酸化膜厚が薄くなり、ゲートのESD耐性は弱くなる。従って、図9のような回路では、電源やグランドに過電圧が加わると、インピーダンスが低いために、ゲート電極がパンチスルーを引き起こす可能性が高く、MOSトランジスタが破壊され易い。しかし、図12のように、回路12Aを設けることにより、MOSトランジスタのソース、ドレイン間の抵抗を介してゲートが接続されているので、電源、グランドからのインピーダンスは高くなり、MOSトランジスタは破壊され難くなる。
In the miniaturization process, the gate oxide film thickness becomes thin, and the ESD resistance of the gate becomes weak. Therefore, in the circuit as shown in FIG. 9, when an overvoltage is applied to the power supply or the ground, the impedance is low, so that the gate electrode is likely to cause punch-through, and the MOS transistor is easily destroyed. However, as shown in FIG. 12, by providing the
また、この回路12Aは、この回路12Aの出力がゲートに入力されて動作する第2のn型トランジスタ群A3〜Anと同一のスタンダードセル内に、多入力フリップフロップの一部として配置することが望ましい。なぜならば、このような多入力フリップフロップでは、入力端子が多く、スタンダードセル間での配線の引き回しが複雑になるからである。仮に、回路12Aがセル内に存在しないとすると、どこかに回路12Aのようなセルを置き、多入力フリップフロップと配線で接続する必要が生じ、スタンダードセル間の配線混雑度がより複雑になるからである。更に、通常、スタンダードセル間の配線は自動配置配線で行われることが多く、そのため、意図せずに回路12Aの出力がクロストークの影響を受けるように配線される可能性がある。回路12Aの出力にクロストークノイズが乗ると、多入力選択機能のフリップフロップ回路が誤動作を起こす可能性もあるため、できるだけそのスタンダードセル内に、クロストークの影響を考慮して、配置することが望ましい。
The
尚、本回路12Aでは、素子削減のため、N型MOSトランジスタ12A−1のゲートに接続されるノードは、P型MOSトランジスタ12A−2のドレインとしたが、MOSトランジスタ12A−2、12A−3の構成と同様に、もう1つp型MOSトランジスタを用意し、そのp型MOSトランジスタのドレインとゲートとを共通に接続し、その信号線とn型MOSトランジスタ12A−1のゲートとを接続しても良い。
In this
また、図10の下部にある左右のn型MOSトランジスタの更に下端に前記回路12Aを配置すれば、図12における回路A1やノードN1の配線を長くすることなく後段に接続でき、仮に図12の回路がスタンダードセルならば、下端にNWELL、PWELLが再び配置されるので、下側のセル間隣接境界の異なるウェル境界の距離制約を気にせずに、配置可能となる。
Further, if the
(実施形態5)
図15は、本発明の別の多入力フリップフロップの回路図を示す。
(Embodiment 5)
FIG. 15 shows a circuit diagram of another multi-input flip-flop of the present invention.
図1、図9とは単一のクロック信号CLK1で動作する点が異なっている。更に、図1、図9に記載された回路と異なるのは、第1のダイナミック回路1E内の回路部13B、ダイナミック回路1D内の回路部13C、及びダイナミック回路1A内の回路部13Aである。図1においては、ソースを電源に接続され、且つノードN2、N4のダイナミックノード部を充電する1個のp型MOSトランジスタ素子(図1においてトランジスタTr4、Tr12)であったが、図15の回路では、更に充電するためのp型MOSトランジスタのドレインに別のp型MOSトランジスタ(p型MOSトランジスタ13B1、p型MOSトランジスタ13C1)を挿入し、そのソース、ドレインを介して各々ノードN2、N4を接続している。p型MOSトランジスタ13B1のゲート、p型MOSトランジスタ13C1のゲートは、ノードN1の反転回路INV13の出力に接続されている。更に、p型MOSトランジスタ13Aのソースを、図11では電源に接続していたが、図15では、ノードA1−1に接続している。これによって、この回路は、クロック信号を1系統しか用いていないので、消費電力を低くすることができ、またクロック信号を1系統して用いていなくとも、誤動作を生じないという特徴がある。
1 and 9 are different in that they operate with a single clock signal CLK1. Further, the circuits described in FIGS. 1 and 9 are different in a
また、図15において、第3のダイナミック回路A1内には、n型トランジスタ(第1のn型トランジスタ)Tr40が備えられる。このn型トランジスタTr40は、そのゲートにクロック信号CLK1が入力され、そのドレインには、複数個のn型トランジスタ(第2のn型トランジスタ群)A3〜ANのソースが共通に接続される。更に、前記第2のn型トランジスタ群A3〜ANの共通ドレインには、複数のn型トランジスタ(第3のn型トランジスタ群)A20〜AKの共通ソースが接続されている。前記第2のn型トランジスタ群A3〜ANのうち、1個のn型トランジスタANのゲートには所定の電源が接続されて、そのゲート電位が電源電位に設定される。また、他のn型トランジスタA3〜A5のゲートは全て接地されて、そのゲート電位は接地電位に設定される。前記第3のn型トランジスタ群A20〜AKのゲートには、各々、前記複数の選択信号S[1]〜S[N]が入力され、前記第3のn型トランジスタ群A20〜AKのドレインは共通に第3の出力ノードN3に接続されている。 In FIG. 15, an n-type transistor (first n-type transistor) Tr40 is provided in the third dynamic circuit A1. The n-type transistor Tr40 has a gate to which a clock signal CLK1 is input, and a drain connected to the sources of a plurality of n-type transistors (second n-type transistor group) A3 to AN. Further, common sources of a plurality of n-type transistors (third n-type transistor groups) A20 to AK are connected to a common drain of the second n-type transistor groups A3 to AN. A predetermined power supply is connected to the gate of one n-type transistor AN in the second n-type transistor group A3 to AN, and the gate potential is set to the power supply potential. The gates of the other n-type transistors A3 to A5 are all grounded, and the gate potential is set to the ground potential. The plurality of selection signals S [1] to S [N] are input to the gates of the third n-type transistor groups A20 to AK, respectively, and the drains of the third n-type transistor groups A20 to AK are Commonly connected to the third output node N3.
第2ダイナミック回路1Eには、前記第3ダイナミック回路A1の前記第3の出力ノードN3(=A1−1)の反転ノードA1−2が接続され、第4ダイナミック回路1Dには、前記第3の出力ノードN3に加え、前記第2のn型トランジスタ群A3〜ANの共通ドレインのノードA2−1の反転ノードA2−2が接続されている。
An inversion node A1-2 of the third output node N3 (= A1-1) of the third dynamic circuit A1 is connected to the second
図16及び図17は、この図15で記載した回路の端子D[1]〜D[N−1]と端子D[N]との間、及び端子S[1]〜S[N−1]と端子S[N]との間で信号入力パターンが異なる場合の各ノードの電圧と時間との関係を示したものである。更に、図16及び図17では、図9の回路でトランジスタバランスが悪いケースで単一クロック信号で駆動した場合に、誤動作が生じる波形も合わせて記載しており、一点鎖線が図15の回路を用いた場合、実線が図9の回路を用いた場合である。 FIGS. 16 and 17 illustrate the circuit between the terminals D [1] to D [N−1] and the terminal D [N] of the circuit described in FIG. 15 and the terminals S [1] to S [N−1]. The relationship between the voltage of each node and the time when the signal input pattern is different between the S and the terminal S [N] is shown. Further, FIGS. 16 and 17 also show waveforms that cause a malfunction when the circuit of FIG. 9 is driven by a single clock signal in the case of poor transistor balance, and the alternate long and short dash line indicates the circuit of FIG. When used, the solid line indicates the case where the circuit of FIG. 9 is used.
図15と対比させながら説明を行う。図16は、端子S[1]〜S[N]の入力信号が全て、クロック信号CLK1がHiに遷移するタイミングで、所望のセットアップとホールド時間を満たしており、Loである。その後、クロック信号CLK1がHiの期間に、端子S[N]のみがLoからHiに遷移する。すると、ノードA1−1とノードN1とはLoに遷移し、ノードN6はHiになる。回路13Cを図1や図9と同様に構成すると、その後にクロック信号CLK1がHiからLoに遷移する際、p型MOSトランジスタ13C1、13C2を介してノードN4に電源電圧Vddが供給され、ノードN4がHiになる。その結果、ノードN4とノードN6とのHi期間がオーバーラップする可能性がある。ノードN4とノードN6とのHi期間がオーバーラップすると、トランジスタTr21、Tr22の双方が導通状態となり、ノードN7から電荷が引き抜かれ、ノードN7が本来は、Hiをキープしなければならないのが、Loに遷移してしまい、出力端子Qが誤動作する可能性がある。これは、ノードN4の充電とノードN1の充電とを制御する回路に特に工夫がされていないので、ノードN4、N1を各々充電するp型MOSトランジスタ素子のばらつきによっては、ノードN4の方が早く充電されてしまい、誤動作を引き起こしてしまうことに起因する。
The description will be made in comparison with FIG. In FIG. 16, all the input signals of the terminals S [1] to S [N] satisfy the desired setup and hold time at the timing when the clock signal CLK1 transitions to Hi, and are Lo. Thereafter, only the terminal S [N] transits from Lo to Hi while the clock signal CLK1 is Hi. Then, the node A1-1 and the node N1 transition to Lo, and the node N6 becomes Hi. When the
しかしながら、図15の回路では、ノードN1の反転回路INV13の出力の電位が電源電圧VDDから回路13C中のp型MOSトランジスタ13C1の閾値電圧を引いた差以下にならないと、回路13CはONしないので、ノードN1が先に充電され、ノードN4が後に充電され易くなる。従って、ノードN4とN6とが同時にHiになる可能性は低くなる。
However, in the circuit of FIG. 15, the
更に、図15と対比させて説明を行う。図17においては、クロック信号CLK1がHiに遷移するタイミングで、端子S[N]が所望のセットアップとホールド時間を満たして、Hiであり、端子S[1]〜S[N−1]、SE、D[1]〜D[N])、SIの入力信号が、所望のセットアップとホールド時間を満たして、Loである。その後、クロック信号CLK1がHi期間に、端子D[N]のみがLoからHiに遷移する。すると、ノードN1がHiからLoに遷移する。その後、クロック信号CLK1がHiからLoに遷移する際、図1の回路では、ノードN1とノードN2とが充電されるが、その順番がノードN1の方がノードN2よりも後に充電されると、ノードN2がHiでノードN1がLoになる。従って、ノードN6がHiとなり、ノードN7にGlitchが生じる。それが出力端子Qに伝播されると、誤動作が起きる。 Further, description will be made in comparison with FIG. In FIG. 17, at the timing when the clock signal CLK1 transitions to Hi, the terminal S [N] satisfies the desired setup and hold time and is Hi, and the terminals S [1] to S [N−1], SE , D [1] to D [N]), the SI input signal is Lo, satisfying the desired setup and hold time. Thereafter, only the terminal D [N] transits from Lo to Hi while the clock signal CLK1 is in the Hi period. Then, the node N1 transitions from Hi to Lo. Thereafter, when the clock signal CLK1 transitions from Hi to Lo, in the circuit of FIG. 1, the node N1 and the node N2 are charged, but when the order of the node N1 is charged after the node N2, Node N2 is Hi and Node N1 is Lo. Therefore, the node N6 becomes Hi, and Glitch is generated at the node N7. If it is propagated to the output terminal Q, a malfunction occurs.
しかしながら、図15の回路では、ノードN1の反転回路INV13の出力の電位が電源電圧VDDから回路13B中の第1のp型MOSトランジスタ13B1の閾値電圧を引いた差以下にならないと、ノードN2は充電されないので、ノードN1がHiになってからでないと、ノードN2はHiにならない。つまり、ノードN6がHiになることはないので、誤動作が防止される。
However, in the circuit of FIG. 15, if the potential of the output of the inverting circuit INV13 at the node N1 is not less than or equal to the difference obtained by subtracting the threshold voltage of the first p-type MOS transistor 13B1 in the
更に、図18では、クロック信号CLK1がHiに遷移する場合、端子D[N]、S[N]が所望のセットアップとホールド時間を満たして、Hiであり、端子S[1]〜S[N−1]、SE、D[1]〜D[N−1]、SIの入力信号が、所望のセットアップとホールド時間を満たして、Loである。その後、クロック信号CLK1がHiの期間に、端子D[N]がHiからLoに遷移する。その後、クロック信号CLK1はHiからLoに遷移する。その際、ノードA1−1とノードN1とが充電されるが、そのp型MOSトランジスタのトランジスタばらつきによっては、ノードN1の方が先にn型MOSトランジスタの閾値電圧Vtnに達してしまう。このとき、ノードN2に貫通電流が流れてしまい、ノードN2にGlitchが生じ、ノードN7にそのGlitchが伝播し、出力端子Qが誤動作してしまう。 Further, in FIG. 18, when the clock signal CLK1 transits to Hi, the terminals D [N] and S [N] satisfy the desired setup and hold time and are Hi, and the terminals S [1] to S [N −1], SE, D [1] to D [N−1], and SI input signals satisfy the desired setup and hold times and are Lo. Thereafter, the terminal D [N] transits from Hi to Lo while the clock signal CLK1 is Hi. Thereafter, the clock signal CLK1 transits from Hi to Lo. At that time, the node A1-1 and the node N1 are charged. However, depending on the transistor variation of the p-type MOS transistor, the node N1 first reaches the threshold voltage Vtn of the n-type MOS transistor. At this time, a through current flows through the node N2, a Glitch is generated at the node N2, the Glitch is propagated to the node N7, and the output terminal Q malfunctions.
しかしながら、図15の回路では、p型MOSトランジスタ13AのソースをノードA1−1に接続する構成としているので、p型MOSトランジスタ13Aのドレインとソースとの間の電流特性は、p型MOSトランジスタ13Aのドレインとソースとの間の電圧が閾値電圧Vtp近傍まで、ドレインとソースとの間の電圧に対し、線形特性を示す。また、p型MOSトランジスタ13Aの基板電圧とソース電圧とを比較した場合、基板電圧の方が高いので、非常に高い抵抗素子としてあたかも振舞う。このため、ノードA1−1が最初に充電され、その後、ノードN1が充電され始める。このため、n型MOSトランジスタ1E−1のゲート電圧がそのn型MOSトランジスタの閾値電圧以下になった後に、n型MOSトランジスタ1E−2のゲート電圧が閾値電圧以上になり易いので、ノードN2の貫通電流は流れ難くなり、ノードN7のGlitchは起こらない。更に、図15では、p型MOSトランジスタ13B2のゲート、p型MOSトランジスタ13C2のゲートは、クロック信号CLK1に接続されている。
However, in the circuit of FIG. 15, since the source of the p-
このため、図12の回路では、ノードN2の放電が、ノードA1−2が電圧(VDD−Vtp)以上にならないと、開始されなかったが、図15では、クロック信号CLK1が電圧(VDD−Vtp)以上になると、ノードN2が放電される状態になるので、図12よりも高速にノードN2の動作が可能な利点がある。 Therefore, in the circuit of FIG. 12, the discharge of the node N2 is not started unless the node A1-2 becomes equal to or higher than the voltage (VDD-Vtp). However, in FIG. 15, the clock signal CLK1 is changed to the voltage (VDD-Vtp). ) Since the node N2 is discharged, there is an advantage that the operation of the node N2 can be performed at a higher speed than in FIG.
以上説明したように、p型MOSトランジスタ13B2のソースを電源、p型MOSトランジスタ13B2のドレインをp型MOSトランジスタ13B1のソースに接続し、第1のp型MOSトランジスタ13B1のドレインをノードN2に接続し、第2のp型MOSトランジスタ13B2のゲートをクロック信号CLK1に、p型MOSトランジスタ13B1のゲートをノードN1の反転回路INV13の出力に各々接続し、更に、p型MOSトランジスタ13C2のソースを電源に、p型MOSトランジスタ13C1のドレインをp型MOSトランジスタ13C1のソースに接続し、p型MOSトランジスタ13C1のドレインをノードN4に接続し、p型MOSトランジスタ13C2のゲートをクロック信号CLK1、p型MOSトランジスタ13C1のゲートをノードN1の反転回路INV13の出力に接続し、更に、p型MOSトランジスタ13AのソースをノードA1−1に接続することにより、ノードA1−1とノードN1との充電の順序、ノードN1、N2間の充電の順序、ノードN1、N4間の充電の順序が、p型MOSトランジスタのデバイスサイズの製造上のばらつきに左右されずに一意に決定するので、より頑強な回路構成が実現できる。
As described above, the source of the p-type MOS transistor 13B2 is connected to the power supply, the drain of the p-type MOS transistor 13B2 is connected to the source of the p-type MOS transistor 13B1, and the drain of the first p-type MOS transistor 13B1 is connected to the node N2. The gate of the second p-type MOS transistor 13B2 is connected to the clock signal CLK1, the gate of the p-type MOS transistor 13B1 is connected to the output of the inverting circuit INV13 of the node N1, and the source of the p-type MOS transistor 13C2 is connected to the power supply. The drain of the p-type MOS transistor 13C1 is connected to the source of the p-type MOS transistor 13C1, the drain of the p-type MOS transistor 13C1 is connected to the node N4, and the gate of the p-type MOS transistor 13C2 is connected to the clock signal CLK1, p-type MOS. Dora By connecting the gate of the register 13C1 to the output of the inverting circuit INV13 of the node N1, and further connecting the source of the p-
尚、p型MOSトランジスタ13AのソースをノードA1−1に接続する形を説明したが、p型MOSトランジスタ13Aのソースに、更に別のp型MOSトランジスタのドレインを接続し、そのソースを電源に接続し、そのゲートをノードA1−1の反転回路の出力に接続する構成でも、同様な効果を発揮する。つまり、本発明の意図するところは、ノードA1−1とノードN1との充電の順序、ノードN1、N2間の充電の順序、ノードN1、N4間の充電の順序が、p型MOSトランジスタのデバイスサイズの製造上のばらつきに左右されずに一意に決定する回路構成であれば良い。その回路構成は、様々な回路の組み合わせによって可能であるが、それらは本発明を逸脱するものではない。
In the above description, the source of the p-
(実施形態6)
図19では、図1の多入力フリップフロップにおけるダイナミック回路1C、1Dの別の回路図を示す。
(Embodiment 6)
FIG. 19 shows another circuit diagram of the
図19において、図1のダイナミック回路1C、1Dと異なる点は、ノードN3を充電するp型MOSトランジスタTr9の代わりに、第1及び第2のp型MOSトランジスタA13、N14Aを配置し、前記一方のp型MOSトランジスタN14Aでは、そのゲートにクロック信号CLK3を入力し、そのソースを電源に接続し、そのドレインをノードA2−2(即ち、第3のn型トランジスタ群A20〜AKの共通ソース)に接続し、更に他方のp型MOSトランジスタA13のソース、ドレインを、ノードN3とノードA2−2と(即ち、第3のn型トランジスタ群A20〜AKの共通ドレインと共通ソースと)に各々接続している点である。更に、ダイナミック回路1DのトランジスタTr14のゲート端子に、図1ではクロック信号CLK4を接続していたが、図19では、トランジスタTr14のゲート端子に、反転回路IN14の出力が接続されている。
19 differs from the
このような回路構成の利点としては、クロック信号CLK4にクロック信号CLK3と同位相が入力された場合、即ち、図19のようにクロック信号CLK3のみで駆動された場合に、更に低電圧の電源電圧で動作できる点である。なぜならば、図1の回路構成では、クロック信号CLK4とクロック信号CLK3とが同位相で入力されると、電源電圧がn型MOSトランジスタの閾値電圧近傍の低電圧(例えば、n型MOSトランジスタの閾値電圧が0.3Vで、電源電圧値が0.5V)では、クロック信号CLK3がLoからHiになると、トランジスタTr14のゲート端子よりもノードN3の方が放電する時間が圧倒的に遅くなり、本来はトランジスタTr13がカットオフされ、ノードN4がHiになる動作(つまり、端子S[1]〜S[N]と端子SEの何れかがHi)を行わなければならないにも関わらず、ノードN4はHiにならずに、Loになってしまう。 As an advantage of such a circuit configuration, when the same phase as the clock signal CLK3 is input to the clock signal CLK4, that is, when driven by only the clock signal CLK3 as shown in FIG. It is a point that can work with. This is because in the circuit configuration of FIG. 1, when the clock signal CLK4 and the clock signal CLK3 are input in the same phase, the power supply voltage is a low voltage near the threshold voltage of the n-type MOS transistor (for example, the threshold value of the n-type MOS transistor). When the voltage is 0.3 V and the power supply voltage value is 0.5 V), when the clock signal CLK3 changes from Lo to Hi, the time at which the node N3 is discharged is much slower than the gate terminal of the transistor Tr14. Although the transistor Tr13 is cut off and the node N4 becomes Hi (that is, any of the terminals S [1] to S [N] and the terminal SE is Hi), the node N4 is It becomes Lo without becoming Hi.
しかしながら、図19の構成では、クロック信号CLK3がLoからHiに遷移する際、ノードN3、A2−2は同時に放電を開始し、ノードN14Aが反転回路IN14のスイッチングレベル以下になると、トランジスタTr14のゲートの電圧は上がる。つまり、トランジスタTr14のゲートがHiになる前にノードN3がn型MOSトランジスタTr13の閾値電圧以下となるので、ノードN4には、トランジスタTr13、Tr14経由の貫通電流が起き難くなるので、図1の回路構成よりも低電圧動作が安定する。 However, in the configuration of FIG. 19, when the clock signal CLK3 transitions from Lo to Hi, the nodes N3 and A2-2 start discharging at the same time, and when the node N14A falls below the switching level of the inverting circuit IN14, the gate of the transistor Tr14 The voltage rises. That is, since the node N3 becomes equal to or lower than the threshold voltage of the n-type MOS transistor Tr13 before the gate of the transistor Tr14 becomes Hi, a through current through the transistors Tr13 and Tr14 hardly occurs at the node N4. Low voltage operation is more stable than the circuit configuration.
更に、クロック信号CLK3がHiからLoに遷移する際、p型MOSトランジスタA13のドレインとソースとの間の電流特性は、p型MOSトランジスタA13のドレインとソースとの間の電圧が閾値Vtp近傍まで、ドレインとソースとの間の電圧に対し、線形特性を示す。また、p型MOSトランジスタA13の基板電圧とソース電圧とを比較した場合、基板電圧の方が高いので、非常に高い抵抗素子としてあたかも振舞う。ノードA2−2の電位がp型MOSトランジスタA13の閾値電圧以上にならないと、ノードN3が充電されない。つまり、トランジスタTr14のゲートがある程度下がってからでないと、トランジスタTr13はONしない。また、ノードN4はクロック信号CLK3で充電されるので、ノードN4の電位には、トランジスタTr13がONすることによって生じるグリッチが起こり難くなり、結果として、ダイナミック回路A1、1Dに関連する誤動作が起こり難くなる。 Further, when the clock signal CLK3 transitions from Hi to Lo, the current characteristic between the drain and the source of the p-type MOS transistor A13 indicates that the voltage between the drain and the source of the p-type MOS transistor A13 is close to the threshold value Vtp. Shows a linear characteristic with respect to the voltage between the drain and the source. Further, when the substrate voltage and the source voltage of the p-type MOS transistor A13 are compared, the substrate voltage is higher, so that it behaves as a very high resistance element. The node N3 is not charged unless the potential of the node A2-2 becomes equal to or higher than the threshold voltage of the p-type MOS transistor A13. That is, the transistor Tr13 is not turned on until the gate of the transistor Tr14 is lowered to some extent. Further, since the node N4 is charged by the clock signal CLK3, a glitch caused by turning on the transistor Tr13 is less likely to occur in the potential of the node N4. As a result, a malfunction related to the dynamic circuits A1 and 1D is unlikely to occur. Become.
(実施形態7)
図20は、図11の応用例を示す。
(Embodiment 7)
FIG. 20 shows an application example of FIG.
図11では、入力データを2組に区分した多入力選択付フリップフロップであったが、図20では、各々の出力回路1Eのトランジスタを組み合わせて、ダイナミック回路1A〜1D、A1から成る多入力選択機能と、ダイナミック回路1A´〜1D´、A1´から成る多入力選択機能の出力に対するNANDロジックを構成している。
In FIG. 11, the input data is a flip-flop with multi-input selection divided into two sets, but in FIG. 20, the multi-input selection composed of
具体的には、一方のp型MOSトランジスタTr20とソース、ドレインを共通にして他方のP型MOSトランジスタTr20を配置し、一方のn型MOSトランジスタTr21と直列に他方のn型MOSトランジスタTr21を配置している。更に、p型MOSトランジスタTr20のドレインに接続された第1のインバータ回路INV15と、そのインバータINV15の出力を入力とする第2のインバータINV16とで構成される保持回路50において、第2のインバータINV16を構成するP型MOSトランジスタとTr60とN型MOSトランジスタTr61との間に、ダイナミック回路1A〜1D、A1における第2の出力ノードN2がゲートに接続されるn型MOSトランジスタ16Aを一段配置している(この構成は図11でも同様である)のに加えて、図20では、更に、ダイナミック回路1A’〜1D’、A1’の第2の出力ノードN2’がゲートに接続されるn型MOSトランジスタ16Bを一段直列に配置している。これによって、保持回路50の高速性を維持している。尚、これら2段のn型MOSトランジスタは、接地と第2のインバータ回路INV16を構成するn型MOSトランジスタTr61との間に配置しても良い。
Specifically, the other P-type MOS transistor Tr20 is arranged in common with the source and drain of one p-type MOS transistor Tr20, and the other n-type MOS transistor Tr21 is arranged in series with one n-type MOS transistor Tr21. is doing. Further, in the holding
尚、本実施形態では、NANDロジックの例を示したが、これに限らず、様々な複合ロジックが生成できることは言うまでもない。更に、ダイナミック回路1Aや1A’に関わるダイナミック論理部を様々なロジックに置き換えることにより、更に様々な複合ロジック機能を持ち備えたフリップフロップ回路が構成可能である。更に、入力された複数の信号から選択された1つの信号を複数に分岐させて、その各々に、NAND回路、NOR回路、EXOR回路などを接続し、その選択された1つの信号に対して異なる論理演算を施した複数の信号を出力する構成としても良い。また、トランジスタTr20やトランジスタTr21に更にMOSトランジスタを付加し、そのゲート端子を更に別の多入力ダイナミック回路の出力に接続することも、本発明を逸脱するものではない。
In this embodiment, an example of NAND logic has been described. However, the present invention is not limited to this example, and it goes without saying that various composite logics can be generated. Furthermore, by replacing the dynamic logic part related to the
図21は、図11の他の応用例であり、各々の出力回路におけるトランジスタTr21のソースとドレインとを共通に接続している。 FIG. 21 shows another application example of FIG. 11, in which the source and drain of the transistor Tr21 in each output circuit are connected in common.
(実施形態8)
図22は図11の別の応用例であり、スキャン入力回路のみをダイナミック回路1A´〜1D´、A1´に置いたものである。
(Embodiment 8)
FIG. 22 shows another application example of FIG. 11 in which only the scan input circuit is placed in the
ダイナミック回路1A´〜1D´、A1´、17B、17Cは、保持回路部17Eと出力端子Qの出力部とを、ダイナミック回路1A〜1D、A1から成る多入力選択機能のフリップフロップと共用しているスタティックタイプのフリップフロップである。更に、図11と異なる点は、n型MOSトランジスタ17Dのゲートをスキャンイネーブル信号SEの反転出力に接続している点である。
The
このような回路構成を採用することにより、スキャンイネーブル信号が活性化されている時は、トランジスタTr22、Tr20はカットオフされ、回路素子17B、17Cのみが動作する。この回路の利点は、ノードN1の容量を削減でき、通常パスでは、ダイナミックタイプのフリップフロップを用いることにより高速化が達成され、スキャンパスにおいては、スタティックタイプのフリップフロップを用いることにより、スキャン入力時のホールド時間が短縮され、スキャンシフト動作のマージン確保に有効な点である。
By adopting such a circuit configuration, when the scan enable signal is activated, the transistors Tr22 and Tr20 are cut off and only the
尚、ダイナミック回路の出力回路部とスタティック回路の出力部とを出力回路部17Fに組み合わせることにより、更に様々な論理機能をもつフリップフロップ回路が構成可能であることは言うまでもない。本発明では、上述したように、ダイナミック回路とスタティック回路との長所を入力信号の機能やスペックの要望に併せて使い分けることができる。
It goes without saying that flip-flop circuits having various logic functions can be configured by combining the output circuit portion of the dynamic circuit and the output portion of the static circuit with the
以上、8つの実施形態について説明したが、そのうち1つの実施形態での半導体集積回路の回路構成の一部を、他の7つの実施形態の何れかの回路構成の一部と入れ替えることは、当業者にとって容易である。例えば、図8のダイナミック回路1Bを図9のダイナミック回路1Bと入れ替えても良い。
Although the eight embodiments have been described above, replacing a part of the circuit configuration of the semiconductor integrated circuit in one of the embodiments with a part of the circuit configuration of any of the other seven embodiments is not appropriate. Easy for contractors. For example, the
以上説明したように、本発明では、選択信号の何れもが活性化せずに全てのデータが選択されない状態となっても、保持回路の出力信号を前回値に良好に保持することが可能であるので、データ選択機能付きのダイナミック型フリップフロップ回路等として有用である。 As described above, according to the present invention, it is possible to satisfactorily hold the output signal of the holding circuit at the previous value even when none of the selection signals is activated and all the data is selected. Therefore, it is useful as a dynamic flip-flop circuit with a data selection function.
また、本発明では、入力されるデータが既に保持回路からの出力信号の値と一致する場合には、ダイナミック型フリップフロップ回路の少なくとも一部の動作を強制的に停止させることができるので、無駄な動作を抑制して、一層の低消費電力を行う半導体集積回路などに適用すると、好適である。 Further, according to the present invention, when the input data already matches the value of the output signal from the holding circuit, the operation of at least a part of the dynamic flip-flop circuit can be forcibly stopped. Therefore, it is suitable to apply to a semiconductor integrated circuit or the like that suppresses the operation and further reduces power consumption.
1A NOR型の第1ダイナミック回路
2A NOR型の第1ダイナミック回路
1B NAND型の第2ダイナミック回路
1C NOR型の第3ダイナミック回路 (非選択状態検出回路)
2C NOR型の第3ダイナミック回路(一致検出回路)
1D NAND型の第4ダイナミック回路
1E 出力回路
Tr20 第1のp型トランジスタ
Tr21 第1のn型トランジスタ
Tr22 第2のn型トランジスタ
1F 保持回路
IN5 第1のインバータ回路
IN6 第2のインバータ回路
Tr27 第1のp型トランジスタ
Tr28 第1のn型トランジスタ
Tr29 第2のn型トランジスタ
1G 出力回路
70 差動回路
71 OR回路
Tr36 n型トランジスタ(制御トランジスタ)
Tr37 n型トランジスタ(抵抗素子)
1H クロック生成回路(信号生成回路)
75 短パルス生成回路
NAND1 NAND回路
1A NOR type first
2C NOR type third dynamic circuit (coincidence detection circuit)
1D NAND-type fourth
Tr37 n-type transistor (resistance element)
1H clock generation circuit (signal generation circuit)
75 Short pulse generation circuit NAND1 NAND circuit
Claims (31)
前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態を検出する非選択状態検出回路を備えて、
前記非選択状態検出回路において前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態が検出されたとき、前回に選択されたデータの変化を防止して前記保持回路の出力データを保持する
ことを特徴とする半導体集積回路。 In a semiconductor integrated circuit that receives a clock, a plurality of data, and a plurality of selection signals for selecting each data, and outputs one data selected by the selection signal to a holding circuit when the clock transitions,
A non-selection state detection circuit that detects a state in which all of the plurality of selection signals does not select any of the plurality of data;
When a state in which all of the plurality of selection signals do not select any of the plurality of data is detected in the non-selection state detection circuit, the change in the data selected last time is prevented, and the output data of the holding circuit The semiconductor integrated circuit characterized by holding.
第2のクロック及び前記第1ダイナミック回路の第1の出力ノードの信号が入力され、前記第2のクロックの第1期間又は第2期間において、前記第1ダイナミック回路の第1の出力ノードの電荷が放電された場合には第2の出力ノードの電荷を保持する一方、前記第1の出力ノードの電荷が保持された場合には前記第2の出力ノードの電荷を放電するNAND型の第2ダイナミック回路とを備えた半導体集積回路において、
第3のクロック、及び前記複数のデータの各々を選択する複数の選択信号が入力され、前記第3のクロックの第1期間において電荷が第3の出力ノードに充電され、第2期間において、前記複数の選択信号の全てが前記複数のデータの何れをも選択しない場合には前記第3の出力ノードの電荷を保持するNOR型の第3ダイナミック回路と、
第4のクロック及び前記第3ダイナミック回路の第3の出力ノードの信号が入力され、前記第4のクロックの第1期間又は第2期間において、前記第3ダイナミック回路の第3の出力ノードの電荷が保持された場合に第4の出力ノードの電荷を放電するNAND型の第4ダイナミック回路とを備え、
前記第2ダイナミック回路は、前記第4ダイナミック回路の第4の出力ノードの信号が入力され、前記第4の出力ノードの電荷が放電された場合には、前記第1ダイナミック回路の第1の出力ノードの電荷が保持された場合においても前記第2の出力ノードの電荷を保持する
ことを特徴とする半導体集積回路。 The first clock and the plurality of data are input, and the charge is the first in the first period which is one of the period from the rising edge to the falling edge and the period from the falling edge to the rising edge of the first clock. When the output node is charged and the values of the plurality of data all match in the second period, which is the other period, the charge of the first output node is held, while at least one of the plurality of data A NOR-type first dynamic circuit that discharges the charge of the first output node when the two do not match,
The second clock and the signal of the first output node of the first dynamic circuit are input, and the charge of the first output node of the first dynamic circuit is the first period or the second period of the second clock. Is discharged when the first output node is discharged, while the second output node is discharged when the first output node is held. In a semiconductor integrated circuit comprising a dynamic circuit,
A third clock and a plurality of selection signals for selecting each of the plurality of data are input, and a charge is charged in a third output node in a first period of the third clock, and in a second period, A NOR-type third dynamic circuit that holds the charge of the third output node when all of the plurality of selection signals do not select any of the plurality of data;
The fourth clock and the signal of the third output node of the third dynamic circuit are input, and the charge of the third output node of the third dynamic circuit in the first period or the second period of the fourth clock. A NAND-type fourth dynamic circuit that discharges the charge of the fourth output node when is held,
The second dynamic circuit receives a signal from the fourth output node of the fourth dynamic circuit, and when the electric charge at the fourth output node is discharged, the first output of the first dynamic circuit. A semiconductor integrated circuit characterized by holding the charge of the second output node even when the charge of the node is held.
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、物理配置上、前記NOR型の第1ダイナミック回路よりも前記NAND型の第2ダイナミック回路に近接している
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The NOR-type third dynamic circuit and the NAND-type fourth dynamic circuit are closer to the NAND-type second dynamic circuit than the NOR-type first dynamic circuit in terms of physical arrangement. A semiconductor integrated circuit.
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、前記NOR型の第1ダイナミック回路よりも高速で動作する
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The NOR type third dynamic circuit and the NAND type fourth dynamic circuit operate at a higher speed than the NOR type first dynamic circuit.
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、前記NOR型の第1ダイナミック回路よりも供給電圧が高い
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The NOR-type third dynamic circuit and the NAND-type fourth dynamic circuit have a higher supply voltage than the NOR-type first dynamic circuit.
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、物理配置上、半導体基板に形成された素子分離領域からの距離が前記NOR型の第1ダイナミック回路よりも遠い位置にある
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The NOR type third dynamic circuit and the NAND type fourth dynamic circuit are located farther from the element isolation region formed on the semiconductor substrate than the NOR type first dynamic circuit in terms of physical arrangement. A semiconductor integrated circuit.
選択されたデータを受け、この選択データを出力する出力回路を有し、
前記出力回路は、
前記NOR型の第1ダイナミック回路の出力、及び前記NAND型の第2ダイナミック回路の出力の反転出力を受けるNOR回路と、
前記NOR回路の出力がゲートに入力される第1のn型トランジスタと、
前記NAND型の第2ダイナミック回路の出力がゲートに入力される第1のp型トランジスタと有し、
前記第1のn型トランジスタと前記第1のp型トランジスタとは、ドレイン同士が接続されている
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
An output circuit for receiving the selected data and outputting the selected data;
The output circuit is
A NOR circuit that receives an output of the NOR-type first dynamic circuit and an inverted output of the output of the NAND-type second dynamic circuit;
A first n-type transistor in which an output of the NOR circuit is input to a gate;
A first p-type transistor having an output of the NAND-type second dynamic circuit input to a gate;
A drain is connected to the first n-type transistor and the first p-type transistor. A semiconductor integrated circuit, wherein:
前記出力回路は、
更に、前記NAND型の第4ダイナミック回路の出力がゲートに入力される第2のn型トランジスタを有し、
前記第1のn型トランジスタのソースに前記第2のn型トランジスタのドレインが接続される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 7, wherein
The output circuit is
Furthermore, it has a second n-type transistor in which the output of the NAND-type fourth dynamic circuit is input to the gate,
A semiconductor integrated circuit, wherein a drain of the second n-type transistor is connected to a source of the first n-type transistor.
前記出力回路の2つの出力端子となる前記第1のn型トランジスタのドレイン及び前記第1のp型トランジスタのドレインには、前記選択データを保持する保持回路が接続される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 7, wherein
A holding circuit for holding the selection data is connected to a drain of the first n-type transistor and a drain of the first p-type transistor which are two output terminals of the output circuit. Integrated circuit.
前記保持回路は、
前記出力回路の前記第1のp型トランジスタのドレインが入力側に接続された第1のインバータ回路と、
前記第1のインバータ回路の出力が入力され、第1のn型トランジスタ及び第1のP型トランジスタが直列接続されて成る第2のインバータ回路と、
前記NAND型の第2ダイナミック回路の出力を受ける第2のn型トランジスタとを有し、
前記第2のn型トランジスタは、前記第2のインバータ回路のn型トランジスタとp型トランジスタとの間、又は前記第2のインバータ回路のn型トランジスタと接地との間に配置される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 9, wherein
The holding circuit is
A first inverter circuit in which a drain of the first p-type transistor of the output circuit is connected to an input side;
A second inverter circuit in which an output of the first inverter circuit is input and a first n-type transistor and a first P-type transistor are connected in series;
A second n-type transistor receiving the output of the NAND-type second dynamic circuit,
The second n-type transistor is disposed between the n-type transistor and the p-type transistor of the second inverter circuit, or between the n-type transistor of the second inverter circuit and the ground. A semiconductor integrated circuit.
選択されたデータを受け、この選択データを出力する出力回路を有し、
前記出力回路は、
差動入力端子及び差動出力端子を有する差動回路と、
前記NOR型の第1ダイナミック回路の出力と、前記NAND型の第2ダイナミック回路の出力の反転出力とが入力されるOR回路とを有し、
前記OR回路の出力は、前記差動回路の差動入力端子の一方に入力され、
前記差動回路の差動入力端子の他方には、前記NAND型の第2ダイナミック回路の出力が入力される
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
An output circuit for receiving the selected data and outputting the selected data;
The output circuit is
A differential circuit having a differential input terminal and a differential output terminal;
An OR circuit to which an output of the NOR-type first dynamic circuit and an inverted output of the output of the NAND-type second dynamic circuit are input;
The output of the OR circuit is input to one of the differential input terminals of the differential circuit,
The semiconductor integrated circuit, wherein the output of the second NAND dynamic circuit is input to the other differential input terminal of the differential circuit.
前記差動回路には、前記差動回路の差動増幅動作を可能にする制御トランジスタが備えられ、
前記制御トランジスタは、
ドレインが前記差動回路のソースに接続され、ソースが接地され、ゲートに制御信号を受けるn型トランジスタにより構成される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 11, wherein
The differential circuit includes a control transistor that enables a differential amplification operation of the differential circuit,
The control transistor is
A semiconductor integrated circuit comprising: an n-type transistor having a drain connected to a source of the differential circuit, a source grounded, and a gate receiving a control signal.
前記制御トランジスタには、並列に抵抗素子が接続されている
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 12, wherein
A resistance element is connected in parallel to the control transistor. A semiconductor integrated circuit, wherein:
前記制御トランジスタのゲートに与える制御信号を生成する信号生成回路を有し、
前記信号生成回路は、
クロック信号から短パルスを生成する短パルス生成回路と、
前記短パルス及び、前記前記NAND型の第4ダイナミック回路の出力が入力されるNAND回路とを有し、
前記NAND回路の出力が前記制御信号として前記制御トランジスタのゲートに与えられる
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 12, wherein
A signal generation circuit for generating a control signal to be applied to the gate of the control transistor;
The signal generation circuit includes:
A short pulse generation circuit for generating a short pulse from a clock signal;
A NAND circuit to which the short pulse and the output of the NAND type fourth dynamic circuit are input,
An output of the NAND circuit is given to the gate of the control transistor as the control signal. A semiconductor integrated circuit, wherein:
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、それ等を構成するトランジスタのしきい値電圧が、前記NOR型の第1ダイナミック回路を構成するトランジスタのしきい値電圧よりも低い
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
In the NOR type third dynamic circuit and the NAND type fourth dynamic circuit, the threshold voltage of the transistors constituting them is more than the threshold voltage of the transistors constituting the NOR type first dynamic circuit. A semiconductor integrated circuit characterized by being low.
前記第1、第2、第3及び第4のクロック信号は、1つのクロック信号で共用される
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The semiconductor integrated circuit characterized in that the first, second, third and fourth clock signals are shared by one clock signal.
前記第2ダイナミック回路には、前記第3ダイナミック回路の前記第3の出力ノードの反転ノードが接続され、
前記第2ダイナミック回路は、
前記第3の出力ノードの反転ノードに電荷が充電され且つ前記第4ダイナミック回路の前記第4の出力ノードの電荷が保持された場合には、前記第2ダイナミック回路の前記第2の出力ノードの電荷を放電し、
前記第3の出力ノードの反転ノードの電荷が保持され且つ前記第4の出力ノードの電荷が放電された場合には、前記第2の出力ノードの電荷を保持する
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
An inversion node of the third output node of the third dynamic circuit is connected to the second dynamic circuit,
The second dynamic circuit includes:
When the charge of the inversion node of the third output node is charged and the charge of the fourth output node of the fourth dynamic circuit is held, the second output node of the second dynamic circuit Discharging the charge,
The semiconductor integrated circuit, wherein the charge of the inversion node of the third output node is held and the charge of the second output node is held when the charge of the fourth output node is discharged. .
前記第3ダイナミック回路は、前記第3のクロック信号がゲートに入力される第1のn型トランジスタと、前記第1のn型トランジスタのドレインにソースが共通に接続された第2のn型トランジスタ群と、前記第2のn型トランジスタ群のドレインにソースが共通に接続された第3のn型トランジスタ群とを有し、
前記第2のn型トランジスタ群のゲートの電位のうち少なくとも1つのゲートの電位は電源電位に、他のゲートの電位は接地電位に設定され、
前記第3のn型トランジスタ群のゲートは、各々、前記複数の選択信号の何れかに接続され、前記第3のn型トランジスタ群のドレインは共通に前記第3の出力ノードに接続されており、
前記第2ダイナミック回路には、前記第3ダイナミック回路の前記第3の出力ノードの反転ノードが接続され、
前記第4ダイナミック回路には、前記第3の出力ノードに加え、前記第2のn型トランジスタ群の共通に接続されたドレインの反転ノードが接続されており、
前記第2ダイナミック回路は、
前記第3の出力ノードの反転ノードに電荷が充電され且つ前記第4ダイナミック回路の前記第4の出力ノードの電荷が保持された場合には、前記第2ダイナミック回路の前記第2の出力ノードの電荷を放電し、
前記第3の出力ノードの反転ノードの電荷が保持され且つ前記第4の出力ノードの電荷が放電された場合には、前記第2の出力ノードの電荷を保持する
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The third dynamic circuit includes a first n-type transistor to which the third clock signal is input to a gate, and a second n-type transistor having a source connected in common to the drain of the first n-type transistor. A group, and a third n-type transistor group having a source connected in common to the drain of the second n-type transistor group,
Of the gate potentials of the second n-type transistor group, at least one gate potential is set to the power supply potential, and the other gate potentials are set to the ground potential.
The gates of the third n-type transistor group are each connected to one of the plurality of selection signals, and the drains of the third n-type transistor group are commonly connected to the third output node. ,
An inversion node of the third output node of the third dynamic circuit is connected to the second dynamic circuit,
In addition to the third output node, the fourth dynamic circuit is connected to an inversion node of the drain connected in common to the second n-type transistor group,
The second dynamic circuit includes:
When the charge of the inversion node of the third output node is charged and the charge of the fourth output node of the fourth dynamic circuit is held, the second output node of the second dynamic circuit Discharging the charge,
The semiconductor integrated circuit, wherein the charge of the inversion node of the third output node is held and the charge of the second output node is held when the charge of the fourth output node is discharged. .
前記第3のダイナミック回路は、前記第3のクロック信号がゲートに入力される第1のn型トランジスタと、ソースが共通に接続された第3のn型トランジスタ群を有し、
前記第3のn型トランジスタ群のゲートは、各々、前記複数の選択信号の何れかに接続され、前記第3のn型トランジスタ群のドレインは共通に前記第3の出力ノードに接続されており、
前記第4ダイナミック回路は、
前記第3の出力ノードの電荷が保持された場合には、前記第4の出力ノードの電荷を放電し、
前記第3の出力ノードの電荷が放電された場合には、前記第4の出力ノードの電荷を保持する
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The third dynamic circuit includes a first n-type transistor to which the third clock signal is input to a gate, and a third n-type transistor group having sources connected in common.
The gates of the third n-type transistor group are each connected to one of the plurality of selection signals, and the drains of the third n-type transistor group are commonly connected to the third output node. ,
The fourth dynamic circuit includes:
When the charge of the third output node is held, the charge of the fourth output node is discharged,
The charge of the fourth output node is held when the charge of the third output node is discharged. The semiconductor integrated circuit, wherein
前記第3ダイナミック回路は、前記第3のクロック信号がゲートに入力され、ドレインが前記第3のn型トランジスタ群のソースに接続された第1のp型トランジスタと、前記第3のクロック信号がゲートに入力され、ソースが前記第3のn型トランジスタ群のドレインに接続され且つドレインが前記第3のn型トランジスタ群のソースに接続された第2のp型トランジスタを更に備える
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 18 or 19 ,
In the third dynamic circuit, the third clock signal is input to the gate, the drain is connected to the source of the third n-type transistor group, and the third clock signal is input to the third dynamic circuit. And a second p-type transistor having a gate input, a source connected to a drain of the third n-type transistor group, and a drain connected to a source of the third n-type transistor group. A semiconductor integrated circuit.
前記第1の出力ノードに充電される電荷は、前記第3の出力ノードから供給される
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The semiconductor integrated circuit, wherein the charge charged in the first output node is supplied from the third output node.
前記第2の出力ノードに充電される電荷は、前記第1の出力ノードから供給される
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The semiconductor integrated circuit characterized in that the charge charged in the second output node is supplied from the first output node.
前記第4の出力ノードに充電される電荷は、前記第1の出力ノードから供給される
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The semiconductor integrated circuit, wherein the charge charged in the fourth output node is supplied from the first output node.
前記第1ダイナミック回路は、ゲートが前記第1ダイナミック回路の前記第1の出力ノードの反転出力に接続された第1のp型トランジスタと、ゲートが前記第1のクロック信号に接続された第2のp型トランジスタを備え、
前記第1p型トランジスタと第2のp型トランジスタとは、直列接続されており、一方のp型トランジスタのソースが電源に接続され、他方のp型トランジスタのドレインが前記第4の出力ノード又は前記第2の出力ノードに接続される
ことを特徴とする半導体集積回路。 3. The semiconductor integrated circuit according to claim 2, wherein
The first dynamic circuit includes a first p-type transistor having a gate connected to an inverted output of the first output node of the first dynamic circuit, and a second having a gate connected to the first clock signal. P-type transistor
The first p-type transistor and the second p-type transistor are connected in series, the source of one p-type transistor is connected to a power supply, and the drain of the other p-type transistor is the fourth output node or the A semiconductor integrated circuit connected to the second output node.
前記第2のn型トランジスタ群のゲートのうち少なくとも1つのゲートの電位は、電位設定トランジスタを介して電源電位に接続され、前記第2のn型トランジスタ群と前記電位設定トランジスタとは同一のスタンダードセル内に配置される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 18 , wherein
The potential of at least one of the gates of the second n-type transistor group is connected to a power supply potential via a potential setting transistor, and the second n-type transistor group and the potential setting transistor are the same standard. A semiconductor integrated circuit characterized by being arranged in a cell.
前記電位設定トランジスタは、そのドレインが前記第2のn型トランジスタ群のゲートのうち少なくとも1つのゲートに接続された前記p型トランジスタであり、
前記同一のスタンダードセル内に、ソースが接地され且つドレイン及びゲートが前記電位設定トランジスタに接続されたn型トランジスタを備える
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 25, wherein
The potential setting transistor is the p-type transistor having a drain connected to at least one gate of the gates of the second n-type transistor group;
A semiconductor integrated circuit comprising an n-type transistor having a source grounded and a drain and a gate connected to the potential setting transistor in the same standard cell.
各々の第1のn型トランジスタのソース同士及びドレイン同士が共通に接続され、
各々の第1のp型トランジスタのソース同士及びドレイン同士が共通に接続される
ことを特徴とする半導体集積回路。 A semiconductor integrated circuit comprising two semiconductor integrated circuits according to claim 7,
The sources and drains of each first n-type transistor are connected in common,
A semiconductor integrated circuit, wherein the sources and drains of each first p-type transistor are connected in common.
各々の前記出力回路を用いて、論理が形成されている
ことを特徴とする半導体集積回路。 A semiconductor integrated circuit comprising two semiconductor integrated circuits according to claim 7,
A logic is formed by using each of the output circuits. A semiconductor integrated circuit, wherein:
各々の前記出力回路が有する前記第1のp型トランジスタのドレイン同士が共通に接続される第1のインバータ回路と、前記第1のインバータ回路の出力が入力される第2のインバータ回路とにより、保持回路が構成され、
前記第2のインバータ回路を構成するn型トランジスタとp型トランジスタとの間、又は前記n型トランジスタと接地との間に、各々、対応する前記第1のp型トランジスタとゲートとを共通にするn型トランジスタが直列に配置される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 28, wherein
A first inverter circuit in which drains of the first p-type transistors of each of the output circuits are connected in common, and a second inverter circuit to which an output of the first inverter circuit is input; Holding circuit is configured,
The corresponding first p-type transistor and the gate are made common between the n-type transistor and the p-type transistor constituting the second inverter circuit or between the n-type transistor and the ground, respectively. A semiconductor integrated circuit, wherein n-type transistors are arranged in series.
前記出力回路は、前記スタティック型フリップフロップの出力が入力され、前記選択されたデータと前記スタティック型フリップフロップの出力との何れか一方を出力する
ことを特徴とする半導体集積回路。 A semiconductor integrated circuit comprising the semiconductor integrated circuit according to claim 7 and a static flip-flop,
The output circuit receives the output of the static flip-flop, and outputs either the selected data or the output of the static flip-flop.
前記スタティック型フリップフロップには、スキャンテスト用データが入力される
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 30, wherein
Scan test data is input to the static flip-flop. A semiconductor integrated circuit, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005194608A JP4814561B2 (en) | 2004-07-27 | 2005-07-04 | Semiconductor integrated circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004218244 | 2004-07-27 | ||
JP2004218244 | 2004-07-27 | ||
JP2005194608A JP4814561B2 (en) | 2004-07-27 | 2005-07-04 | Semiconductor integrated circuit |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010281370A Division JP2011066941A (en) | 2004-07-27 | 2010-12-17 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006067559A JP2006067559A (en) | 2006-03-09 |
JP4814561B2 true JP4814561B2 (en) | 2011-11-16 |
Family
ID=36113579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005194608A Expired - Fee Related JP4814561B2 (en) | 2004-07-27 | 2005-07-04 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4814561B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014195241A (en) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01286609A (en) * | 1988-05-13 | 1989-11-17 | Nec Ic Microcomput Syst Ltd | D-type flip-flop circuit |
JPH0815252B2 (en) * | 1991-03-27 | 1996-02-14 | 松下電器産業株式会社 | Flip-flop circuit |
JPH10163820A (en) * | 1996-12-05 | 1998-06-19 | Kawasaki Steel Corp | Semiconductor device |
JP2000013195A (en) * | 1998-06-24 | 2000-01-14 | Nec Corp | Low power consumption circuit and integrated circuit containing the same |
JP3652668B2 (en) * | 2001-06-04 | 2005-05-25 | 松下電器産業株式会社 | Semiconductor integrated circuit |
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Publication number | Publication date |
---|---|
JP2006067559A (en) | 2006-03-09 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100901 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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