【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路におけるα線対策技術に関し、特にランダムロジックに設けられるようなフリップフロップ回路の耐α線強度を高くする技術に関する。
【０００２】
【従来の技術】
半導体集積回路、特に論理集積回路においては、データもしくは信号のレベルを一時的に保持する回路としてフリップフロップ型のラッチ回路がよく使用される。
【０００３】
ところで、半導体集積回路においては、素子の微細化に伴ないフリップフロップ回路内に蓄積する電荷量が小さくなるため、α線により発生した電荷による電位の反転を起こし易くなる。特にフリップフロップ回路は、半導体集積回路内に数多く使用されるとともに構成素子数も多いので最も小さな素子で構成されることが多い。また、一度反転すると、次に正常な値が取り込まれるまで誤った値が出力され続けるため、影響も大きい。そのため、一層α線による誤動作が起き易い。そこで、従来かかるα線に対する対策として、フリップフロップ回路の内部ノードに積極的に容量を付けたり、わざと寄生容量を増加するなどの技術が提案されている（例えば特許文献１）。
【０００４】
また、入力端子を共通にした３個以上のフリップフロップと、これらに保持された論理のうち過半数を占める論理に応じてハイレベル又はロウレベルの信号を出力する多数決論理回路とを備えたα線保証フリップフロップ回路についても提案されている（例えば特許文献２）。
【０００５】
【特許文献１】
特開平１０−１９９９９６号公報
【特許文献２】
特開２００２−１８５３０９号公報
【０００６】
【発明が解決しようとする課題】
半導体集積回路は半導体素子（以下、単に素子ともいう）のサイズと動作周波数がほぼ反比例の関係にあり、動作周波数の増加による消費電力の増加を抑えるため、フリップフロップ回路は半導体素子の微細化に比例して内部ノードの寄生容量も減少するように設計されることが多い。一方、α線がフリップフロップ回路内を通過することにより発生する電荷量は素子の微細化に伴い減少するが、その減少量は素子の微細化による内部ノードの寄生容量の減少量よりも小さい。
【０００７】
そのため、内部ノードに容量を付けるというα線対策では、素子の微細化が進むにつれてフリップフロップ回路内に相対的に大きな容量が必要となり、動作速度や消費電力、占有面積が犠牲になる。また、フリップフロップ回路を構成する素子のサイズを変えたり、あるいは使用する電源電圧の値を変えるたびに、フリップフロップ回路の内部ノードに付けるべき容量の大きさを見積もりし直さなければならず、設計負担が大きくなるという問題点があることが明らかとなった。
【０００８】
さらに、ＣＭＯＳ−ＬＳＩなどではスタンバイ電流を減らすためにしきい値の高いＭＯＳトランジスタを使用して論理回路を構成することがあるが、ＭＯＳトランジスタのしきい値を高くすると駆動力が低下してオン抵抗が大きくなり、α線により電位が変化したノードの電位が元にもどりにくくなり、戻る前に次段の論理ゲートが応答して誤動作を起こしやすくなるという不具合がある。また、ＬＳＩは低電源電圧化が進んでいるが、電源電圧が低下してＭＯＳトランジスタの駆動力が低下した場合や内部ノードの蓄積電荷量が減少した場合も同様に誤動作を起こしやすくなる。
【０００９】
また、特許文献２のデータ保持回路では、そのフリップフロップの構成や多数決論理回路の構成にトランジスタ個数の削減や論理段数の低減を図る余地があると考えられた。
【００１０】
この発明の目的は、ランダムロジックに設けられるようなフリップフロップ回路を、半導体素子が微細化されても耐α線強度を保証でき、且つ、少ない素子数および最少の論理段数で形成可能な半導体集積回路技術を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、３個以上のフリップフロップと、これらに保持された論理のうち過半数を占める値に応じた信号を出力する多数決回路とからなるデータ保持回路であって、上記フリップフロップに含まれるラッチ回路を少なくとも１個が小さな駆動力を有する２個のインバータ回路を互いに一方の出力端子を他方の入力端子に接続させてなる構成とするとともに、多数決回路を例えばしきい値電圧が電源電圧の１／２近傍に設定されたインバータ回路などにより構成し、複数のフリップフロップの出力が合成された電圧に応じて論理信号を出力させる構成としたものである。
【００１２】
このような手段によれば、複数のフリップフロップと多数決回路により正しいラッチデータを再現できるため、素子サイズが小さくなっても見かけ上高い耐α線強度が得られるとともに、フリップフロップのラッチや多数決回路の工夫された構成によりさらに全体の素子数やセル面積の低減および論理段数の削減を図ることが出来る。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明を適用したα線保証フリップフロップ回路の基本構成を示す図である。
本実施例のα線保証フリップフロップ回路（データ保持回路）１０は、データ入力端子Ｄが結合された３個以上のフリップフロップＦＦ１，ＦＦ２…と、これらのフリップフロップＦＦ１，ＦＦ２…の出力を受けてこれらのフリップフロップＦＦ１，ＦＦ２…の保持データのうち過半数を占める値に応じた論理出力を行う多数決回路ＭＪＲとから構成され、例えばα線入射により何れかのフリップフロップＦＦ１，ＦＦ２…の保持データが反転したとしても多数決回路ＭＪＲによりα線による信号の変化が無視されて正常な出力が得られるものである。
このα線保証フリップフロップ回路１０は、例えばクロック同期型のフリップフロップとして動作するもので、個々のフリップフロップＦＦ１，ＦＦ２…はクロック端子が結合されて共通のクロック信号ＣＫが供給されるようになっている。
【００１４】
図２と図３には、複数のフリップフロップＦＦ１〜ＦＦ３に含まれるラッチ部の回路図の一例を示す。
複数のフリップフロップＦＦ１，ＦＦ２…には１段又は複数段のラッチ部がそれぞれ含まれるが、このラッチ部は、図２に示されるように、第１のインバータＩＮＶ２と駆動力の小さな第２のインバータＩＮＶ３とを、互いに一方の入力端子を他方の出力端子に接続してなるラッチ２０、ならびに、このラッチ２０に入力信号を入力又は遮断するゲート回路としての伝送ゲートＴＧとから構成される。
【００１５】
駆動力の小さいインバータＩＮＶ３は、ラッチ２０の入力側に出力端子が接続され、前段の回路（例えばインバータＩＮＶ１）と比較してその駆動力が小さく（例えば１０〜３０％）形成されている。それにより、保持データと逆相の信号が入力された場合でもラッチ２０の状態を速やかに反転させることが出来る。
【００１６】
図４にはフリップフロップＦＦ１，ＦＦ２…に内蔵されるラッチの回路構成例を示す。
例えば、回路のセル面積の低減を図るため、前段の回路（インバータＩＮＶ１）を半導体プロセスに従った通常の駆動力に構成した場合には、小さいインバータＩＮＶ３は後述の方法により通常のインバータの１０〜３０％の駆動力に形成される。ラッチ２０を構成するもう一方のインバータＩＮＶ２は後段の回路を駆動することを考慮すれば通常の駆動力に構成される。
【００１７】
０．１８μｍプロセスの場合には、拡散層に配線を所定本（例えば５本）接続可能な大きさのＭＯＳトランジスタ（すなわちゲート幅が１．８μｍ程度）が通常のＭＯＳトランジスタの大きさとして設定されるので、図４に示すように、ラッチ２０を構成する通常の駆動力のインバータＩＮＶ２はゲート幅が１．８μｍのＮチャネルＭＯＳトランジスタＱ１および同一ゲート幅のＰチャネルＭＯＳトランジスタＱ２とを電源電圧間に直列に接続した構成となる。
【００１８】
このような場合、駆動力の小さいインバータＩＮＶ３は、拡散層に接続可能な配線本数を少なくすることで構成素子のゲート幅を通常の半分以下（例えば０．６μｍや０．３μｍ）にするとともに、２個のＰチャネルＭＯＳトランジスタＱ３，Ｑ４と２個のＮチャネルＭＯＳトランジスタＱ５，Ｑ６とを電源電圧間に直列に接続することで所望の駆動力のものを構成することが出来る。ＭＯＳトランジスタＱ３〜Ｑ６の各ゲート電極は結合して入力端子とし、中間のＰチャネルＭＯＳトランジスタＱ４とＮチャネルＭＯＳトランジスタＱ５との接続ノードを出力端子としてインバータＩＮＶ３を構成する。
【００１９】
ラッチ部に備わるゲート回路は、図２に示したようなＭＯＳトランジスタのチャネル間に信号を伝送するタイプのものに限られず、図３に示すようにクロック信号ＣＫ等により電源電圧Ｖｃｃ，ＧＮＤを供給又は遮断することでインバータ回路をアクティブ又はハイインピーダンスにするクロックドインバータＩＮＶ１０を用いることも出来る。
【００２０】
図５には、図１の多数決回路ＭＪＲをＮＡＮＤゲートからなる組合せ論理回路で構成した一例を示す。
図５の多数決回路ＭＪＲは、複数のフリップフロップＦＦ１，ＦＦ２…が３個の場合には、例えば各フリップフロップＦＦ１，ＦＦ２，ＦＦ３の出力を受ける３個の２入力ＮＡＮＤ回路Ｇ１，Ｇ２，Ｇ３と、これらのＮＡＮＤ回路の出力を受ける３入力ＮＡＮＤ回路Ｇ４とにより構成することが出来る。
【００２１】
このような多数決回路ＭＪＲによれば、３個のフリップフロップＦＦ１〜ＦＦ３の出力のうち過半数を占める論理の値に応じた論理出力を行うことが出来る。また、２入力や３入力のＮＡＮＤ回路Ｇ１〜Ｇ３，Ｇ４はともに論理段数が１段で構成可能であるので、この多数決回路ＭＪＲの信号遅延は論理段数で２段分となり信号遅延を小さくすることが出来る。ただし、１段の論理段数で構成した３入力ＮＡＮＤ回路Ｇ４はロウレベルの出力が弱いという特性があるため、この特性を回避するためには、この多数決回路ＭＪＲの後段にインバータを２段設けるなどする必要がある。
【００２２】
図６には、図１の多数決回路ＭＪＲを入力電位に応じて論理動作するインバータ回路で構成した一例のα線保証フリップフロップ回路の後段部分の回路図を示す。同図において、クロックドインバータＩＮＶ１０とラッチ２０とは図１のフリップフロップＦＦ１〜ＦＦ３の後段部分を示している。
この実施例の多数決回路ＭＪＲは、個々のフリップフロップＦＦ１〜ＦＦ３の各々の出力を受ける３個のインバータＩＮＶ２１〜ＩＮＶ２３と、これらインバータＩＮＶ２１〜ＩＮＶ２３の出力を合成した電圧を受けて論理出力を行うインバータＩＮＶ２０とから構成される。
【００２３】
３個のインバータＩＮＶ２１〜ＩＮＶ２３は電源電圧Ｖｃｃ側に接続されるＭＯＳトランジスタのオン抵抗とグランドＧＮＤ側に接続されるＭＯＳトランジスタのオン抵抗とが同一になるように形成され、また、後段のインバータＩＮＶ２０はしきい値電圧Ｖｔｈが電源電圧Ｖｃｃ，ＧＮＤの１／２の電位になるように形成されている。
【００２４】
このような構成によれば、３個のインバータＩＮＶ２１〜ＩＮＶ２３は前段のラッチ２０の保持データに応じて電源電圧Ｖｃｃ側かグランドＧＮＤ側のＭＯＳトランジスタがオンされてその電位を出力するが、α線入射により前段のラッチ２０のうち１つの保持データが反転していた場合には、このラッチ２０に対応するインバータだけ逆側のＭＯＳトランジスタがオンされることになる。図６の例では、最上段のラッチ２０でα線エラーが発生し、最上段のインバータＩＮＶ２１だけ電源電圧Ｖｃｃ側がオンされた状態を示している。
【００２５】
その結果、複数のインバータＩＮＶ２１〜ＩＮＶ２３の出力ノードＮ１では、電源電圧ＶｃｃからグランドＧＮＤに貫通電流が流れることになるが、出力ノードＮ１の電位は電源電圧の１／２の電位よりもオンされているＭＯＳトランジスタが多い側に片寄った電位となる。そして、この電位に応じてインバータＩＮＶ２０の出力が決まるので、誤動作したラッチ２０の信号が無視されてインバータＩＮＶ２０から正しい論理信号が出力されることになる。
【００２６】
なお、図６の多数決回路ＭＪＲにおいて、３個のインバータＩＮＶ２１〜ＩＮＶ２３を構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのオン抵抗を例えば抵抗比で２：１などと異ならせた場合でも、後段のインバータＩＮＶ２０のしきい値電圧Ｖｔｈをそれに合わせて電源電圧Ｖｃｃ側またはグランド電位側に片寄らせて設定することで、α線誤動作により複数のインバータＩＮＶ２１〜ＩＮＶ２３のうち１個だけが逆の状態になった場合でも、その信号を無視して正しい論理信号が出力されるように構成することが出来る。
【００２７】
図７は、図１の多数決回路ＭＪＲを入力電位に応じて論理動作するインバータ回路で構成した場合の第１の変形例を示す回路図である。同図において、クロックドインバータＩＮＶ１０とラッチ２０とは図１のフリップフロップＦＦ１の後段部分を示している。
この第１変形例の多数決回路ＭＪＲは、図６の多数決回路ＭＪＲから前段のインバータＩＮＶ２１〜ＩＮＶ２３を省略するとともに、個々のフリップフロップＦＦ１，ＦＦ２…の出力を結合ノードＮ２で短絡させて、そこで合成された信号を１個のインバータＩＮＶ２５で受けて論理信号を出力するように構成したものである。
【００２８】
この変形例では、各ラッチ２０の出力信号を生成するインバータＩＮＶ２は電源電圧Ｖｃｃ側に接続されたＭＯＳトランジスタのオン抵抗とグランドＧＮＤ側に接続されたＭＯＳトランジスタのオン抵抗とがほぼ等しくなるように形成され、多数決回路ＭＪＲを構成するインバータＩＮＶ２５、および各ラッチ２０を構成する小さい駆動力のインバータＩＮＶ２はしきい値電圧Ｖｔｈが電源電圧の１／２の電位になるように形成されている。
【００２９】
このような構成によれば、正常時には複数のラッチ２０から同一レベルの信号が出力されているが、例えば駆動力の小さな１個のインバータＩＮＶ３にα線が入射してそのラッチ２０の入力側の信号レベルをハイレベルからロウレベル側へ、或いはその逆に変化させてしまった場合、それに伴い当該ラッチ２０のもう一方のインバータＩＮＶ２の状態も反転されるが、このインバータＩＮＶ２の出力端子は結合ノードＮ２において他の正常なラッチ２０のインバータＩＮＶ２の出力端子と結合されているため、図６に示した３個のインバータＩＮＶ２１〜ＩＮＶ２３と同様に、結合ノードＮ２の電位は電源電圧の１／２よりも誤動作のないときの出力レベル側に変位された電位となる。
したがって、インバータＩＮＶ２５では誤動作が無い場合と同様に動作し、誤動作したラッチ２０の信号が無視されて正しい論理信号が出力されることになる。
【００３０】
さらに、ラッチ２０を構成する小さな駆動力のインバータＩＮＶ３もしきい値電圧Ｖｔｈが電源電圧の１／２に設定されているため、α線入射により誤動作したインバータＩＮＶ３もこの結合ノードＮ２の信号を受けて正常な出力に戻される。また、他の正常なインバータＩＮＶ３…も結合ノードＮ２の信号により反転することはないので正常な出力のまま保たれる。
【００３１】
このような構成の多数決回路ＭＪＲによれば、インバータＩＮＶ３へのα線入射による誤動作を無視して正常な出力が得られるとともに、図６の多数決回路ＭＪＲよりも論理段数を１段少なくして、その分、信号遅延を小さくすることが出来る。
【００３２】
なお、図７の構成においても、ラッチ２０を構成する通常の駆動力のインバータＩＮＶ２の電源電圧側に接続される場合のオン抵抗とグランド側に接続された場合のオン抵抗とを例えば抵抗比で２：１などと異ならせた場合でも、それに応じてインバータＩＮＶ２５や駆動力の小さなインバータＩＮＶ３…のしきい値電圧Ｖｔｈを電源電圧Ｖｃｃ側またはグランド側に変位させることで、上述した通りの動作を行わせることが出来る。
【００３３】
図８は、図１の多数決回路ＭＪＲを入力電位に応じて論理動作するインバータ回路で構成した場合の第２の変形例を示す回路図である。
この第２変形例は、図７の実施例とほぼ同様の構成であるが、ラッチ２０の出力信号を形成するインバータＩＮＶ２Ａのサイズを大きくすることでこのインバータＩＮＶ２Ａにα線が入射した場合の誤動作も防ぐようにしたものである。
【００３４】
図７の実施例では、ラッチ２０を構成する通常の駆動力のインバータＩＮＶ２にα線が入射した場合、α線によりインバータＩＮＶ２の出力端子に放出される電荷の量が多いと、結合ノードＮ２の電位が正常なレベルから電源電圧の１／２を超えてしまい、それにより多数決回路ＭＪＲのインバータＩＮＶ２５や複数のラッチ２０を反転させてしまうことが考えられる。
【００３５】
そこで、図８の実施例では、上記のような誤動作が生じないように、ラッチ２０を構成する一方のインバータＩＮＶ２Ａ（出力端子がラッチ２０の出力側に接続されるインバータ）を、ゲート幅を大きくしたり或いは複数のインバータを並列に接続して構成するなどして、そのドレイン端子やソース端子の寄生容量Ｃ１を大きく形成している。それにより、α線入射によりラッチ２０の出力側に多くの電荷が放出された場合でも、それによる結合ノードＮ２の電位の変化が小さくされて誤動作が生じないようになっている。
【００３６】
なお、図８の例では、半導体プロセスの微細化に伴ってＭＯＳトランジスタを小さなサイズに形成できるようになっても、インバータＩＮＶ２Ａの部分のサイズだけは一定以上の大きさにする必要があるため、この部分については小型化を図ることが出来なくなるが、その他の部分についてはα線保証のためにトランジスタのサイズを犠牲にする必要がないので、α線保証フリップフロップ回路１０の全体としてはセル面積の小型化を図ることが出来る。
【００３７】
図９は、本発明を適用してα線保証したＤ型フリップフロップ回路の実施例を示す回路図である。
このα線保証Ｄ型フリップフロップ回路１００は、入力端子Ｄとクロック端子を共通にした３個のＤ型フリップフロップＦＦ１〜ＦＦ３と、α線入射による誤動作を無視するための多数決回路ＭＪＲとから構成されるものである。
【００３８】
個々のＤ型フリップフロップＦＦ１〜ＦＦ３は、マスタラッチ１９およびスレーブラッチ２０と、入力信号の取り込みを行うクロックドインバータＩＮＶ１０、および、スレーブラッチ２０へデータを取り込む伝送ゲートＴＧとから構成される。各ラッチ１９，２０を構成するインバータＩＮＶ２，ＩＮＶ３のうち、出力端子がラッチ１９，２０の入力側に接続されるインバータＩＮＶ３は駆動力が小さく形成されている。また、クロックドインバータＩＮＶ１０と伝送ゲートＴＧにはクロック信号ＣＫ，／ＣＫが供給され、クロックドインバータＩＮＶ１０はクロック信号ＣＫのハイレベルの期間に開いて信号を取り込む一方、伝送ゲートＴＧはクロック信号ＣＫのロウレベルの期間に開いて信号を取り込むようになっている。
【００３９】
多数決回路ＭＪＲは図６に示したものと同一である。
このような構成によれば、全体として通常のＤ型フリップフロップと同様の動作が得られるとともに、個々のフリップフロップＦＦ１〜ＦＦ３のラッチ１９，２０のうちα線入射により何れかの保持データが反転された場合でも、多数決回路ＭＪＲによりその誤動作が無視されて正常な出力を得ることが出来る。また、このような作用を得るためにＭＯＳトランジスタを一定の大きさに形成しなければいけないと云った制限がないため、半導体プロセスの微細化が進んでトランジスタサイズが小さくなれば小さくなるほど、回路のセル面積を小さくすることが出来る。また、クロック信号ＣＫの立ち上がりから信号出力までの信号遅延に係る論理段数は２段でありそれによるオーバーヘッドも少なくできるという利点がある。
【００４０】
図１０は、本発明を適用してα線保証したデータラッチ回路の実施例を示す回路図である。
このα線保証のデータラッチ回路は１０１、１ビットの入力信号をクロック信号ＣＫに同期して取り込んで出力する１段の同期型ラッチからなるフリップフロップＦＦ１〜ＦＦ３と、α線入射によるエラー信号を無視するための多数決回路ＭＪＲとから構成される。
【００４１】
個々のフリップフロップＦＦ１〜ＦＦ３は入力端子Ｄとクロック端子とが共通にされ、各々の出力は多数決回路ＭＪＲに送られるようになっている。多数決回路ＭＪＲは図６に示したものと同一である。
【００４２】
このような構成によれば、全体として１段の同期型ラッチの動作が得られるとともに、個々のフリップフロップＦＦ１〜ＦＦ３のラッチ２０のうちα線入射により何れかの保持データが反転された場合でも、多数決回路ＭＪＲによりその誤動作が無視されて正常な出力を得ることが出来る。また、図９の場合と同様に、半導体プロセスの微細化に伴って同様の比率で回路のセル面積を小さくすることができ、さらに、信号遅延を小さくすることが出来る。
【００４３】
図１１は、本発明を適用してα線保証したスキャンテスト診断機能付きのＤ型フリップフロップ回路の実施例を示す回路図である。
この実施例のα線保証Ｄ型フリップフロップ回路１０２は、図９の回路にスキャンテスト診断機能を付加したものであり、図９の回路に加えて、スキャンテスト用の信号パスを形成するスキャンテストデータ入力端子ＳＩＤおよびスキャンテストデータ出力端子ＳＯＤと、通常モードとスキャンテストモードの信号パスを入力側で切り換えるためのクロックドインバータＩＮＶ３４，ＩＮＶ３５と、この信号パスの切換えを行うスキャンテストイネーブル信号ＳＥＮの入力端子と、スキャンテストモードに出力端子ＳＯＤからデータ出力を行うインバータＩＮＶ４０等が設けられている。
【００４４】
インバータＩＮＶ４０はデータ出力端子Ｑ側のインバータＩＮＶ２０と同様のしきい値を有するように形成されている。また、入力データはクロックドインバータＩＮＶ３４，ＩＮＶ３５を介して取り込まれるため、個々のフリップフロップＦＦ１〜ＦＦ３の前段のゲート回路としては伝送ゲートＴＧ１が用いられている。
【００４５】
このような構成のα線保証Ｄ型フリップフロップ回路１０２によれば、通常モードにおいてデータ入力端子Ｄから出力端子Ｑの信号パスが選択されて該信号パスに沿ってα線保証のされたデータが送られる一方、スキャンテストモードではスキャンテストデータ入力端子ＳＩＤから出力端子ＳＩＤの信号パスが選択されて該信号パスにスキャンテスト用のデータが送られようになっている。スキャンテスト用のデータ入力端子ＳＩＤとデータ出力端子ＳＩＤとはデバイスの通常論理と異なるスキャンテスト用の論理パスに接続されており、この論理パスにテストデータを流して伝送後の出力データを観察することでデバイス内の個々の回路のスキャンテストを行うことが出来る。
【００４６】
以下、従来のα線保証フリップフロップ回路と本発明に係るα線保証フリップフロップ回路のセルサイズの関係を表わした図１２のグラフを参照しながら、本発明に係るα線保証フリップフロップ回路のセルサイズについて定性的に説明する。
【００４７】
図１２において、グラフの横軸は配線幅で表わしたプロセス世代を、縦軸はフリップフロップ回路（Ｄ型フリップフロップやデータラッチなど）が形成されるセルサイズを、点線Ａはα線対策のない従来のフリップフロップ回路の推移線を、実線Ｂはラッチを構成するＭＯＳトランジスタの寄生容量を大きくすることでα線対策を施した従来のα線保証フリップフロップ回路の推移線を、実線Ｃは本発明に係るα線保証フリップフロップ回路の推移線を、それぞれ示している。
【００４８】
半導体プロセスの微細化が進むにつれてＭＯＳトランジスタは小さく形成できるため、点線Ａに示すように、α線対策を施していないフリップフロップ回路のセル面積もＭＯＳトランジスタの大きさに比例して小さくすることが出来る。
【００４９】
ラッチの寄生容量を大きくすることでα線対策を施す場合、この寄生容量はα線入射に伴う電荷放出量に対して一定の寄生容量を付加することが必要なため、半導体プロセスの微細化が進んでＭＯＳトランジスタを小さく形成できるようになった場合でも、ラッチ部を構成するＭＯＳトランジスタは一定以上の大きさ、或いは一定個数以上設けて一定の寄生容量が付加されるようにする必要がある。そのため、実線Ｂに示すように、このようなα線保証フリップフロップ回路では、半導体プロセスの微細化が進んでも回路のセルサイズは飽和して一定以下に小さくすることは出来ない。
【００５０】
一方、本発明に係るα線保証フリップフロップ回路１００〜１０３の場合には、内部に複数のフリップフロップＦＦ１〜ＦＦ３や多数決回路ＭＪＲを設けるなどＭＯＳトランジスタの個数が多い分、α線対策を施していないフリップフロップ回路に比べてセルサイズは大きくなる。しかしながら、α線保証のために各ＭＯＳトランジスタのサイズに制約ないため、ＭＯＳトランジスタのサイズが小さくなるにつれて回路のセルサイズも小さくすることが出来る。そのため、半導体プロセスの微細化が進んで素子サイズが小さくなればなるほど、本発明に係るフリップフロップ回路のセルサイズは小型化することが出来る。従って、プロセスの微細化が進めば、従来のα線保証フリップフロップ回路よりもセルサイズを小さくすることが出来る。
【００５１】
なお、本発明に係るα線保証フリップフロップ回路の多数決回路ＭＪＲとして、図８のパターンを採用した場合には、ラッチ２０の部分に実線Ｂで示したものと同様の状況が生じてしまうため、この部分の占有面積は大きくなってしまうが、マスタ・スレーブ方式のフリップフロップ回路であればマスターラッチの部分は実線Ｃのように小型化を図ることができるので、全体としては、半導体プロセスの微細化に伴って従来のα線保証フリップフロップ回路よりも小型化を図ることが出来る。
【００５２】
また、複数のフリップフロップ回路と多数決論理回路とを備えた従来のα線保証フリップフロップ回路においては、実線Ｃに示されるように、半導体プロセスの微細化に伴って回路のセルサイズも小さくしていくことが出来るが、本発明に係るフリップフロップ回路の方が必要なＭＯＳトランジスタの個数を減らして小型化が図れ、必要な論理段数も減らして信号遅延を小さくできるという効果が得られる。
【００５３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施例のα線保証フリップフロップ回路１００〜１０３では、多数決回路ＭＪＲとして図６の回路が適用されているが、図７や図８の多数決回路を適用することも出来る。また、駆動力の弱いインバータＩＮＶ３として図４の構成を例示したが、単純にＭＯＳトランジスタのゲート幅を小さくして駆動力を小さくしたり、その他、種々の公知技術を利用して駆動力が小さくなるように構成しても良い。
【００５４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤフリップフロップ回路やデータラッチ回路に適用した例について説明したがこの発明はそれに限定されるものでなく、半導体集積回路に搭載される種々のフリップフロップ回路に広く利用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、フリップフロップ回路のα線保証を図ることが出来るとともに、半導体プロセスの微細化に伴ってＭＯＳトランジスタのサイズに比例して回路のセルサイズの小型化が図れ、さらに、複数のフリップフロップ回路と多数決論理回路とを備えた従来のα線保証フリップフロップ回路と比較しても、トランジスタの個数が削減され、回路の論理段数が減って信号遅延を小さくすることが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明を適用したα線保証フリップフロップ回路の基本構成を示す図である。
【図２】図１のフリップフロップに含まれるラッチの一例を示す回路図である。
【図３】図１のフリップフロップに含まれるラッチの一例を示す回路図である。
【図４】図２と図３のラッチのトランジスタ構成を示す回路図である。
【図５】図１の多数決回路を組合せ論理ゲートで構成した一例を示す回路図である。
【図６】図１の多数決回路を入力電位に応じて論理動作する回路で構成したα線保証フリップフロップ回路の後段の部分を示す回路図である。
【図７】図１の多数決回路を入力電位に応じて論理動作する回路で構成した第１変形例を示す回路図である。
【図８】図１の多数決回路を入力電位に応じて論理動作する回路で構成した第２変形例を示す回路図である。
【図９】本発明を適用してα線保証したＤ型フリップフロップ回路の一実施例を示す回路図である。
【図１０】本発明を適用してα線保証したデータラッチ回路の一実施例を示す回路図である。
【図１１】本発明を適用してα線保証したスキャンテスト診断機能付きのＤ型フリップフロップ回路の一実施例を示す回路図である。
【図１２】従来のα線保証フリップフロップ回路と本実施例のフリップフロップ回路のセルサイズの関係を表わしたグラフである。
【符号の説明】
１０ α線保証フリップフロップ回路
１００，１０２ α線保証Ｄフリップフロップ回路
１０１ α線保証データラッチ回路
１９，２０ ラッチ
ＦＦ１，ＦＦ２… フリップフロップ
ＩＮＶ２，ＩＮＶ３ インバータ
ＩＮＶ１０ クロックドインバータ
ＭＪＲ 多数決回路
ＴＧ 伝送ゲート[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique for preventing α-rays in a semiconductor integrated circuit, and more particularly to a technique for increasing the α-ray resistance of a flip-flop circuit provided in random logic.
[0002]
[Prior art]
In a semiconductor integrated circuit, particularly a logic integrated circuit, a flip-flop type latch circuit is often used as a circuit for temporarily holding data or signal levels.
[0003]
By the way, in a semiconductor integrated circuit, since the amount of electric charge stored in a flip-flop circuit becomes smaller with miniaturization of elements, potential inversion easily occurs due to electric charge generated by α rays. In particular, flip-flop circuits are often used in semiconductor integrated circuits and have a large number of constituent elements. Further, once inverted, an erroneous value is continuously output until the next normal value is fetched, which has a large effect. Therefore, a malfunction due to α rays is more likely to occur. Therefore, conventionally, as a countermeasure against such α rays, techniques have been proposed such as actively adding a capacitance to an internal node of a flip-flop circuit or intentionally increasing a parasitic capacitance (for example, Patent Document 1).
[0004]
An α-ray assurance system including three or more flip-flops having a common input terminal and a majority logic circuit that outputs a high-level or low-level signal in accordance with a logic that occupies a majority of the logics held therein. A flip-flop circuit has also been proposed (for example, Patent Document 2).
[0005]
[Patent Document 1]
JP-A-10-199996
[Patent Document 2]
JP-A-2002-185309
[0006]
[Problems to be solved by the invention]
In a semiconductor integrated circuit, the size of a semiconductor element (hereinafter, also simply referred to as an element) and the operating frequency are almost inversely proportional. In order to suppress an increase in power consumption due to an increase in the operating frequency, a flip-flop circuit has been used for miniaturization of the semiconductor element. It is often designed so that the parasitic capacitance of the internal node is reduced in proportion. On the other hand, the amount of electric charge generated by the α-ray passing through the flip-flop circuit decreases with the miniaturization of the element, but the amount of the decrease is smaller than the decrease of the parasitic capacitance of the internal node due to the miniaturization of the element.
[0007]
Therefore, in the countermeasure against α-rays in which a capacitance is added to the internal node, a relatively large capacitance is required in the flip-flop circuit as the element is miniaturized, and operation speed, power consumption, and occupied area are sacrificed. Also, every time the size of the elements constituting the flip-flop circuit is changed or the value of the power supply voltage used is changed, the size of the capacitance to be added to the internal node of the flip-flop circuit must be re-estimated. It became clear that there was a problem that the burden increased.
[0008]
Further, in a CMOS-LSI or the like, a logic circuit may be formed using a MOS transistor having a high threshold value in order to reduce a standby current. And the potential of the node whose potential has been changed by the α-ray becomes difficult to return to its original state, and before returning, the logic gate of the next stage responds and malfunctions easily occur. In addition, although the power supply voltage of LSIs has been reduced, malfunctions are likely to occur similarly when the power supply voltage decreases and the driving force of the MOS transistor decreases or when the amount of charge stored in the internal node decreases.
[0009]
Further, in the data holding circuit of Patent Document 2, it was considered that there is room for reducing the number of transistors and the number of logic stages in the configuration of the flip-flop and the configuration of the majority logic circuit.
[0010]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit capable of forming a flip-flop circuit provided in random logic with a reduced number of elements and a minimum number of logic stages, capable of guaranteeing α-ray strength even when the semiconductor element is miniaturized. It is to provide a circuit technology. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0011]
[Means for Solving the Problems]
The outline of a representative invention among the inventions disclosed in the present application will be described as follows.
That is, a data holding circuit including three or more flip-flops and a majority circuit that outputs a signal corresponding to a value that occupies a majority of the logic held in the flip-flops. At least one of the two inverter circuits having a small driving force has a configuration in which one output terminal is connected to the other input terminal, and the majority circuit has a threshold voltage of, for example, １ ／ of the power supply voltage. It is configured by an inverter circuit or the like set in the vicinity, and outputs a logic signal in accordance with a voltage obtained by combining outputs of a plurality of flip-flops.
[0012]
According to such a means, since the correct latch data can be reproduced by a plurality of flip-flops and a majority circuit, an apparently high α-ray intensity can be obtained even if the element size becomes small, and the latch of the flip-flop and the majority circuit can be obtained. With such a devised configuration, it is possible to further reduce the total number of elements and cell area and the number of logic stages.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing a basic configuration of an α-ray guarantee flip-flop circuit to which the present invention is applied.
The α-ray assurance flip-flop circuit (data holding circuit) 10 of this embodiment receives three or more flip-flops FF1, FF2,... To which a data input terminal D is coupled, and receives the outputs of these flip-flops FF1, FF2,. And a majority decision circuit MJR for performing a logical output in accordance with a value that occupies the majority of the data held in the flip-flops FF1, FF2,..., For example, the data held in any of the flip-flops FF1, FF2,. Is inverted, the change in signal due to α rays is ignored by the majority circuit MJR, and a normal output is obtained.
The α-ray assurance flip-flop circuit 10 operates, for example, as a clock-synchronous flip-flop. The individual flip-flops FF1, FF2,... Have their clock terminals connected to supply a common clock signal CK. ing.
[0014]
2 and 3 show an example of a circuit diagram of a latch section included in the plurality of flip-flops FF1 to FF3.
Each of the plurality of flip-flops FF1, FF2,... Includes one or a plurality of stages of latch units. As shown in FIG. 2, the latch units include a first inverter INV2 and a second inverter having a small driving force. The inverter INV3 includes a latch 20 having one input terminal connected to the other output terminal, and a transmission gate TG as a gate circuit for inputting or blocking an input signal to the latch 20.
[0015]
The inverter INV3 having a small driving force has an output terminal connected to the input side of the latch 20, and has a smaller driving force (for example, 10 to 30%) than that of the preceding circuit (for example, the inverter INV1). Thus, the state of the latch 20 can be quickly reversed even when a signal having a phase opposite to that of the held data is input.
[0016]
FIG. 4 shows an example of a circuit configuration of a latch incorporated in flip-flops FF1, FF2,.
For example, if the circuit at the preceding stage (inverter INV1) is configured to have a normal driving force in accordance with a semiconductor process in order to reduce the cell area of the circuit, the small inverter INV3 can be replaced with a normal inverter by a method described later. A driving force of 30% is formed. The other inverter INV2 forming the latch 20 is configured to have a normal driving force in consideration of driving a subsequent circuit.
[0017]
In the case of the 0.18 μm process, a MOS transistor having a size capable of connecting a predetermined number (for example, five) of wirings to the diffusion layer (that is, a gate width of about 1.8 μm) is set as the size of a normal MOS transistor. Therefore, as shown in FIG. 4, the inverter INV2 having a normal driving force constituting the latch 20 connects the N-channel MOS transistor Q1 having a gate width of 1.8 μm and the P-channel MOS transistor Q2 having the same gate width between the power supply voltages. Is connected in series.
[0018]
In such a case, the inverter INV3 having a small driving force can reduce the number of wirings that can be connected to the diffusion layer to reduce the gate width of the constituent element to half or less of the normal width (for example, 0.6 μm or 0.3 μm), and By connecting two P-channel MOS transistors Q3 and Q4 and two N-channel MOS transistors Q5 and Q6 in series between the power supply voltages, a transistor having a desired driving force can be formed. The gate electrodes of the MOS transistors Q3 to Q6 are coupled to form an input terminal, and the connection node between the intermediate P-channel MOS transistor Q4 and the N-channel MOS transistor Q5 is used as an output terminal to form an inverter INV3.
[0019]
The gate circuit provided in the latch unit is not limited to the type that transmits a signal between the channels of the MOS transistors as shown in FIG. 2, and supplies the power supply voltages Vcc and GND by a clock signal CK or the like as shown in FIG. Alternatively, a clocked inverter INV10 that makes the inverter circuit active or high impedance by shutting off can be used.
[0020]
FIG. 5 shows an example in which the majority circuit MJR of FIG. 1 is constituted by a combinational logic circuit composed of NAND gates.
When the plurality of flip-flops FF1, FF2,... Are three, the majority circuit MJR of FIG. 5 includes, for example, three two-input NAND circuits G1, G2, G3 receiving the outputs of the flip-flops FF1, FF2, FF3. , And a three-input NAND circuit G4 receiving the outputs of these NAND circuits.
[0021]
According to such a majority circuit MJR, it is possible to perform a logic output according to a logic value that occupies a majority of the outputs of the three flip-flops FF1 to FF3. Also, since the two-input or three-input NAND circuits G1 to G3 and G4 can each be configured with one logical stage, the signal delay of this majority circuit MJR is reduced to two logical stages and the signal delay is reduced. Can be done. However, the three-input NAND circuit G4 composed of one logic stage has a characteristic that the low level output is weak. To avoid this characteristic, two inverters are provided after the majority circuit MJR. There is a need.
[0022]
FIG. 6 is a circuit diagram of the latter part of an example of the α-ray assurance flip-flop circuit in which the majority circuit MJR of FIG. 1 is configured by an inverter circuit that performs logical operation according to the input potential. In the figure, a clocked inverter INV10 and a latch 20 show the latter part of the flip-flops FF1 to FF3 in FIG.
The majority circuit MJR of this embodiment includes three inverters INV21 to INV23 that receive the outputs of the individual flip-flops FF1 to FF3, and an inverter that performs a logical output by receiving a voltage obtained by combining the outputs of the inverters INV21 to INV23. INV20.
[0023]
The three inverters INV21 to INV23 are formed such that the on-resistance of the MOS transistor connected to the power supply voltage Vcc and the on-resistance of the MOS transistor connected to the ground GND are the same. Are formed so that the threshold voltage Vth becomes half the potential of the power supply voltages Vcc and GND.
[0024]
According to such a configuration, the three inverters INV21 to INV23 turn on the MOS transistors on the power supply voltage Vcc side or the ground GND side according to the data held in the preceding latch 20, and output the potentials. If the data held in one of the latches 20 in the preceding stage is inverted due to the incidence, only the inverter corresponding to the latch 20 turns on the MOS transistor on the opposite side. The example of FIG. 6 shows a state in which an α-ray error has occurred in the uppermost latch 20 and only the uppermost inverter INV21 is turned on on the power supply voltage Vcc side.
[0025]
As a result, at the output node N1 of the plurality of inverters INV21 to INV23, a through current flows from the power supply voltage Vcc to the ground GND, but the potential of the output node N1 is turned on more than half the power supply voltage. In this case, the potential is shifted toward the side where many MOS transistors are present. Since the output of the inverter INV20 is determined according to this potential, the signal of the malfunctioning latch 20 is ignored, and a correct logic signal is output from the inverter INV20.
[0026]
In the majority circuit MJR of FIG. 6, even if the on-resistances of the P-channel MOS transistor and the N-channel MOS transistor forming the three inverters INV21 to INV23 are different from each other, for example, by a resistance ratio of 2: 1 or the like, By setting the threshold voltage Vth of the inverter INV20 so as to be offset toward the power supply voltage Vcc side or the ground potential side in accordance with the threshold voltage Vth, only one of the inverters INV21 to INV23 is in an opposite state due to α-line malfunction. In such a case, it is possible to configure so that a correct logic signal is output ignoring the signal.
[0027]
FIG. 7 is a circuit diagram showing a first modification in which the majority circuit MJR of FIG. 1 is configured by an inverter circuit that performs a logical operation according to an input potential. In the figure, a clocked inverter INV10 and a latch 20 show the latter part of the flip-flop FF1 in FIG.
In the majority circuit MJR of the first modification, the inverters INV21 to INV23 at the preceding stage are omitted from the majority circuit MJR in FIG. 6, and the outputs of the individual flip-flops FF1, FF2,. The received signal is received by one inverter INV25 to output a logic signal.
[0028]
In this modification, the inverter INV2 that generates the output signal of each latch 20 is configured such that the on-resistance of the MOS transistor connected to the power supply voltage Vcc and the on-resistance of the MOS transistor connected to the ground GND are substantially equal. The inverter INV25 forming the majority decision circuit MJR and the inverter INV2 having a small driving force forming each latch 20 are formed such that the threshold voltage Vth becomes half the power supply voltage.
[0029]
According to such a configuration, signals of the same level are output from the plurality of latches 20 in a normal state. However, for example, α-rays are incident on one inverter INV3 having a small driving force and the input side of the latch 20 When the signal level is changed from the high level to the low level or vice versa, the state of the other inverter INV2 of the latch 20 is also inverted, but the output terminal of the inverter INV2 is connected to the coupling node N2. At the same time, the potential of the coupling node N2 is higher than 1/2 of the power supply voltage, as in the three inverters INV21 to INV23 shown in FIG. The potential is shifted to the output level when there is no malfunction.
Therefore, the inverter INV25 operates in the same manner as in the case where there is no malfunction, the signal of the malfunctioning latch 20 is ignored, and a correct logic signal is output.
[0030]
Further, since the threshold voltage Vth of the inverter INV3 constituting the latch 20 having a small driving force is set to １ ／ of the power supply voltage, the inverter INV3 which malfunctions due to α-ray incidence receives the signal of the coupling node N2. Returns to normal output. The other normal inverters INV3... Are not inverted by the signal of the coupling node N2, so that the normal outputs are maintained.
[0031]
According to the majority circuit MJR having such a configuration, a normal output can be obtained ignoring a malfunction due to incidence of α rays on the inverter INV3, and the number of logic stages is reduced by one compared with the majority circuit MJR of FIG. The signal delay can be reduced accordingly.
[0032]
In the configuration of FIG. 7 as well, the on-resistance when connected to the power supply voltage side of the inverter INV2 having the normal driving force and the on-resistance when connected to the ground side constituting the latch 20 is represented by, for example, a resistance ratio. 2: 1 or the like, the threshold voltage Vth of the inverter INV25 or the inverters INV3 having a small driving force is accordingly shifted to the power supply voltage Vcc side or the ground side, whereby the above-described operation is performed. Can be done.
[0033]
FIG. 8 is a circuit diagram showing a second modification in which the majority circuit MJR of FIG. 1 is configured by an inverter circuit that performs a logical operation according to an input potential.
The second modification has substantially the same configuration as that of the embodiment of FIG. 7, except that the size of the inverter INV2A that forms the output signal of the latch 20 is increased so that a malfunction occurs when α-rays enter the inverter INV2A. Is also to prevent.
[0034]
In the embodiment of FIG. 7, when α-rays enter the inverter INV2 having a normal driving force constituting the latch 20, if the amount of electric charge released to the output terminal of the inverter INV2 by the α-rays is large, the coupling node N2 It is conceivable that the potential exceeds the normal level and exceeds half of the power supply voltage, thereby inverting the inverter INV25 and the plurality of latches 20 of the majority circuit MJR.
[0035]
Therefore, in the embodiment of FIG. 8, one of the inverters INV2A (the inverter whose output terminal is connected to the output side of the latch 20) has a large gate width so that the above-described malfunction does not occur. Or by connecting a plurality of inverters in parallel to form a large parasitic capacitance C1 at the drain and source terminals. Thus, even when a large amount of electric charge is released to the output side of the latch 20 due to the incidence of α-rays, a change in the potential of the coupling node N2 due to the discharge is reduced, and a malfunction does not occur.
[0036]
In the example of FIG. 8, even if the MOS transistor can be formed in a small size with the miniaturization of the semiconductor process, only the size of the inverter INV2A needs to be larger than a certain size. Although it is not possible to reduce the size of this portion, it is not necessary to sacrifice the size of the transistor in order to guarantee the α-rays in the other portions. Can be reduced in size.
[0037]
FIG. 9 is a circuit diagram showing an embodiment of a D-type flip-flop circuit in which α rays are guaranteed by applying the present invention.
The α-ray guaranteed D-type flip-flop circuit 100 includes three D-type flip-flops FF1 to FF3 having a common input terminal D and a clock terminal, and a majority decision circuit MJR for ignoring malfunction due to α-ray incidence. Is what is done.
[0038]
Each of the D-type flip-flops FF1 to FF3 includes a master latch 19 and a slave latch 20, a clocked inverter INV10 that takes in an input signal, and a transmission gate TG that takes in data to the slave latch 20. Of the inverters INV2 and INV3 forming the latches 19 and 20, the inverter INV3 whose output terminal is connected to the input side of the latches 19 and 20 has a small driving force. Further, clock signals CK and / CK are supplied to the clocked inverter INV10 and the transmission gate TG, and the clocked inverter INV10 opens during the high level period of the clock signal CK to take in the signal, while the transmission gate TG outputs the clock signal CK. Open during the low level period to take in signals.
[0039]
The majority circuit MJR is the same as that shown in FIG.
According to such a configuration, the same operation as that of a normal D-type flip-flop can be obtained as a whole, and one of the latches 19 and 20 of each of the flip-flops FF1 to FF3 is inverted by α-ray incidence. In this case, the majority decision circuit MJR can ignore the malfunction and obtain a normal output. In addition, since there is no limitation that the MOS transistor must be formed to have a certain size in order to obtain such an effect, the smaller the transistor size is due to the progress in miniaturization of the semiconductor process, the smaller the size of the circuit becomes. The cell area can be reduced. Further, the number of logic stages related to the signal delay from the rise of the clock signal CK to the signal output is two, and there is an advantage that the overhead due to the two stages can be reduced.
[0040]
FIG. 10 is a circuit diagram showing an embodiment of a data latch circuit in which α rays are guaranteed by applying the present invention.
The α-ray guaranteed data latch circuit 101 includes flip-flops FF1 to FF3 each of which is a one-stage synchronous latch that fetches and outputs a 1-bit input signal in synchronization with a clock signal CK, and an error signal due to α-ray incidence. And a majority circuit MJR for ignoring.
[0041]
Each of the flip-flops FF1 to FF3 has a common input terminal D and a common clock terminal, and each output is sent to the majority circuit MJR. The majority circuit MJR is the same as that shown in FIG.
[0042]
According to such a configuration, the operation of the one-stage synchronous latch can be obtained as a whole, and even when any of the latched data of the latches 20 of the individual flip-flops FF1 to FF3 is inverted by α-ray incidence, The normal operation can be obtained by ignoring the malfunction by the majority decision circuit MJR. As in the case of FIG. 9, the cell area of the circuit can be reduced at the same ratio as the semiconductor process is miniaturized, and the signal delay can be reduced.
[0043]
FIG. 11 is a circuit diagram showing an embodiment of a D-type flip-flop circuit with a scan test diagnosis function which guarantees α rays by applying the present invention.
The α-ray assurance D-type flip-flop circuit 102 of this embodiment is obtained by adding a scan test diagnosis function to the circuit of FIG. 9. In addition to the circuit of FIG. 9, a scan test for forming a signal path for a scan test is performed. A data input terminal SID and a scan test data output terminal SOD, clocked inverters INV34 and INV35 for switching a signal path between a normal mode and a scan test mode on the input side, and a scan test enable signal SEN for switching the signal path. An input terminal and an inverter INV40 for outputting data from the output terminal SOD in the scan test mode are provided.
[0044]
The inverter INV40 is formed to have the same threshold value as the inverter INV20 on the data output terminal Q side. Further, since input data is taken in through the clocked inverters INV34 and INV35, the transmission gate TG1 is used as a gate circuit preceding the individual flip-flops FF1 to FF3.
[0045]
According to the α-ray assurance D-type flip-flop circuit 102 having such a configuration, in the normal mode, the signal path from the data input terminal D to the output terminal Q is selected, and the data with the α-ray assurance along the signal path. On the other hand, in the scan test mode, the signal path of the output terminal SID is selected from the scan test data input terminal SID, and the data for the scan test is sent to the signal path. The scan test data input terminal SID and the data output terminal SID are connected to a scan test logical path different from the normal logic of the device. The test data is passed through this logical path and the output data after transmission is observed. Thus, a scan test of each circuit in the device can be performed.
[0046]
Hereinafter, the cell of the α-ray guaranteed flip-flop circuit according to the present invention will be described with reference to the graph of FIG. 12 showing the relationship between the cell size of the conventional α-ray guaranteed flip-flop circuit and the α-ray guaranteed flip-flop circuit according to the present invention. The size will be described qualitatively.
[0047]
In FIG. 12, the horizontal axis of the graph represents the process generation represented by the wiring width, the vertical axis represents the cell size in which a flip-flop circuit (D-type flip-flop, data latch, etc.) is formed, and the dotted line A has no countermeasure against α rays. The solid line B represents the transition line of the conventional flip-flop circuit, the solid line B represents the transition line of the conventional α-ray guaranteed flip-flop circuit in which the parasitic capacitance of the MOS transistor constituting the latch is increased, and the solid line C represents the current line. The transition lines of the α-ray guarantee flip-flop circuit according to the present invention are respectively shown.
[0048]
As the miniaturization of the semiconductor process progresses, the size of the MOS transistor can be reduced, and as shown by the dotted line A, the cell area of the flip-flop circuit which does not take the countermeasure against the α-ray can be reduced in proportion to the size of the MOS transistor. I can do it.
[0049]
When taking measures against α-rays by increasing the parasitic capacitance of the latch, it is necessary to add a certain parasitic capacitance to the amount of charge released due to the incidence of α-rays. Even if the MOS transistor can be formed smaller, it is necessary to provide a certain or more size or a certain number of MOS transistors constituting the latch section so that a certain parasitic capacitance is added. Therefore, as shown by the solid line B, in such an α-ray assurance flip-flop circuit, even if the semiconductor process is miniaturized, the cell size of the circuit is saturated and cannot be reduced below a certain value.
[0050]
On the other hand, in the case of the α-ray assurance flip-flop circuits 100 to 103 according to the present invention, a countermeasure against α-rays is taken due to the large number of MOS transistors, such as providing a plurality of flip-flops FF1 to FF3 and a majority circuit MJR inside. The cell size is larger than that of a flip-flop circuit that is not provided. However, since the size of each MOS transistor is not limited to guarantee the α ray, the cell size of the circuit can be reduced as the size of the MOS transistor is reduced. Therefore, as the element size is reduced as the semiconductor process is miniaturized, the cell size of the flip-flop circuit according to the present invention can be reduced. Therefore, if the process is miniaturized, the cell size can be made smaller than that of the conventional α-ray guaranteed flip-flop circuit.
[0051]
When the pattern of FIG. 8 is adopted as the majority circuit MJR of the α-ray guarantee flip-flop circuit according to the present invention, a situation similar to that shown by the solid line B occurs in the latch 20. Although the area occupied by this portion becomes large, the master latch portion can be miniaturized as shown by the solid line C in the case of the master-slave type flip-flop circuit. Accordingly, the size can be reduced as compared with the conventional α-ray guarantee flip-flop circuit.
[0052]
In a conventional α-ray assurance flip-flop circuit having a plurality of flip-flop circuits and a majority logic circuit, as shown by a solid line C, the cell size of the circuit is reduced with the miniaturization of the semiconductor process. However, the flip-flop circuit according to the present invention has an effect that the number of necessary MOS transistors can be reduced and the size can be reduced, and the required number of logic stages can be reduced and the signal delay can be reduced.
[0053]
Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and it is needless to say that various modifications can be made without departing from the gist of the invention. Nor.
For example, in the α-ray guarantee flip-flop circuits 100 to 103 of the embodiment, the circuit of FIG. 6 is applied as the majority circuit MJR, but the majority circuit of FIGS. 7 and 8 can also be applied. Although the configuration of FIG. 4 is illustrated as the inverter INV3 having a weak driving force, the driving force may be reduced by simply reducing the gate width of the MOS transistor, or may be reduced by using various known techniques. You may comprise so that it may become.
[0054]
In the above description, an example in which the invention made by the present inventor is applied to a D flip-flop circuit or a data latch circuit, which is a utilization field as a background, has been described. However, the present invention is not limited to this. It can be widely used for various flip-flop circuits mounted on an integrated circuit.
[0055]
【The invention's effect】
The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
That is, according to the present invention, it is possible to guarantee the α-rays of the flip-flop circuit, and to reduce the cell size of the circuit in proportion to the size of the MOS transistor with the miniaturization of the semiconductor process. Compared with the conventional α-ray guaranteed flip-flop circuit including the flip-flop circuit and the majority logic circuit, the number of transistors is reduced, the number of logic stages of the circuit is reduced, and the signal delay can be reduced. There is.
[Brief description of the drawings]
FIG. 1 is a diagram showing a basic configuration of an α-ray guarantee flip-flop circuit to which the present invention is applied.
FIG. 2 is a circuit diagram showing an example of a latch included in the flip-flop of FIG.
FIG. 3 is a circuit diagram illustrating an example of a latch included in the flip-flop of FIG. 1;
FIG. 4 is a circuit diagram showing a transistor configuration of the latch of FIGS. 2 and 3;
FIG. 5 is a circuit diagram showing an example in which the majority circuit of FIG. 1 is constituted by combinational logic gates.
FIG. 6 is a circuit diagram showing a latter part of the α-ray assurance flip-flop circuit in which the majority circuit of FIG.
FIG. 7 is a circuit diagram showing a first modified example in which the majority circuit of FIG. 1 is configured by a circuit that performs a logical operation according to an input potential.
FIG. 8 is a circuit diagram showing a second modified example in which the majority circuit of FIG. 1 is configured by a circuit that performs a logical operation according to an input potential.
FIG. 9 is a circuit diagram showing an embodiment of a D-type flip-flop circuit in which α rays are guaranteed by applying the present invention.
FIG. 10 is a circuit diagram showing an embodiment of a data latch circuit in which α rays are guaranteed by applying the present invention.
FIG. 11 is a circuit diagram showing an embodiment of a D-type flip-flop circuit with a scan test diagnosis function that guarantees α rays by applying the present invention.
FIG. 12 is a graph showing the relationship between the cell size of the conventional α-ray guarantee flip-flop circuit and the flip-flop circuit of the present embodiment.
[Explanation of symbols]
10 α ray guaranteed flip-flop circuit
100,102 α ray guaranteed D flip-flop circuit
101 α ray guaranteed data latch circuit
19, 20 Latch
FF1, FF2 ... flip-flop
INV2, INV3 Inverter
INV10 Clocked inverter
MJR majority decision circuit
TG transmission gate
