TW201413716A - 包括複數個靜態隨機存取記憶體單元之設備及其操作方法 - Google Patents

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Abstract

本發明涉及包括複數個靜態隨機存取記憶體單元之設備及其操作方法，揭露的一種方法包括向一個或多個靜態隨機存取記憶體(SRAM)單元寫入資料。向該一個或多個SRAM單元寫入資料包括：向電性連接該一個或多個SRAM記憶體單元的至少一位元線施加第一資料信號，電性斷開電源供應與各該一個或多個SRAM單元的第一電源供應端子及第二電源供應端子的至少其中一者，以及向電性連接該一個或多個SRAM單元的字元線施加字元線信號。接著，電性連接該電源與各該一個或多個SRAM單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者。

Description

包括複數個靜態隨機存取記憶體單元之設備及其操作方法
一般而言，本發明涉及積體電路領域，尤其涉及包括靜態隨機存取記憶體設備的積體電路。
半導體記憶體的類型包括動態隨機存取記憶體(dynamic random-access memory；DRAM)以及靜態隨機存取記憶體(static random-access memory；SRAM)。DRAM包括具有較簡單的結構的記憶體單元，尤其是電容中所儲存的電荷量用於表示一位元資訊的記憶體單元。由於DRAM單元的簡單結構，因此可獲得高密度的集成。不過，由於電容中的漏電流，DRAM通常需要不斷的刷新週期以避免資訊損失。
在SRAM設備中，使用交叉耦接的反相器儲存資訊。在SRAM設備中，不需要執行刷新週期，且它們通常允許較DRAM設備快的操作速度。不過，與DRAM設備的記憶體單元相比，SRAM包括通常具有較複雜的結 構的記憶體單元，其可能限制SRAM設備中可獲得的集成的密度。
下面參照第1圖描述SRAM設備100。
SRAM設備100包括SRAM單元101、位元線102、逆位元線103、字元線104、高電壓電源供應線105以及低電壓電源供應線106。
在設備100的操作中，與低電壓電源供應線106相比，高電壓電源供應線105可保持於較高的電壓中。因此，將高電壓電源供應線105的電壓標示為“高電壓”並將低電壓電源供應線106的電壓標示為“低電壓”，不過，該高電壓通常在幾伏的量級上。
SRAM單元101包括具有輸入113及輸出111的第一反相器107，以及具有輸入114及輸出112的第二反相器108。第一反相器107的輸出111電性連接第二反相器108的輸入114，且第二反相器108的輸出112電性連接第一反相器107的輸入113。
各反相器107、108包括上拉電晶體，其中，第一反相器107的上拉電晶體由元件符號115表示，第二反相器108的上拉電晶體由元件符號116表示。而且，各反相器107、108包括下拉電晶體，其中，元件符號117表示第一反相器107的下拉電晶體，元件符號118表示第二反相器108的下拉電晶體。
上拉電晶體115、116可為p通道電晶體，其可自具有較高的電導率的開啟狀態切換至在它們的閘極 電極上施加高電壓時僅具有較低的洩漏電導率(leakage conductivity)的關閉狀態。下拉電晶體117、118可為n通道電晶體，其可自僅具有較低的洩漏電導率的關閉狀態切換至在它們的閘極電極上施加高電壓時它們具有較高的電導率的開啟狀態。
SRAM單元101進一步包括通閘電晶體109、110。通閘電晶體109電性連接於逆位元線103與第一反相器的輸出111之間，另一通閘電晶體110電性連接於位元線102與第二反相器108的輸出112之間。通閘電晶體109、110的閘極電極電性連接字元線104。通閘電晶體109、110可為n通道電晶體，藉由在它們的閘極電極上施加高電壓而可將其自關閉狀態切換至開啟狀態。因此，如向字元線104施加高電壓，則在逆位元線103與第一反相器的輸出111之間以及在位元線102與第二反相器108的輸出112之間形成電性連接。
設備100可包括具有與SRAM單元101的結構對應的結構的複數個SRAM單元，且還可包括類似電源供應線105、106的複數個低電壓電源供應線、類似字元線104的複數個字元線，以及類似位元線102及逆位元線103的複數個位元線及逆位元線。通常，存在具有SRAM單元列及行的SRAM單元陣列，其中，電源供應線及字元線沿該陣列的列延伸，位元線及逆位元線沿該陣列的行延伸。處理設備100的各SRAM單元可藉由向連接該SRAM單元的字元線施加高電壓以將該單元的通閘電晶體切換至開啟 狀態並藉由向連接該SRAM單元的位元線及逆位元線施加和/或自其讀取電壓。其他字元線可保持於低電壓。在待機(standby)模式期間通常使位元線及逆位元線保持于高電壓，並在讀取期間使其電性浮動。
SRAM單元101可具有三種操作模式。在待機模式中，字元線104的電壓為低，以使通閘電晶體109、110處於關閉狀態並電性斷開反相器107、108與位元線102及逆位元線103。由於第一反相器107的輸出111電性連接第二反相器108的輸入114，且第二反相器108的輸出112電性連接第一反相器107的輸入113，因此反相器107、108可彼此加強，以使它們基本保持於其各自的狀態。相應地，存在SRAM單元101的第一狀態，其中，第一反相器107的輸出111基本處於低電壓且第二反相器108的輸出112基本處於高電壓；以及第二狀態，其中，第一反相器107的輸出111基本處於高電壓且第二反相器108的輸出112基本處於低電壓。該兩狀態可用於儲存一位元資訊。
為讀取SRAM單元101中儲存的該位元資訊，可對位元線102及逆位元線103預充電至高電壓。接著，使位元線102及逆位元線103電性浮動並將字元線104自低電壓切換至高電壓，以使通閘電晶體109、110在位元線102與第二反相器108的輸出112之間形成電性連接以及在逆位元線103與第一反相器107的輸出111之間形成電性連接。依據SRAM單元101的狀態，在位元線102與 逆位元線103之間形成電壓差，其可由感測放大器(未圖示)感測以確定SRAM單元101的狀態。
自SRAM單元101讀取資料的問題可為避免在讀取操作期間不經意翻轉SRAM單元101的狀態的讀取干擾的發生。SRAM單元101相對讀取干擾的穩定性可取決於處於開啟狀態的下拉電晶體117、118的電導率與處於開啟狀態的通閘電晶體109、110的電導率之間的所謂β比。較大的β比可有助於增加SRAM單元101相對讀取干擾的穩定性。由於處於開啟狀態的場效電晶體的通道的電導率通常隨電晶體的通道的寬度增加而增加，因此從讀取操作期間穩定的角度看，如通閘電晶體109、110的通道區的寬度與下拉電晶體117、118的通道區的寬度相比較低則有利。
為向SRAM單元101寫入資料，可向位元線102及逆位元線103的其中一者施加高電壓並向位元線102及逆位元線103的其中另一者施加低電壓，取決於寫入操作後要獲得的SRAM單元101的狀態。接著，可將字元線104的電壓自低切換至高，以將通閘電晶體109、110切換至開啟狀態。由此，施加於位元線102及逆位元線103的電壓被施加至反相器107、108的輸入113、114。如SRAM單元101的初始狀態不同於要寫入SRAM單元101的狀態，這通常導致反相器107、108改變其狀態。
向SRAM單元101寫入資料的問題可為避免寫入失敗，其中，儘管要寫入SRAM單元101的狀態不 同於初始狀態，但SRAM單元101不改變其狀態。發生寫入失敗的可能性可與處於開啟狀態的通閘電晶體109、110的電導率與處於開啟狀態的上拉電晶體115、116的電導率之間的比例相關，該比例以“γ比”表示。一般而言，較大的γ比可降低發生寫入失敗的可能性。
相應地，為避免寫入失敗，如處於開啟狀態的通閘電晶體109、110的電導率(以及相應地該些電晶體的通道區的寬度)與處於開啟狀態的上拉電晶體115、116的電導率(以及相應地該些電晶體的通道區的寬度)相比較大則有利。
因此，在SRAM單元101相對讀取干擾的穩定性與SRAM單元101相對發生寫入失敗的可寫性之間存在折衷。處於開啟狀態的通閘電晶體109、110的較大電導率有助於降低發生寫入失敗的可能性，但同時可能增加讀取干擾的可能性。
為避免該些問題，業界已提出透過額外的埠分離寫入和讀取路徑，從而修改SRAM單元的設計。不過，此類解決方案通常要求每個SRAM單元具有兩個額外的電晶體，並且還要求設備100的每一列具有額外的讀取字元線，以及設備100的每一行具有額外的讀取位元線。這大幅增加儲存一位元資訊所需的設備100的面積。
針對上述情況，本發明涉及向一個或多個SRAM單元寫入資料的方法以及包括複數個SRAM單元的設備，其相對讀取干擾可獲得較高的穩定性以及較低的發 生寫入失敗的可能性，同時基本避免或至少降低儲存一位元資訊所需的該設備的面積的增加。
本發明揭露的一種方法包括向一個或多個靜態隨機存取記憶體(SRAM)單元寫入資料。向該一個或多個SRAM單元寫入資料包括：向電性連接該一個或多個SRAM記憶體單元的至少一位元線施加資料信號，電性斷開電源供應與各該一個或多個SRAM單元的第一電源供應端子及第二電源供應端子的至少其中一者，以及向連接該一個或多個SRAM單元的字元線施加字元線信號。接著，電性連接該電源與各該一個或多個SRAM單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者。
本發明揭露的一種設備包括：複數個位元線、複數個字元線、複數個靜態隨機存取記憶體(SRAM)單元、複數個第一開關設備以及資料寫入電路。各SRAM單元電性連接該些位元線的其中一者以及該些字元線的其中一者。而且，各SRAM單元具有第一電源供應端子以及第二電源供應端子。各第一開關設備電性連接於該些SRAM單元的至少其中一者的該第一電源供應端子與電源之間。該資料寫入電路用以向連接該些SRAM單元的該至少其中一者的各位元線施加資料信號，操作該些第一開關設備的至少其中一者以電性斷開該電源與該複數個SRAM單元的至少其中一者的該第一電源供應端子，以及向連接該些SRAM單元的該至少其中一者的字元線施加字元線信 號。
100‧‧‧SRAM設備
101、201a、201b、201c、201d‧‧‧SRAM單元
102、202a、202b‧‧‧位元線
103、203a、203b‧‧‧逆位元線
104、204a、204b、207c、207d‧‧‧字元線
105、205a、205b‧‧‧高電壓電源供應線
106、206a、206b‧‧‧低電壓電源供應線
107、307‧‧‧第一反相器
108、308‧‧‧第二反相器
109、110、309、310‧‧‧通閘電晶體
111、112、311、312‧‧‧輸出
113、114、313、314‧‧‧輸入
115、116、315、316‧‧‧上拉電晶體
117、118、317、318‧‧‧下拉電晶體
200‧‧‧設備
207a、207b‧‧‧字元線連接
208a、208b‧‧‧第一電源供應端子、高電壓電源供應端子
208c、208d‧‧‧第一電源供應端子
209a、209b‧‧‧第二電源供應端子、低電壓電源供應端子
209c、209d‧‧‧第二電源供應端子
210a、210b、210c、210d‧‧‧逆位元線端子
211a、211b、211c、211d‧‧‧位元線端子
212a、212b‧‧‧高電壓開關設備
213a、213b‧‧‧低電壓開關設備
214‧‧‧電源、電源供應
215‧‧‧高電壓端子
216‧‧‧低電壓端子
217‧‧‧控制電路
218‧‧‧寫入控制電路
219‧‧‧讀取控制電路
220‧‧‧陣列
221a、221b‧‧‧列
222a、222b‧‧‧行
401‧‧‧第一座標軸
402‧‧‧第二座標軸
403、404、405、406‧‧‧時間點
407、409‧‧‧資料信號
408、410‧‧‧逆資料信號
411‧‧‧字元線信號
412‧‧‧始能信號
413‧‧‧逆始能信號
進一步的實施例定義于所附申請專利範圍中，並藉由下面參照附圖所作的詳細說明變得更加清楚，其中：第1圖顯示SRAM設備的示意圖；第2圖顯示依據一實施例的設備的示意圖；第3圖顯示第2圖所示的設備的SRAM單元的示意圖；第4a圖顯示依據一實施例在操作第2圖的設備的方法中施加的信號示意圖；以及第4b圖顯示依據另一實施例在操作第2圖的設備的方法中施加的信號示意圖。
儘管參照下面的詳細說明以及附圖所描述的實施例來說明本發明，但應當理解，下面的詳細說明以及附圖並非意圖將本發明主題限於所揭露的特定實施例。相反，所述實施例僅示例本發明的各種實施方式，本發明的範圍由所附申請專利範圍定義，實施例提供包括SRAM單元的設備以及操作包括SRAM單元的設備的方法，其具有使能功能(enable function)以能夠在寫入操作期間斷開由電源供應提供的高電壓(有時表示為“VDDA”)和/或由該電源供應提供的低電壓(有時表示為“VSS”)與SRAM單元。在此情況下，資料寫入電路無需向該些SRAM單元的上拉電晶體及下拉電 晶體提供過功率(overpower)。在自該設備讀取資料的讀取操作期間，該電源供應可保持連接該些SRAM單元。
在實施例中，可使用沿該設備的字元線的VDDA和/或VSS分段。這樣，沿一啟動字元線的全部單元可被同時寫入，而該設備的其他單元可保持於待機模式。藉由每個字元線域的單個電晶體(如在寫入操作期間斷開VDDA及VSS的其中一者)或每個字元線域的兩個電晶體(如在寫入操作期間使VDDA及VSS都斷開)可實現VDDA和/或VSS的斷開。為斷開VDDA，可使用p通道電晶體，且可使用n通道電晶體斷開VSS。如在p通道電晶體的閘極電極上施加高電壓，可使p通道電晶體自導電開啟狀態切換至基本不導電的關閉狀態，如在n通道電晶體的閘極電極上施加高電壓，可使n通道電晶體自基本不導電的關閉狀態切換至開啟狀態，因此施加於p通道電晶體的閘極電極的信號可與施加於n通道電晶體的閘極電極的信號相反，從而在特定字元線域的n通道電晶體的閘極電極上施加高電壓時，在與該字元線域關聯的p通道電晶體的閘極電極上施加低電壓，或反之。
藉由在寫入操作期間斷開該些SRAM單元與VDDA和/或VSS，可消除或至少降低設備對該些SRAM單元的可寫性的影響。相應地，可優化該SRAM單元相對讀取干擾的穩定性，同時基本避免或至少降低對該些SRAM單元的可寫性的負面影響。由於這樣做，各SRAM單元中無需額外的電晶體，因此各該SRAM單元基本不需 要額外的面積。
在一些實施例中，用於斷開該些SRAM單元與VDDA及VSS的使能信號以及用於將該些SRAM單元的通閘電晶體切換至開啟狀態的字元線信號可基本上同時施加。在其他實施例中，針對該使能信號及該字元線信號可使用獨立的時序，其中，該字元線信號可遲於該使能信號施加。這有助於進一步改進該些SRAM單元的可寫性，因為該些SRAM單元的高電壓側與低電壓側之間的電壓差可在施加該使能信號的時間點與施加該字元線信號的時間點之間的時間間隔中降低。
下面參照第2、3、4a及4b圖描述進一步的實施例。
第2圖顯示依據一實施例的設備200的示意圖，其包括由SRAM單元201a、201b、201c及201d構成的陣列220。
陣列220包括複數個列221a、221b，其中，列221a包括SRAM單元201a、201b，列221b包括SRAM單元201c、201d。陣列220進一步包括複數個行222a、222b，其中，SRAM單元201a、201c設於行222a中，SRAM單元201b、201d設於行222b中。因此，各SRAM單元201a至201d位於陣列220的一列與陣列220的一行中。
設備200不必包括四個SRAM單元，如第2圖所示。在實施例中，可設置更多數量的SRAM單元，且陣列220可包括兩個以上的列以及兩個以上的行。
設備200包括複數個字元線204a、204b，其中，各字元線與陣列220的列221a、221b的其中一者關聯。尤其，字元線204a與列221a關聯，字元線204b與列221b關聯。各SRAM單元201a至201d電性連接與設置該SRAM單元的該列關聯的該字元線。尤其，SRAM單元201a、201b分別藉由字元線連接207a及207b電性連接與列221a關聯的字元線204a，且SRAM單元201c、201d分別藉由字元線207c、207d電性連接與列221b關聯的字元線204b。
設備200進一步包括複數個高電壓電源供應線205a、205b。各高電壓電源供應線與陣列220的列221a、221b的其中一者關聯。尤其，高電壓電源供應線205a與列221a關聯，高電壓電源供應線205b與列221b關聯。各SRAM單元201a至201d電性連接與設置該SRAM的該列關聯的該高電壓電源供應線。尤其，SRAM單元201a、201b分別藉由第一電源供應端子208a、208b電性連接高電壓電源供應線205a，且SRAM單元201c、201d分別藉由第一電源供應端子208c、208d電性連接高電壓電源供應線205b。
設備200進一步包括複數個低電壓電源供應線206a、206b。各低電壓電源供應線與列221a、221b的其中一者關聯。尤其，低電壓電源供應線206a與列221a關聯，低電壓電源供應線206b與列221b關聯。
各SRAM單元201a至201d電性連接與設置 該SRAM單元的該列關聯的低電壓電源供應線206a、206b的其中一者。尤其，SRAM單元201a、201b分別藉由第二電源供應端子209a及209b電性連接與列221a關聯的低電壓電源供應線206a，且SRAM單元201c、201d分別藉由第二電源供應端子209c及209d電性連接低電壓電源供應線206b。
設備200進一步包括複數個位元線202a、202b以及複數個逆位元線203a、203b，各位元線與各逆位元線與陣列220的行222a、222b的其中一者關聯。尤其，位元線202a及逆位元線203a與行222a關聯，位元線202b及逆位元線203b與行222b關聯。各SRAM單元201a至201d電性連接與設置該SRAM單元的該行關聯的位元線以及與設置該SRAM單元的該行關聯的該些逆位元線的其中一者。尤其，SRAM單元201a及201c分別藉由位元線端子211a及211c電性連接與行222a關聯的位元線202a，且分別藉由逆位元線端子210a及210c電性連接逆位元線203a。SRAM單元201b及201d分別藉由位元線端子211b及211d電性連接位元線202b，且分別藉由逆位元線端子210b及210d電性連接逆位元線203b。
設備200進一步包括複數個高電壓開關設備212a、212b。各高電壓開關設備212a、212b電性連接於高電壓電源供應線205a、205b的其中一者與電源214的高電壓端子215之間。尤其，高電壓開關設備212a電性連接於高電壓端子215與高電壓電源供應線205a之間，高電壓 開關設備212b電性連接於高電壓端子215與高電壓電源供應線205b之間。因此，與陣列220的各列221a、221b關聯一高電壓開關設備。在實施例中，高電壓開關設備212a、212b可為p通道場效電晶體。
設備200進一步包括複數個低電壓開關設備213a、213b，在實施例中，其可為n通道場效電晶體。各低電壓開關設備213a、213b電性連接於電源供應214的低電壓端子216與低電壓電源供應線206a、206b的其中一者之間。尤其，低電壓開關設備213a電性連接於低電壓端子216與低電壓電源供應線206a之間，低電壓開關設備213b電性連接於低電壓端子216與低電壓電源供應線206b之間。因此，各該低電壓開關設備與陣列220的列221a、221b的其中一者關聯。
其他的高電壓開關設備及低電壓開關設備可與第2圖未顯示的陣列220的其他列關聯。
設備200進一步包括控制電路217，其電性連接字元線204a、204b，位元線202a、202b以及逆位元線203a、203b，並用以控制施加至這些元件的電壓。而且，該控制電路電性連接高電壓開關設備212a、212b以及低電壓開關設備213a、213b，以使高電壓開關設備212a、212b及低電壓開關設備213a、213b在導電的開啟狀態與基本不導電的關閉狀態之間切換。因此，藉由操作高電壓開關設備212a、212b，控制電路217可用以連接及斷開高電壓電源供應線205a、205b與電源供應214的高電壓端子215之 間的電性連接，其中，藉由操作各該高電壓開關設備可獨立電性斷開各高電壓電源供應線205a、205b與高電壓端子215。
類似地，控制電路217可用以操作低電壓開關設備213a、213b，以連接及斷開低電壓電源供應線206a、206b與電源供應214的低電壓端子216之間的電性連接，其中，藉由操作各該低電壓開關設備可獨立電性斷開各低電壓電源供應線206a、206b與低電壓端子216。
在高電壓開關設備212a、212b包括p通道場效電晶體且低電壓開關設備213a、213b包括n通道場效電晶體的實施例中，控制電路217可連接開關設備212a、212b、213a、213b的閘極電極。藉由增加施加於閘極電極的電壓，例如藉由將施加於閘極電極的電壓自電源214提供的低電壓切換至電源214提供的高電壓，可將高電壓開關設備212a、212b自開啟狀態切換至關閉狀態。藉由降低施加於閘極電極的電壓，例如藉由自電源供應214提供的高電壓切換至該電源供應提供的低電壓，可將低電壓開關設備213a、213b的n通道電晶體自開啟狀態切換至關閉狀態。
控制電路217可包括寫入控制電路218以及讀取控制電路219，如第2圖所示。在實施例中，控制電路217的一些元件可在讀取控制電路219與寫入控制電路218以及可選擇地在該控制電路的其他元件之間共用。
在實施例中，由電源供應214提供的高電 壓可在約0.5V至約2.0V的範圍內，由電源供應214提供的低電壓可為約0V。在一些實施例中，例如，依據溫度和/或功率節約要求，可使電壓電平(voltage level)適應操作的模式。參照第3圖描述依據一實施例的SRAM單元201a的配置。
SRAM單元201a具有高電壓電源供應端子208a以及低電壓電源供應端子209a。
SRAM單元201a進一步包括第一反相器307以及第二反相器308。在反相器307、308的高電壓側上設置高電壓電源供應端子208a，在反相器307、308的低電壓側上設置低電壓電源供應端子209a。
在實施例中，以兩獨立導電特徵的形式，例如積體電路中的導電線的形式設置高電壓電源供應端子208a，如第3圖所示，其中，一導電特徵連接第一反相器307與高電壓電源供應線205a，另一導電特徵連接第二反相器308與高電壓電源供應線205a。
類似地，在實施例中，以兩獨立導電特徵的形式，例如積體電路中的導電線的形式設置低電壓電源供應端子209a，其連接反相器307、308的低電壓側與低電壓電源供應線206a。
在其他實施例中，可以單個導電特徵的形式設置高電壓電源供應端子208a和/或以單個導電特徵的形式設置低電壓供應端子209a。
第一反相器307包括上拉電晶體315(可為p 通道場效電晶體)以及下拉電晶體371(可為n通道場效電晶體)。第一反相器307包括輸出311。通閘電晶體309電性連接於逆位元線端子210a與第一反相器307的輸出311之間。通閘電晶體309的閘極電性連接字元線連接207a。
類似地，第二反相器308具有輸出312、輸入314、上拉電晶體316以及下拉電晶體318。通閘電晶體310電性連接於輸出312與位元線端子211a之間，通閘電晶體310的閘極電極電性連接字元線連接207a。
類似電源供應端子208a、209a，字元線連接207a可包括兩獨立導電特徵以提供通閘電晶體309、310的閘極電極與字元線204a之間的電性連接，或者，字元線連接207a可以單個導電特徵的形式設置。
第一反相器307的輸出311電性連接第二反相器308的輸入314，且第二反相器308的輸出312電性連接第一反相器307的輸入313。
SRAM單元201a由六個電晶體構成(兩個上拉電晶體315、316，兩個下拉電晶體317、318以及兩個通閘電晶體309、310)。因此，SRAM單元201a為六電晶體SRAM單元。
SRAM單元201a的其他特徵可對應上面參照第1圖所述的SRAM單元101的那些特徵。
SRAM單元201b、201c、201d以及設備200的可選擇的其他SRAM單元可具有與SRAM單元201a的配置對應的配置。
下面參照第4a圖描述依據一實施例的設備200的操作。
第4a圖顯示向SRAM單元寫入資料時施加於設備200中的信號圖。第一座標軸401表示時間，第二座標軸402表示信號的電壓。為簡化目的，在第4a圖中，將表示信號的電壓的曲線沿垂直方向移動，以便在該些曲線之間不存在重迭。第4a圖中顯示的各信號可具有與電源214所提供的低電壓基本相等的電壓或與電源214所提供的高電壓基本相等的電壓，並可選擇在低電壓與高電壓之間切換。
因此，在第4a圖中，信號的上升沿表示自低電壓向高電壓轉換，下降沿表示自高電壓向低電壓轉換。
第4a圖顯示一實施例，其中，向SRAM單元陣列220的列221a中的SRAM單元201a、201b寫入資料。
在時間點403與時間點406之間的時間間隔期間，在位元線202a上施加資料信號407，並在位元線202b上施加資料信號409。信號407、409對應將要寫入SRAM單元201a、201b的資料。
在第4a圖中顯示一種情況，其中，在該寫入過程中要獲得的SRAM單元201a的狀態為SRAM單元201a的第二反相器的輸出(電性連接位元線202a)處於高電壓的狀態，且要獲得的SRAM單元201b的狀態為SRAM單元201b的第二反相器的輸出(電性連接位元線202b)處於低 電壓的狀態。
在時間點403之前以及時間點406之後，位元線202a、202b可處於高電壓。在時間點403、406之間的時間間隔中施加於位元線202a、202b的電壓對應該寫入過程之後獲得的SRAM單元201a、201b的第二反相器的輸出的電壓。因此，在第4a圖所示的示例中，資料信號407保持于高電壓，且在該時間間隔期間使資料信號409自高電壓切換至低電壓。
如在向SRAM單元201a寫入資料後獲得的SRAM單元201a的狀態為SRAM單元201a的第二反相器的輸出處於低電壓的狀態，則在時間點403與時間點406之間的時間間隔期間應將位元線202a切換至低電壓，並且如寫入過程之後獲得的SRAM單元201b的狀態為SRAM單元201b的第二反相器的輸出處於高電壓的狀態，則在該時間間隔期間應使位元線202b保持于高電壓。
在從時間點403至時間點406的時間間隔期間，可向逆位元線203a施加逆資料信號408，並向逆位元線203b施加逆資料信號410。逆資料信號408與資料信號407相反，其中，如資料信號407為高，則逆資料信號408為低；如資料信號407為低，則逆資料信號408為高。逆資料信號410與資料信號409相反，其中，如資料信號409為高，則逆資料信號410為低；如資料信號409為低，則逆資料信號410為高。在時間點403之前以及時間點406之後，逆位元線203a、203b可保持于高電壓。
在從時間點403至時間點406的時間間隔期間，可向連接第2圖中未顯示的陣列220的列221a中的SRAM單元201a、201b以外的SRAM單元的位元線及逆位元線施加其他資料信號及逆資料信號，以向列221a中的全部SRAM單元寫入資料。
在處於時間點403之後並在時間點406之前的時間點404，可向低電壓開關設備213a施加使能信號412，以電性斷開低電壓電源供應線206a與電源供應214的低電壓端子216。在低電壓開關設備213a包括n通道場效電晶體的實施例中，藉由將施加於該n通道場效電晶體的閘極電極的電壓自高電壓切換至低電壓而可施加使能信號412。
在基本同一時間點404，可向高電壓開關設備212a施加逆使能信號413，以電性斷開高電壓電源供應線205a與電源供應214的高電壓端子215。在高電壓開關設備212a包括p通道場效電晶體的實施例中，藉由將施加於該p通道場效電晶體的閘極電極的電壓自低電壓切換至高電壓而可施加逆使能信號413。
藉由向低電壓開關設備213a施加使能信號412以及向高電壓開關設備212a施加逆使能信號413，高電壓電源供應線205a及低電壓電源供應線206a與電源214電性斷開。由於列221a中SRAM單元201a、201b的高電壓電源供應端子208a、208b經由高電壓電源供應線205a電性連接電源214，因此，高電壓電源供應端子208a、208b 與電源214電性斷開。類似地，SRAM單元201a、201b的低電壓電源供應端子209a、209b與電源214電性斷開。
可向與設置SRAM單元201a、201b的陣列220的列221a關聯的字元線204a施加字元線信號411。這可藉由將字元線204a的電壓自低切換至高而執行。在實施例中，可在電性斷開高電壓電源供應線205a及低電壓電源供應線206a與電源214的同一時間404施加字元線信號411。
藉由向字元線204a施加字元線信號411，SRAM單元201a、201b的通閘電晶體被切換至導電開啟狀態，從而將施加於電性連接列221a中各SRAM單元的各位元線的電壓施加於該SRAM單元的反相器的其中一者的輸入，並將施加於電性連接各SRAM單元的各逆位元線的電壓施加於另一反相器的輸入。
尤其，藉由施加字元線信號411，施加於位元線202a的電壓被施加於SRAM單元201a的第一反相器307的輸入313，且施加於逆位元線203a的電壓被施加於SRAM單元201a的第二反相器308的輸入314。而且，由第3圖的電路圖可看出，位元線202a的電壓被施加於第二反相器308的輸出312，且逆位元線303a的電壓被施加於第一反相器307的輸出311。
由於施加使能信號412及逆使能信號413使SRAM單元201a、201b與電源214電性斷開，因此當施加字元線信號411時，在SRAM單元201a、201b的反相器 的輸入及輸出與設備200的電源214之間基本無電性連接。因此，施加於位元線202a、202b及逆位元線203a、203b的電壓無需克服經由上拉電晶體及下拉電晶體施加於反相器的輸入及輸出的電源214的電壓。
因此，與上面參照第1圖所述的設備相比，可改進設備200的可寫性。與在各SRAM單元中設置六個以上電晶體的現有技術的提議相比，在各SRAM單元201a至201d為六電晶體SRAM單元的本發明實施例中可獲得改進的可寫性，如上參照第2圖及第3圖所述。
不過，SRAM單元的結構不限於上面參照第2圖及第3圖所述的六電晶體配置。在其他實施例中，可採用SRAM單元的不同配置，其可選擇包括六個以上電晶體。
關於上述高電壓開關設備212a、212b以及低電壓開關設備213a、213b，在實施例中，可針對SRAM單元的陣列220的各列221a、221b設置單個高電壓開關設備以及單個低電壓開關設備，且各列221a、221b可包括較大數量的個別SRAM單元。因此，高電壓開關設備212a、212b以及低電壓開關設備213a、213b基本不增加設備200所佔用的基板的面積，或僅較低程度地增加設備200的面積。
在遲於時間點404並早於時間點406的時間點405，使能信號412及逆使能信號413不再施加于高電壓開關設備212a及低電壓開關設備213a，相反，可操作高 電壓開關設備212a及電壓開關設備213a以電性連接高電壓電源供應線205a與電源214的高電壓端子215以及電性連接低電壓電源供應線206a與電源214的低電壓端子216。在高電壓開關設備212a包括p通道場效電晶體以及低電壓開關設備213a包括n通道場效電晶體的實施例中，這可藉由向該n通道場效電晶體施加高電壓並向該p通道電晶體施加低電壓執行。
另外，字元線信號411不再施加於字元線204a，以使陣列220的列221a中的SRAM單元201a、201b的通閘電晶體電性斷開該些SRAM單元的反相器的輸入及輸出與位元線202a、202b及逆位元線203a。這樣，SRAM單元201a、201b被切換至待機模式，其中，SRAM單元201a、201b保持寫入過程期間對其設置的狀態。
第4b圖顯示依據一實施例在向設備200中的SRAM單元寫入資料的方法中施加的信號圖。
不同於第4a圖的實施例，在第4b圖的實施例中，在遲於施加使能信號412及逆使能信號413的時間點404的時間點414施加字元線信號(由第4b圖中的元件符號416表示)。而且，可施加字元線信號416直至時間點415，其位於不再施加使能信號412及逆信號413的時間點405與不再施加資料信號及逆資料信號的時間點406之間。因此，在第4b圖的實施例中，一方面施加使能信號412及逆使能信號413與另一方面施加字元線信號416基本不同時執行。
第4b圖的實施例的其他特徵可對應上面參照第4a圖所述的實施例。
由於高電壓電源供應線205a及低電壓電源供應線206a的電容，SRAM單元201a、201b的高電源供應端子208a、208b處的電壓可能需要一些時間以將電壓降至基本低於電源供應214所提供的高電壓。在遲於施加使能信號412及逆使能信號413的時間點404的時間點414施加字元線信號416可有助於確保在高電壓電源供應端子208a、208b及低電壓電源供應端子209a、209b之間的電壓差已降至足夠的程度的時間點施加字元線信號416。這有助於進一步改進該些SRAM單元的可寫性。
在實施例中，時間點404與時間點415之間的時間間隔可具有依據設備200的時鐘速度選擇的持續時間，該時鐘速度可在約1MHz至約10GHz的範圍內。
施加較使能信號412及逆使能信號413長的字元線信號416直至時間點415可有助於確保在時間點415，當SRAM單元201a、201b電性連接電源供應214時SRAM單元201a、201b處於其理想的狀態。可能發生的狀況是，當在關閉字元線信號416的同時使SRAM單元201a、201b電性連接電源214時，SRAM單元201a、201b的狀態受漏電流影響，且洩漏快于向SRAM單元201a、201b的反相器供電。儘管其可能性較低，但保持字元線信號416較長可消除該問題。
在上面參照第4a圖所述的方法中以及上面 參照第4b圖所述的方法中，藉由向關聯各列的低電壓開關設備施加使能信號412，向關聯各列的高電壓開關設備施加逆使能信號，以及向與陣列220的各列關聯的字元線施加字元線信號411或416，可向列221a以外的SRAM單元陣列220的其他列中的SRAM單元寫入資料。
控制電路217可用以執行向設備200中的SRAM單元寫入資料的上述方法。尤其，寫入控制電路218可用以施加該些資料信號、逆資料信號、使能信號、逆使能信號以及字元線信號。
為自設備200的SRAM單元201a至201d的其中一個或多個讀取資料，可對連接該SRAM單元的位元線及逆位元線預充電至高電壓。例如，為自SRAM單元201a讀取資料，可對位元線202a及逆位元線203a預充電至高電壓。
接著，可使位元線202a及逆位元線203a電性浮動，並向字元線204a施加與上面參照第4a圖所述的字元線信號411類似的字元線信號。這樣，將通閘電晶體309、310切換至導電開啟狀態，以使位元線202a電性連接第二反相器308的輸出312以及逆位元線203a電性連接第一反相器307的輸出311。這導致位元線202a與逆位元線203a之間的電壓差，其取決於SRAM單元201a的狀態。該電壓差可由控制電路217中的感測放大器(未圖示)感測，以確定SRAM單元201a的狀態。
為讀取設備200中另一SRAM單元的狀 態，可執行類似的步驟，其中使用連接該SRAM單元的位元線、逆位元線以及字元線。在實施例中，可同時讀取陣列220的列221a、221b的其中一者中的全部SRAM單元。
在實施例中，在讀取操作期間不操作高電壓開關設備212a、212b以及低電壓開關設備213a、213b，以使要自其讀取資料的SRAM單元保持電性連接電源214。
自設備200的SRAM單元201a至201d讀取資料的方法的其他特徵可對應上面參照第1圖所述的自設備100讀取資料的方法的特徵。
讀取控制電路219可用以執行讀取資料的上述方法。
在實施例中，可優化設備200的SRAM單元201a至201d的穩定性。如上面所述，與例如上面參照第1圖所述的設備相比，設備200可具有改進的可寫性。相應地，在上面參照第1圖所述的寫入操作中起關鍵作用的γ比(處於開啟狀態的通閘電晶體309、310的電導率與處於開啟狀態的上拉電晶體315、316的電導率之比)在設備200中不再關鍵，或者至少不太關鍵。因此，SRAM單元201a至201d可具有較高的β比(處於開啟狀態的下拉電晶體317、318的電導率與處於開啟狀態的通閘電晶體309、310的電導率之比)，其可有助於增加SRAM單元201a至201d相對讀取干擾的穩定性。而且，可自由優化SRAM單元201a至201d的α比(處於開啟狀態的上拉電晶體315、316的電導率與處於開啟狀態的下拉電晶體317、318 的電導率之比)，以獲得理想的信號雜訊比容限(signal to noise margin)。電晶體201a至201d的電導率可藉由調整該些電晶體的通道區的寬度而調整。
本發明不限於向SRAM單元寫入資料時使高電壓電源供應線及低電壓電源供應線都與電源214電性斷開的實施例。在其他實施例中，可省略低電壓開關設備213a、213b並且當向SRAM單元寫入資料時，低電壓電源供應線206a、206b可保持電性連接電源供應214的低電壓端子216。在此類實施例中，當向SRAM單元寫入資料時，高電壓開關設備212a、212b可用於電性斷開高電壓電源供應線205a、205b與電源214的高電壓端子215。
在進一步的實施例中，可省略高電壓開關設備212a、212b，並且當向SRAM單元寫入資料時，高電壓電源供應線205a、205b可保持電性連接電源供應214的高電壓端子215。在此類實施例中，當向SRAM單元寫入資料時，低電壓開關設備213a、213b可用於電性斷開低電壓電源供應線206a、206b與電源214的低電壓端子216。
而且，本發明不限於上面參照第4a及4b圖所述操作設備200的實施例。在其他實施例中，在施加使能信號412及逆使能信號413之前可施加字元線信號416，施加使能信號412及逆使能信號413長於字元線信號416。在進一步的實施例中，在施加使能信號412及逆使能信號413之前可施加字元線信號416，施加字元線信號416長於使能信號412及逆使能信號413。在進一步的實施例 中，在施加使能信號412及逆使能信號413之後可施加字元線信號416，施加使能信號412及逆使能信號413長於字元線信號416。
在閱讀本說明後，本發明的進一步修改及變更對於本領域的技術人員將變得更加清楚。因此，本說明僅為說明性質，目的在於教導本領域的技術人員執行本發明所揭露的原理的一般方式。應當理解，這裏顯示並描述的形式將被視為當前的優選實施例。
200‧‧‧設備
201a、201b、201c、201d‧‧‧SRAM單元
202a、202b‧‧‧位元線
203a、203b‧‧‧逆位元線
204a、204b、207c、207d‧‧‧字元線
205a、205b‧‧‧高電壓電源供應線
206a、206b‧‧‧低電壓電源供應線
207a、207b‧‧‧字元線連接
208a、208b‧‧‧第一電源供應端子、高電壓電源供應端子
208c、208d‧‧‧第一電源供應端子
209a、209b‧‧‧第二電源供應端子、低電壓電源供應端子
209c、209d‧‧‧第二電源供應端子
210a、210b、210c、210d‧‧‧逆位元線端子
211a、211b、211c、211d‧‧‧位元線端子
212a、212b‧‧‧高電壓開關設備
213a、213b‧‧‧低電壓開關設備
214‧‧‧電源、電源供應
215‧‧‧高電壓端子
216‧‧‧低電壓端子
217‧‧‧控制電路
218‧‧‧寫入控制電路
219‧‧‧讀取控制電路
220‧‧‧陣列
221a、221b‧‧‧列
222a、222b‧‧‧行

Claims (20)

  1. 一種方法，包括：向一個或多個靜態隨機存取記憶體(SRAM)單元寫入資料，其中，向該一個或多個靜態隨機存取記憶體單元寫入資料包括向電性連接該一個或多個靜態隨機存取記憶體記憶體單元的至少一位元線施加資料信號，電性斷開電源供應與各該一個或多個靜態隨機存取記憶體單元的第一電源供應端子及第二電源供應端子的至少其中一者，以及向電性連接該一個或多個靜態隨機存取記憶體單元的字元線施加字元線信號；以及接著，電性連接該電源與各該一個或多個靜態隨機存取記憶體單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者。
  2. 如申請專利範圍第1項所述之方法，其中，電性斷開該電源供應與各該一個或多個靜態隨機存取記憶體單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者以及向該字元線施加該字元線信號基本上同時執行。
  3. 如申請專利範圍第2項所述之方法，其中，向該字元線提供該字元線信號至少直至各該一個或多個靜態隨機存取記憶體單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者電性連接該電源。
  4. 如申請專利範圍第1項所述之方法，其中，在電性斷開該電源供應與各該一個或多個靜態隨機存取記憶體單 元的該第一電源供應端子及該第二電源供應端子的該至少其中一者後，向該字元線施加該字元線信號。
  5. 如申請專利範圍第4項所述之方法，其中，向該字元線提供該字元線信號持續一時間間隔，以及其中，在該時間間隔結束前，電性連接該電源與各該一個或多個靜態隨機存取記憶體單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者。
  6. 如申請專利範圍第1項所述之方法，其中，在電性斷開該電源供應與各該一個或多個靜態隨機存取記憶體單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者之前，向該至少一位元線施加該資料信號。
  7. 如申請專利範圍第6項所述之方法，其中，向該至少一位元線提供該資料信號至少直至各該一個或多個靜態隨機存取記憶體單元的該第一電源供應端子及該第二電源供應端子的該至少其中一者電性連接該電源。
  8. 如申請專利範圍第1項所述之方法，其中，向該一個或多個靜態隨機存取記憶體單元寫入資料包括：向電性連接該一個或多個靜態隨機存取記憶體單元的至少一逆位元線施加逆資料信號，該資料信號及該逆資料信號基本上同時施加。
  9. 如申請專利範圍第8項所述之方法，進一步包括自該一個或多個靜態隨機存取記憶體單元讀取資料，其中，自該一個或多個靜態隨機存取記憶體單元讀取資料包括： 對該至少一位元線及該至少一逆位元線預充電；向電性連接該一個或多個靜態隨機存取記憶體單元的該字元線施加字元線信號；以及針對各該一個或多個靜態隨機存取記憶體單元，感測電性連接該靜態隨機存取記憶體單元的該至少一位元線的其中一者與電性連接該靜態隨機存取記憶體單元的該至少一逆位元線的其中一者之間的電壓差；其中，當該資料被讀取時，各該一個或多個靜態隨機存取記憶體單元的該第一電源供應端子及該第二電源供應端子保持電性連接該電源。
  10. 如申請專利範圍第1項所述之方法，其中，各靜態隨機存取記憶體單元為六電晶體靜態隨機存取記憶體單元。
  11. 一種設備，包括：複數個位元線；複數個字元線；複數個靜態隨機存取記憶體(SRAM)單元，各靜態隨機存取記憶體單元電性連接該些位元線的其中一者以及該些字元線的其中一者，各靜態隨機存取記憶體單元具有第一電源供應端子以及第二電源供應端子；複數個第一開關設備，各第一開關設備電性連接於該些靜態隨機存取記憶體單元的至少其中一者的該第一電源供應端子與電源之間；以及資料寫入電路，用以向電性連接該些靜態隨機存取記憶體單元的該至少其中一者的各位元線施加資料信 號，操作該些第一開關設備的至少其中一者以電性斷開該電源與該複數個靜態隨機存取記憶體單元的至少其中一者的該第一電源供應端子，以及向電性連接該些靜態隨機存取記憶體單元的該至少其中一者的字元線施加字元線信號。
  12. 如申請專利範圍第11項所述之設備，進一步包括：複數個第二開關設備，其中，各第二開關設備電性連接於該些靜態隨機存取記憶體單元的該至少其中一者的該第二電源供應端子與該電源之間。
  13. 如申請專利範圍第11項所述之設備，其中，該複數個靜態隨機存取記憶體單元包括靜態隨機存取記憶體單元陣列，該靜態隨機存取記憶體單元陣列包括複數個列，各列包括兩個或更多靜態隨機存取記憶體單元，各字元線與該些列的其中一者關聯，各靜態隨機存取記憶體單元電性連接與設置該靜態隨機存取記憶體單元的該列關聯的該字元線。
  14. 如申請專利範圍第13項所述之設備，進一步包括複數個高電壓電源供應線，各高電壓電源供應線與該些列的其中一者關聯，各靜態隨機存取記憶體單元的該第一電源供應端子電性連接與設置該靜態隨機存取記憶體單元的該列關聯的該高電壓電源供應線，各該第一開關設備電性連接於該些高電壓電源供應線的其中一者與該電源之間。
  15. 如申請專利範圍第14項所述之設備，其中，該些靜態 隨機存取記憶體單元的該些第一電源供應端子為高電壓端子，以及其中，各該第一開關設備包括p通道場效電晶體。
  16. 如申請專利範圍第14項所述之設備，進一步包括複數個低電壓電源供應線，各低電壓電源供應線與該些列的其中一者關聯，各靜態隨機存取記憶體單元的該第二電源供應端子電性連接與設置該靜態隨機存取記憶體單元的該列關聯的該低電壓電源供應線，該設備進一步包括複數個第二開關設備，各該第二開關設備電性連接於該些低電壓電源供應線的其中一者與該電源之間。
  17. 如申請專利範圍第16項所述之設備，其中，該些靜態隨機存取記憶體單元的該些第二電源供應端子為低電壓端子，以及其中，各該第二開關設備包括n通道場效電晶體。
  18. 如申請專利範圍第11項所述之設備，進一步包括複數個逆位元線，各靜態隨機存取記憶體單元電性連接該些逆位元線的其中一者，其中，該資料寫入電路用以向電性連接該些靜態隨機存取記憶體單元的該至少其中一者的各逆位元線施加逆資料信號，其中，該資料信號及該逆資料信號基本上同時施加。
  19. 如申請專利範圍第18項所述之設備，進一步包括讀取電路，用以對電性連接該複數個靜態隨機存取記憶體單元的至少其中一者的該位元線及該逆位元線預充電，向電性連接該複數個靜態隨機存取記憶體單元的該至少 其中一者的字元線施加字元線信號，以及針對該複數個靜態隨機存取記憶體單元的各該至少其中一者感測該位元線與該逆位元線之間的電壓差，其中，該複數個靜態隨機存取記憶體單元的各該至少其中一者的該第一電源供應端子以及該第二電源供應端子保持電性連接該電源。
  20. 如申請專利範圍第11項所述之設備，其中，各靜態隨機存取記憶體單元為六電晶體靜態隨機存取記憶體單元。
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