CN117577162B - 一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器 - Google Patents

一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器 Download PDF

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Abstract

本公开实施例提供了一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器，该冗余地址寄存器结构包括寄存器单元和读出电路，每一寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；写选择电路用于在写使能信号处于使能状态时，将初始数据和反相初始数据写入锁存电路；锁存电路用于对初始数据和反相初始数据进行锁存处理；读选择电路用于在读使能信号处于使能状态时，通过读出电路读出锁存电路锁存的初始数据或反相初始数据，得到目标数据。

Description

一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器。
背景技术
在DRAM中，存储阵列存在可靠性风险，会出现部分比特失效的情况，并且该失效的情况一般集中在存储阵列中的同一行或者同一列。DRAM生产厂商通常会额外设计一些冗余的行和/或列，用冗余的行和/或列代替失效的行和/或列。
然而，当前技术中使用的列冗余地址寄存器结构占用面积大，消耗功率高，控制复杂。
发明内容
本公开实施例提供了一种新的冗余地址寄存器结构、冗余地址寄存器阵列及存储器。
第一方面，本公开实施例提供了一种冗余地址寄存器结构，包括寄存器单元和读出电路，每一所述寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；
所述写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在所述写使能信号处于使能状态时，将所述初始数据和所述反相初始数据写入所述锁存电路；其中，所述初始数据和所述反相初始数据互为反相关系；
所述锁存电路，用于接收所述初始数据和所述反相初始数据，并对所述初始数据和所述反相初始数据进行锁存处理；
所述读选择电路，用于接收读使能信号，并在所述读使能信号处于使能状态时，通过所述读出电路读出所述锁存电路锁存的所述初始数据或所述反相初始数据，得到目标数据。
在一些实施例中，所述写选择电路包括第一晶体管和第二晶体管，所述锁存电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述读选择电路包括第七晶体管和第八晶体管；
所述第一晶体管的第一端用于接收所述初始数据，所述第一晶体管的第二端与第一节点连接；所述第二晶体管的第一端用于接收所述反相初始数据，所述第二晶体管的第二端与第二节点连接；所述第一晶体管的控制端和所述第二晶体管的控制端均用于接收所述写使能信号；
所述第三晶体管的第一端和所述第四晶体管的第一端均与电源端连接；所述第五晶体管的第一端和所述第六晶体管的第一端均与接地端连接；所述第三晶体管的第二端、所述第四晶体管的控制端、所述第五晶体管的第二端和所述第六晶体管的控制端均与所述第一节点连接；所述第三晶体管的控制端、所述第四晶体管的第二端、所述第五晶体管的控制端和所述第六晶体管的第二端均与所述第二节点连接；
所述第七晶体管的第一端与读位线连接，所述第八晶体管的第一端与所述接地端连接，所述第七晶体管的第二端与所述第八晶体管的第二端连接，所述第七晶体管的控制端与所述第二节点连接，所述第八晶体管的控制端用于接收所述读使能信号。
在一些实施例中，所述读出电路包括预充电路和保持电路，所述预充电路和所述保持电路均与读位线连接；
所述预充电路，用于接收预充电信号，并在所述读使能信号处于非使能状态时，根据所述预充电信号上拉所述读位线的电位至第一电平状态；以及，在所述读使能信号处于使能状态时，根据所述预充电信号断开所述预充电路；
所述保持电路，用于在所述读使能信号处于使能状态、且所述反相初始数据处于第二电平状态时，使所述读位线的电位保持所述第一电平状态。
在一些实施例中，所述预充电路包括预充晶体管；
所述预充晶体管的第一端与电源端连接，所述预充晶体管的第二端与所述读位线连接，所述预充晶体管的控制端用于接收所述预充电信号。
在一些实施例中，所述保持电路包括保持晶体管和第一非门；所述保持晶体管的第一端与电源端连接，所述保持晶体管的第二端与所述读位线连接，所述第一非门的输入端与所述读位线连接，所述第一非门的输出端与所述保持晶体管的控制端连接。
在一些实施例中，所述保持晶体管的宽长比小于所述寄存器单元中任一晶体管的宽长比。
在一些实施例中，所述冗余地址寄存器结构还包括写使能信号译码电路，所述写使能信号译码电路包括移位电路和逻辑处理电路；所述移位电路包括级联的S个触发器；所述逻辑处理电路包括S个第一逻辑处理电路和S个第二逻辑处理电路，1个所述触发器的输出端分别与1个所述第一逻辑处理电路的输入端和1个所述第二逻辑处理电路的输入端连接；S为大于0的整数；
每一所述触发器的时钟端均用于接收第一写时钟信号，每一所述触发器的输出端输出对应的初始写使能信号，第一个所述触发器的输入端接收寄存器信号，第2个至第S个所述触发器的输入端接收前一所述触发器输出的所述初始写使能信号；
所述第一逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第二写时钟信号，并对所述初始写使能信号和所述第二写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；
所述第二逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第三写时钟信号，并对所述初始写使能信号和所述第三写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；
其中，所述第一写时钟信号处于第一电平状态的时间段包含所述第二写时钟信号处于所述第一电平状态的时间段，所述第一写时钟信号处于第二电平状态的时间段包含所述第三写时钟信号处于所述第一电平状态的时间段。
在一些实施例中，所述冗余地址寄存器结构还包括读使能信号译码电路；
所述读使能信号译码电路，用于接收多个行地址信号，并对所述多个行地址信号进行译码处理，得到多个所述读使能信号；根据多个所述读使能信号，读出失效段的行地址；
其中，存储阵列中的一列存储单元被所述行地址信号对应的行分为多个段，所述失效段是所述多个段中存在失效存储单元的段。
第二方面，本公开实施例提供了一种冗余地址寄存器阵列，包括K个寄存器单元和读出电路，所述K个寄存器单元共用所述读出电路，每一所述寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；
所述写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在所述写使能信号处于使能状态时，将所述初始数据和所述反相初始数据写入所述锁存电路；其中，所述初始数据和所述反相初始数据互为反相关系；
所述锁存电路，用于接收所述初始数据和所述反相初始数据，并对所述初始数据和所述反相初始数据进行锁存处理；
所述读选择电路，用于接收读使能信号，并在所述读使能信号处于使能状态时，通过所述读出电路读出所述锁存电路锁存的所述初始数据或所述反相初始数据，得到目标数据。
在一些实施例中，K个所述寄存器单元沿第一方向和第二方向阵列排布，K为大于0的整数，所述第一方向和所述第二方向相交；沿所述第一方向，2N个所述寄存器单元依次排列；沿所述第二方向，M个所述寄存器单元依次排列；N和M为大于0的整数，K等于2N×M；
沿所述第一方向，将2N个所述寄存器单元分为两个寄存器单元组，每个所述寄存器单元组包括依次排列的N个所述寄存器单元，其中：
两个所述寄存器单元组的写使能端用于接收同一个写使能信号；每个所述寄存器单元组的读使能端用于接收同一个读使能信号，且两个所述寄存器单元组接收的读使能信号不同。
第三方面，本公开实施例提供了一种存储器，包括如第二方面中任一项所述的冗余地址寄存器阵列和存储阵列，所述存储阵列包括呈行列排布的多个存储单元，部分所述存储单元为失效存储单元；
所述冗余地址寄存器阵列，用于存储所述失效存储单元的行地址和/或列地址。
本公开实施例提供了一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器，该冗余地址寄存器结构包括寄存器单元和读出电路，每一寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在写使能信号处于使能状态时，将初始数据和反相初始数据写入锁存电路；其中，初始数据和反相初始数据互为反相关系；锁存电路，用于接收初始数据和反相初始数据，并对初始数据和反相初始数据进行锁存处理；读选择电路，用于接收读使能信号，并在读使能信号处于使能状态时，通过读出电路读出锁存电路锁存的初始数据或反相初始数据，得到目标数据。这样，该冗余地址寄存器结构根据写使能信号和读使能信号，进行数据写入操作和数据读取操作，通过直接接收初始数据和反相初始数据，并且将其锁存和选择输出，可以采用更少的晶体管，从而节省面积和功耗。
附图说明
图1为一种冗余地址寄存器阵列的组成结构示意图；
图2为一种写使能信号译码电路的组成结构示意图；
图3为本公开实施例提供的一种冗余地址寄存器结构的组成结构示意图一；
图4为本公开实施例提供的一种寄存器单元的组成结构示意图一；
图5为本公开实施例提供的一种寄存器单元的组成结构示意图二；
图6为本公开实施例提供的一种冗余地址寄存器结构的组成结构示意图二；
图7为本公开实施例提供的一种写使能信号译码电路的组成结构示意图；
图8为本公开实施例提供的一种写使能信号译码电路的时序示意图；
图9为本公开实施例提供的一种读使能信号译码电路的组成结构示意图；
图10为本公开实施例提供的一种冗余地址寄存器阵列的组成结构示意图一；
图11为本公开实施例提供的一种冗余地址寄存器阵列的组成结构示意图二；
图12为本公开实施例提供的一种存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：
静态随机存取存储器（Static Random Access Memory，SRAM）；
动态随机存取存储器（Dynamic Random Access Memory，DRAM）；
同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）；
双倍速率同步动态随机存取存储器（Double Data Rate SDRAM，DDR SDRAM）；
双倍速率（Double Data Rate，DDR）；
第四代双倍速率（Double Data Rate 4，DDR4）；
第五代双倍速率（Double Data Rate 5，DDR5）；
比特（Bit）；
存储单元（Memory Cell）；
存储阵列（Memory Array）；
熔丝阵列（Fuse Array）；
存储体（Bank，BK）；
激活（Active，ACT）；
写（Write，WR）；
读（Read，RD）；
传输门（Transmission Gate，TG）；
金属氧化物半导体场效应管/晶体管（Metal Oxide Semiconductor fieldeffect transistor，MOS管）；
P型金属氧化物半导体场效应管/P型晶体管（Positive channel Metal OxideSemiconductor field effect transistor，PMOS管）；
N型金属氧化物半导体场效应管/N型晶体管（Negative channel Metal OxideSemiconductor field effect transistor，NMOS管）。
DRAM生产厂商通常将失效的行和/或列地址烧写到熔丝阵列中，在DRAM上电时广播到行和/或列本地寄存器中，并通过行和/或列地址译码电路选择用冗余的行和/或列代替失效的行和/或列，这些冗余存储单元可以在存储器芯片读写失效存储单元时替换失效存储单元以达到修复存储器芯片的目的。
需要说明的是，在DRAM上电时会通过熔丝阵列将失效的地址写到冗余地址寄存器中，然后在DRAM进行激活、读、写等操作时，对行和/或列进行访问，将冗余地址寄存器里的值读出，和正在访问的行和/或列地址进行比较，匹配成功后就会把失效存储单元替换为冗余存储单元。
参见图1，其示出了一种冗余地址寄存器阵列的组成结构示意图。如图1所示，该冗余地址寄存器阵列10包括寄存器单元11、寄存器单元12和读出电路13，每个寄存器单元包括1个传输门、1个反相器和2个门控反相器，读出电路13包括1个门控反相器。其中，寄存器单元11用于接收写使能信号Write[0]和WriteN[0]，以及读使能信号Read[0]和ReadN[0]；寄存器单元12用于接收写使能信号Write[1]和WriteN[1]，以及读使能信号Read[1]和ReadN[1]；读出电路13用于接收读控制信号，具体连接关系如图1所示。其中，需要写入的数据用Data数据总线传输，读位线用RBL表示。
需要说明的是，每个寄存器单元存储1比特的冗余地址。在进行数据写入操作时，写使能信号处于使能状态，数据总线传输0或1，然后关闭数据写入操作，写使能信号处于非使能状态，从而将数据总线传输的数据存到这个寄存器单元中。在进行数据读取操作时，一根读位线连接多个寄存器单元，从这多个寄存器单元中选择1个寄存器单元读出其中存储的数据，示例性地，在冗余地址寄存器阵列10中，读位线连接寄存器单元11和寄存器单元12，当读使能信号Read[0]和ReadN[0]处于使能状态时，读出寄存器单元11中的1比特数据；另外，在进行数据读取操作时，读使能信号和读控制信号需要同时处于使能状态，也就是说，接收读使能信号的门控反相器和读出电路13中的门控反相器需要同时作用。
参见图2，其示出了一种写使能信号译码电路的组成结构示意图。如图2所示，冗余地址寄存器阵列10还包括写使能信号译码电路14，写使能信号译码电路14包括移位寄存器141、第一逻辑处理电路142和第二逻辑处理电路143。其中，移位寄存器141用于接收寄存器信号、第一写时钟信号和第一复位信号，得到初始写使能信号；第一逻辑处理电路142用于接收初始写使能信号、第二写时钟信号和第二复位信号，得到对应的1个写使能信号；第二逻辑处理电路143用于接收初始写使能信号、第三写时钟信号和第二复位信号，得到对应的1个写使能信号。
还需要说明的是，1个传输门包括2个MOS管，1个反相器包括2个MOS管，1个门控反相器包括4个MOS管，所以在冗余地址寄存器阵列10中，每个寄存器单元为12晶体管结构；另外，写使能信号译码电路14中的MOS管数量也较多，从而导致浪费面积和功耗。
基于此，本公开实施例提供了一种冗余地址寄存器结构，该冗余地址寄存器结构包括寄存器单元和读出电路，每一寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；写选择电路用于在写使能信号处于使能状态时，将初始数据和反相初始数据写入锁存电路；锁存电路用于对初始数据和反相初始数据进行锁存处理；读选择电路用于在读使能信号处于使能状态时，通过读出电路读出锁存电路锁存的初始数据或反相初始数据，得到目标数据。这样，该冗余地址寄存器结构通过直接接收初始数据和反相初始数据，根据写使能信号和读使能信号，进行数据写入操作、锁存和数据读取操作，该冗余地址寄存器结构可以采用更少的晶体管，且操作简单，节省面积和功耗。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种冗余地址寄存器结构的组成结构示意图一。如图3所示，该冗余地址寄存器结构20包括寄存器单元21和读出电路22，每一寄存器单元21包括依次连接的写选择电路211、锁存电路212和读选择电路213；
写选择电路211，用于接收初始数据、反相初始数据和写使能信号，并在写使能信号处于使能状态时，将初始数据和反相初始数据写入锁存电路212；其中，初始数据和反相初始数据互为反相关系；
锁存电路212，用于接收初始数据和反相初始数据，并对初始数据和反相初始数据进行锁存处理；
读选择电路213，用于接收读使能信号，并在读使能信号处于使能状态时，通过读出电路22读出锁存电路212锁存的初始数据或反相初始数据，得到目标数据。
在这里，初始数据用Fuse data表示，反相初始数据用Fuse dataN表示，写使能信号用Write[n]表示（n代表寄存器单元21的序号），读使能信号用Read[n]表示，目标数据用ColData[n]表示。
需要说明的是，初始数据和反相初始数据是通过熔丝数据总线（Fuse Data Bus）从熔丝阵列中传输到写选择电路211。另外，锁存电路212具体可以为交叉耦合反相器。
还需要说明的是，当进行数据写入操作时，写使能信号处于使能状态；当不进行数据写入操作时，写使能信号处于非使能状态；当进行数据读取操作时，读使能信号处于使能状态；当不进行数据读取操作时，读使能信号处于非使能状态。另外，若写使能信号和读使能信号处于使能状态，则确定写使能信号和读使能信号处于第一电平状态；若写使能信号和读使能信号处于非使能状态，则确定写使能信号和读使能信号处于第二电平状态。
在这里，第一电平状态可以为高电平状态（逻辑“1”），第二电平状态可以为低电平状态（逻辑“0”）。
在本公开实施例中，对于冗余地址寄存器结构20而言，涉及半导体技术，特别涉及DRAM中的列冗余地址寄存器设计，具体包括一种新型列冗余地址寄存器单元和读写地址译码电路。
如图3所示，在寄存器单元21中，该冗余地址寄存器结构20直接接收初始数据和反相初始数据，通过写选择电路211将初始数据和反相初始数据写入锁存电路212，通过读选择电路213和读出电路22直接读出锁存电路212锁存的初始数据或反相初始数据，该寄存器单元21可以采用更少的晶体管，减小列冗余地址寄存器电路的面积和功耗，且操作简单。
在一种可能中，对于寄存器单元21而言，参见图4，其示出了本公开实施例提供的一种寄存器单元的组成结构示意图一。如图4所示，写选择电路211包括第一晶体管u1和第二晶体管u2，锁存电路212包括第三晶体管u3、第四晶体管u4、第五晶体管u5和第六晶体管u6，读选择电路213包括第七晶体管u7和第八晶体管u8；
第一晶体管u1的第一端用于接收初始数据，第一晶体管u1的第二端与第一节点连接；第二晶体管u2的第一端用于接收反相初始数据，第二晶体管u2的第二端与第二节点连接；第一晶体管u1的控制端和第二晶体管u2的控制端均用于接收写使能信号；
第三晶体管u3的第一端和第四晶体管u4的第一端均与电源端连接；第五晶体管u5的第一端和第六晶体管u6的第一端均与接地端连接；第三晶体管u3的第二端、第四晶体管u4的控制端、第五晶体管u5的第二端和第六晶体管u6的控制端均与第一节点连接；第三晶体管u3的控制端、第四晶体管u4的第二端、第五晶体管u5的控制端和第六晶体管u6的第二端均与第二节点连接；
第七晶体管u7的第一端与读位线连接，第八晶体管u8的第一端与接地端连接，第七晶体管u7的第二端与第八晶体管u8的第二端连接，第七晶体管u7的控制端与第二节点连接，第八晶体管u8的控制端用于接收读使能信号。
在这里，VDD表示电源端（也可称为“电源信号”），用于提供高电平信号（本实施例中的高电平/高电平状态均指逻辑“1”）；VSS表示接地端（也可称为“接地信号”），用于提供低电平信号（本实施例中的低电平/低电平状态均指逻辑“0”）。另外，第一节点用A表示，第二节点用B表示，读位线用RBL（Read Bit Line）表示。
如图4所示，第一晶体管u1的第一端连接数据总线1，数据总线1从熔丝数据总线接收并传输初始数据，并将其传入第一晶体管u1的第一端；第二晶体管u2的第一端连接数据总线2，数据总线2从熔丝数据总线接收并传输反相初始数据，并将其传入第二晶体管u2的第一端。另外，数据总线1经过两个非门从熔丝数据总线接收初始数据，数据总线1也可以经过其余的偶数数量个非门，例如四个、或者六个、或者八个等非门接收初始数据，本公开实施例对此并不作具体限定；数据总线2经过一个非门从熔丝数据总线接收反相初始数据，数据总线2也可以经过其余的奇数数量个非门，例如三个、或者五个、或者七个等非门接收反相初始数据，本公开实施例对此并不作具体限定。
在一些实施例中，第一晶体管u1、第二晶体管u2、第五晶体管u5、第六晶体管u6、第七晶体管u7、第八晶体管u8为NMOS管，第三晶体管u3和第四晶体管u4为PMOS管。
这样，如果第一晶体管u1为NMOS管，那么第一晶体管u1的第一端可以是源级，用于接收初始数据；第一晶体管u1的第二端可以是漏极，连接第一节点；第一晶体管u1的控制端是栅极，接收写使能信号。如果第二晶体管u2为NMOS管，那么第二晶体管u2的第一端可以是源级，用于接收反相初始数据；第二晶体管u2的第二端可以是漏极，连接第二节点；第二晶体管u2的控制端是栅极，接收写使能信号。如果第三晶体管u3为PMOS管，那么第三晶体管u3的第一端可以是源级，连接电源端；第三晶体管u3的第二端可以是漏极，连接第一节点；第三晶体管u3的控制端是栅极，连接第二节点。如果第四晶体管u4为PMOS管，那么第四晶体管u4的第一端可以是源级，连接电源端；第四晶体管u4的第二端可以是漏极，连接第二节点；第四晶体管u4的控制端是栅极，连接第一节点。如果第五晶体管u5为NMOS管，那么第五晶体管u5的第一端可以是源级，连接接地端；第五晶体管u5的第二端可以是漏极，连接第一节点；第五晶体管u5的控制端是栅极，连接第二节点。如果第六晶体管u6为NMOS管，那么第六晶体管u6的第一端可以是源级，连接接地端；第六晶体管u6的第二端可以是漏极，连接第二节点；第六晶体管u6的控制端是栅极，连接第一节点。如果第七晶体管u7为NMOS管，那么第七晶体管u7的第一端可以是源级，连接读位线；第七晶体管u7的第二端可以是漏极，连接第八晶体管u8的第二端；第七晶体管u7的控制端是栅极，连接第二节点。如果第八晶体管u8为NMOS管，那么第八晶体管u8的第一端可以是源级，连接接地端；第八晶体管u8的第二端可以是漏极，连接第七晶体管u7的第二端；第八晶体管u8的控制端是栅极，接收读使能信号。
需要说明的是，本领域技术人员熟知，使NMOS管和PMOS管开启的控制信号互为反相关系，本领域技术人员可以通过反相控制端接收的信号，从而实现NMOS管和PMOS管的互换。
可以理解地，如图4所示，在写使能信号处于高电平状态时，第一晶体管u1和第二晶体管u2均导通，将初始数据和反相初始数据写入锁存电路212。
需要说明的是，第三晶体管u3、第四晶体管u4、第五晶体管u5和第六晶体管u6构成交叉耦合反相器，第一节点输出初始数据，第二节点输出反相初始数据。
还需要说明的是，在本公开实施例中，第七晶体管u7为NMOS管，第七晶体管u7的控制端与第二节点连接，用于接收反相初始数据，并根据该反相初始数据通过NMOS管控制是否下拉读位线的电位。
在另一种可能中，如图5所示，第七晶体管u7的第一端与读位线连接，第七晶体管u7的第二端与第八晶体管u8的第二端连接，第七晶体管u7的控制端与第一节点连接，其余晶体管的连接关系如图4所示不变。
需要说明的是，在本公开实施例中，第七晶体管u7为PMOS管，第七晶体管u7的控制端与第一节点连接，用于接收初始数据，并根据该初始数据通过PMOS管控制是否下拉读位线的电位。
在一些实施例中，如图4所示，寄存器单元21还可以包括复位电路214；
复位电路214，用于接收复位信号，并在复位信号处于第一电平状态时，对冗余地址寄存器结构20进行复位处理；以及，在复位信号处于第二电平状态时，使冗余地址寄存器结构20进行数据写入操作或数据读取操作。
在这里，复位信号用RST表示。
进一步地，在一些实施例中，如图4所示，复位电路214包括第九晶体管u9；
第九晶体管u9的第一端与第六晶体管u6的第一端连接，第九晶体管u9的第二端与第二节点连接，第九晶体管u9的控制端用于接收复位信号。
需要说明的是，在DRAM上电时，复位信号处于高电平状态，保证上电过程中第九晶体管u9稳定；当准备进行数据写入操作，即准备从熔丝阵列将数据写入寄存器单元21中时，复位信号变为低电平状态，随后写使能信号处于使能状态，往寄存器单元21中存入数据。
综上所述，如图4或图5所示，在本公开实施例中，寄存器单元21包括第一晶体管u1、第二晶体管u2、第三晶体管u3、第四晶体管u4、第五晶体管u5、第六晶体管u6、第七晶体管u7、第八晶体管u8和第九晶体管u9，寄存器单元21为9晶体管（9-Transistor）结构，寄存器单元21中的晶体管数量减少，具有更小的面积和功耗。另外，现有技术采用正反使能信号和单数据的结构，控制复杂，容易产生毛刺（glitch），而本公开实施例变成正反数据和单使能信号的结构，通过此种结构可以实现减少寄存器单元21中的晶体管数量，同时提升数据质量。
在一些实施例中，在图4的基础上，参见图6，其示出了本公开实施例提供的一种冗余地址寄存器结构的组成结构示意图二。如图6所示，读出电路22可以包括预充电路221和保持电路222，预充电路221和保持电路222均与读位线连接；
预充电路221，用于接收预充电信号，并在读使能信号处于非使能状态时，根据预充电信号上拉读位线的电位至第一电平状态；以及，在读使能信号处于使能状态时，根据预充电信号断开预充电路221；
保持电路222，用于在读使能信号处于使能状态、且反相初始数据处于第二电平状态时，使读位线的电位保持第一电平状态。
在这里，预充电信号用PRE表示。
需要说明的是，当读使能信号处于非使能状态时，预充电信号处于第二电平状态，将读位线的电位上拉至第一电平状态；在读使能信号处于使能状态时，预充电信号处于第一电平状态，断开预充电路221。
还需要说明的是，预充电路221在读使能信号处于非使能状态时，先对读位线进行预充，将读位线的电位上拉至高电平状态，然后在读使能信号处于使能状态时，读选择电路213（图6中相关标号未示出，请参考图4进行理解）会下拉读位线的电位至低电平状态，或者，保持电路222保持读位线的电位为高电平状态。
可以理解地，如图6所示，读选择电路213用于接收反相初始数据和读使能信号，并在反相初始数据和读使能信号均处于高电平状态时，导通第七晶体管u7和第八晶体管u8，将读位线的电位下拉至低电平状态。
在进行数据读取操作时，预充电信号变为高电平状态，读使能信号为高电平状态，此时，当反相初始数据为高电平状态时，将读位线的电位下拉至低电平状态；当反相初始数据为低电平状态时，保持电路222使读位线的电位保持上拉的高电平状态。
还需要说明的是，寄存器单元21中存储的反相初始数据通过读位线和保持电路222读出，得到目标数据。在一些实施例中，在图6的基础上，若数据总线1传输反相初始数据，数据总线2传输初始数据，那么可以在保持电路222后设置一个反相器得到目标数据，这样保持电路222输出的数据经过该反相器的反相作用后，得到的目标数据和初始数据的电平状态相同。
进一步地，在一些实施例中，如图6所示，预充电路221可以包括预充晶体管a1；
预充晶体管a1的第一端与电源端连接，预充晶体管a1的第二端与读位线连接，预充晶体管a1的控制端用于接收预充电信号。
需要说明的是，在不进行数据读取操作时，预充电信号处于低电平状态，导通预充晶体管a1，上拉读位线的电位，使读位线的电位保持高电平状态；在进行数据读取操作时，预充电信号处于高电平状态，关闭预充晶体管a1，断开预充电路221。
在一些实施例中，预充晶体管a1为PMOS管。如果预充晶体管a1为PMOS管，那么预充晶体管a1的第一端可以是源级，连接电源端；预充晶体管a1的第二端可以是漏极，连接读位线；预充晶体管a1的控制端是栅极，接收预充电信号。
在一些实施例中，如图6所示，保持电路222可以包括保持晶体管a2和第一非门a3；保持晶体管a2的第一端与电源端连接，保持晶体管a2的第二端与读位线连接，第一非门a3的输入端与读位线连接，第一非门a3的输出端与保持晶体管a2的控制端连接。
在一些实施例中，保持晶体管a2为PMOS管。如果保持晶体管a2为PMOS管，那么保持晶体管a2的第一端可以是源级，连接电源端；保持晶体管a2的第二端可以是漏极，连接读位线；保持晶体管a2的控制端是栅极，连接第一非门a3的输出端。
保持电路222包括一个较弱的PMOS管。需要说明的是，较弱的PMOS管指的是保持晶体管a2的沟道长度较长或宽度较小，使得其宽长比小，导通能力弱。在一些实施例中，保持晶体管a2的宽长比小于寄存器单元21中任一晶体管的宽长比。
也就是说，保持晶体管a2的宽长比小于第一晶体管u1、第二晶体管u2、第三晶体管u3、第四晶体管u4、第五晶体管u5、第六晶体管u6、第七晶体管u7、第八晶体管u8和第九晶体管u9的宽长比，保持晶体管a2的宽长比也可以小于预充晶体管a1的宽长比，对此不作具体限定。
优选地，保持晶体管a2的宽长比小于寄存器单元21中第七晶体管u7和第八晶体管u8的宽长比。
当读使能信号为1，第八晶体管u8导通，且第七晶体管u7接收的信号使其导通时，第七晶体管u7和第八晶体管u8下拉读位线上的电压。由于先前读位线被预充至1，保持晶体管a2导通，因此，此时保持晶体管a2、第七晶体管u7和第八晶体管u8均导通。由于保持晶体管a2的宽长比小于第七晶体管u7和第八晶体管u8的宽长比，保持晶体管a2的导通能力弱于第七晶体管u7和第八晶体管u8，故第七晶体管u7和第八晶体管u8可以可靠地将读位线上的电压下拉，直至超过第一非门a3的翻转点，使得保持晶体管a2关闭，正确输出目标数据。
在一些实施例中，参见图7，其示出了本公开实施例提供的一种写使能信号译码电路的组成结构示意图。如图7所示，冗余地址寄存器结构20还可以包括写使能信号译码电路23，写使能信号译码电路23包括移位电路231和逻辑处理电路232；移位电路231包括级联的S个触发器b1；逻辑处理电路232包括S个第一逻辑处理电路b2和S个第二逻辑处理电路b3（图7中仅标示出1个标号b1、b2和b3，其余的触发器、第一逻辑处理电路和第二逻辑处理电路未标示标号），1个触发器b1的输出端分别与1个第一逻辑处理电路b2的输入端和1个第二逻辑处理电路b3的输入端连接；S为大于0的整数；
每一触发器b1的时钟端均用于接收第一写时钟信号，每一触发器b1的输出端输出对应的初始写使能信号，第一个触发器b1的输入端接收寄存器信号，第2个至第S个触发器b1的输入端接收前一触发器b1输出的初始写使能信号；
第一逻辑处理电路b2，用于接收连接的触发器b1输出的初始写使能信号和第二写时钟信号，并对初始写使能信号和第二写时钟信号进行与逻辑处理，得到对应的1个写使能信号；
第二逻辑处理电路b3，用于接收连接的触发器b1的初始写使能信号和第三写时钟信号，并对初始写使能信号和第三写时钟信号进行与逻辑处理，得到对应的1个写使能信号；
其中，第一写时钟信号处于第一电平状态的时间段包含第二写时钟信号处于第一电平状态的时间段，第一写时钟信号处于第二电平状态的时间段包含第三写时钟信号处于第一电平状态的时间段。
在这里，第一写时钟信号用WriteClk表示，第二写时钟信号用WriteOdd表示，第三写时钟信号用WriteEven表示，初始写使能信号用WriteEn[n]表示。
如图7所示，第一个触发器b1接收寄存器信号，得到WriteEn[0]信号；第二个触发器b1接收WriteEn[0]信号，得到WriteEn[1]信号；第三个触发器b1接收WriteEn[1]信号，得到WriteEn[2]信号，…，以此类推，直至产生所有需要的写使能信号。示例性地，对于WriteEn[0]信号而言，通过第一逻辑处理电路b2对WriteEn[0]信号和WriteOdd信号进行与逻辑处理，得到Write[0]信号；通过第二逻辑处理电路b3对WriteEn[0]信号和WriteEven信号进行与逻辑处理，得到Write[1]信号。
需要说明的是，移位电路231为移位寄存器，移位寄存器包括级联的S个触发器b1。因为在进行数据写入操作时是依次写入，所以采用移位寄存器依次生成Write[0]信号、Write[1]信号、Write[2]信号等等，得到的各个写使能信号在寄存器单元21中依次写入熔丝数据总线传来的数据，也就是说，数据写入操作是把每一个寄存器单元21轮询一遍，直至写完所有的寄存器单元21。另外，寄存器信号可以是一个高电平的脉冲，对此不作具体限定。
还需要说明的是，每个触发器b1输出的初始写使能信号，被分频时钟WriteOdd信号和WriteEven信号分别进行与逻辑处理，产生2个写使能信号。也就是说，初始写使能信号通过串行移位寄存器链（即移位电路231）产生，每个触发器b1在1个第一写时钟信号的时钟周期内产生1个初始写使能信号，再通过2个逻辑处理电路（第一逻辑处理电路b2和第二逻辑处理电路b3）产生2次写脉冲，得到对应的2个写使能信号，从而可以在1个时钟周期内，产生2个写使能信号，进行2次数据写入操作。
在一些实施例中，如图7所示，第一逻辑处理电路b2包括一个与非门和一个非门，对初始写使能信号和第二写时钟信号进行与逻辑处理；第二逻辑处理电路b3包括一个与非门和一个非门，对初始写使能信号和第三写时钟信号进行与逻辑处理。
需要说明的是，第一逻辑处理电路b2和第二逻辑处理电路b3也可以分别仅包括一个与门来进行与逻辑处理，对此均不作具体限定。
还需要说明的是，第一写时钟信号、第二写时钟信号和第三写时钟信号是熔丝阵列和熔丝数据总线传来的三个写时钟信号，经过写使能信号译码电路23译码后产生对应的写使能信号，从而将熔丝数据总线上的数据写入寄存器单元21中。
基于图7所示的写使能信号译码电路23，参见图8，其示出了本公开实施例提供的一种写使能信号译码电路的时序示意图。如图8所示，WriteOdd信号和WriteEven信号为一对分频信号，两者频率相同，并且WriteClk信号处于高电平状态的时间段包含WriteOdd信号处于高电平状态的时间段，WriteClk信号处于低电平状态的时间段包含WriteEven信号处于高电平状态的时间段。
可以理解地，第一逻辑处理电路b2通过对初始写使能信号和第二写时钟信号进行与逻辑处理，得到第奇数个写使能信号，如图8中的Write[0]信号；第二逻辑处理电路b3通过对初始写使能信号和第三写时钟信号进行与逻辑处理，得到第偶数个写使能信号，如图8中的Write[1]信号。
综上所述，由于新的冗余地址寄存器结构20，所以将图2中第一逻辑处理电路142接收初始写使能信号、第二写时钟信号和第二复位信号的与门和或非门换成了图7中第一逻辑处理电路b2中的与门（第二逻辑处理电路143和第二逻辑处理电路b3同理），因此不需要复位和反相时钟（CLKN）的4个MOS管，从而写使能信号译码电路23可以节约面积。另外，写使能信号译码电路23的功能和时序与现有技术相同。
在一些实施例中，参见图9，其示出了本公开实施例提供的一种读使能信号译码电路的组成结构示意图。如图9所示，冗余地址寄存器结构20还可以包括读使能信号译码电路24；
读使能信号译码电路24，用于接收多个行地址信号，并对多个行地址信号进行译码处理，得到多个读使能信号；根据多个读使能信号，读出失效段的行地址；
其中，存储阵列中的一列存储单元被行地址信号对应的行分为多个段，失效段是多个段中存在失效存储单元的段。
具体地，多个行地址信号为一列存储单元被分成的多个段（Segment）对应的行地址信号，因为每次修复只修复失效的那一段，因此读使能信号译码电路24采用行地址信号进行译码处理。
在这里，多个行地址信号用RowAddA[x:0]和RowAddB[y:0]表示，多个读使能信号用Read[xy:0]表示。
如图9所示，读使能信号译码电路24包括多个与非门和非门，示例性地，对多个行地址信号进行的译码处理可以为与逻辑处理。读使能信号译码电路24还可以包括第一级与门和第二级或门，或者，包括第一级与非门和第二级或非门；另外，第一级与门或者与非门的输入，可以是多个行地址信号本身，或者是其反相信号，对此均不作具体限定。
需要说明的是，数据读取操作是根据DRAM激活时需要的行地址来选择的，根据修复算法不一样，在多个寄存器单元组成的寄存器单元阵列中选择一部分寄存器单元以读出数据。也就是说，读使能信号译码电路24通过行地址信号译码后产生读使能信号，选中寄存器单元阵列中的特定寄存器单元。
综上所述，根据行地址信号RowAddA和RowAddB译码后产生读使能信号，选中寄存器单元阵列中的特定寄存器单元，读出存储的失效行中的失效段的地址。在现有技术中，每4个失效段采用一组读使能信号译码电路，电路重复读高，面积开销大；而在本公开实施例中，整个存储体只采用一组读使能信号译码电路24，可以节省大量面积。另外，读使能信号译码电路24的功能和时序与现有技术相同。
本公开实施例提供了一种冗余地址寄存器结构，其中：寄存器单元采用9晶体管结构；写使能信号译码电路通过移位寄存器链和双使能时钟（即第二写时钟信号和第三写时钟信号）产生写使能信号；一列存储单元修复采用按行分段修复，因此根据行地址信号，通过一组读使能信号译码电路产生冗余地址寄存器结构所需的读使能信号，从而冗余地址寄存器结构具有更小的面积和功耗。
本公开的另一实施例中，参见图10，其示出了本公开实施例提供的一种冗余地址寄存器阵列的组成结构示意图一。如图10所示，该冗余地址寄存器阵列30包括K个寄存器单元21和读出电路22，K个寄存器单元21共用读出电路22，每一寄存器单元21包括依次连接的写选择电路211、锁存电路212和读选择电路213；
写选择电路211，用于接收初始数据、反相初始数据和写使能信号，并在写使能信号处于使能状态时，将初始数据和反相初始数据写入锁存电路212；其中，初始数据和反相初始数据互为反相关系；
锁存电路212，用于接收初始数据和反相初始数据，并对初始数据和反相初始数据进行锁存处理；
读选择电路213，用于接收读使能信号，并在读使能信号处于使能状态时，通过读出电路22读出锁存电路212锁存的初始数据或反相初始数据，得到目标数据。
需要说明的是，图10中省略了寄存器单元21的反相初始数据的输入线（即数据总线2）和复位线。另外，图10中也省略了寄存器单元21的具体组成结构，对于其具体组成结构，可以参照前述实施例进行理解，在此不作详细描述。
还需要说明的是，在冗余地址寄存器阵列30中，读出电路22、写使能信号译码电路23和读使能信号译码电路24都只有1个，K个寄存器单元21共用1个读出电路22、1个写使能信号译码电路23和1个读使能信号译码电路24。图10中未示出读出电路22、写使能信号译码电路23和读使能信号译码电路24，请参照前述实施例进行理解，在此不作详细描述。
在一些实施例中，如图10所示，K个寄存器单元21沿第一方向和第二方向阵列排布（图10中仅标示出1个标号21，其余的寄存器单元未标示标号），K为大于0的整数，第一方向和第二方向相交；沿第一方向，2N个寄存器单元21依次排列；沿第二方向，M个寄存器单元21依次排列；N和M为大于0的整数，K等于2N×M；
沿第一方向，将2N个寄存器单元21分为两个寄存器单元组31（图10中仅用虚线框示出其中1个寄存器单元组，其余的寄存器单元组未框出），每个寄存器单元组31包括依次排列的N个寄存器单元21，其中：
两个寄存器单元组31的写使能端用于接收同一个写使能信号；每个寄存器单元组31的读使能端用于接收同一个读使能信号，且两个寄存器单元组31接收的读使能信号不同。
需要说明的是，在本公开实施例中，第一方向和第二方向相交，第一方向和第二方向可以互相垂直，也可以以其他角度相交，对此不作具体限定。示例性地，以第一方向和第二方向互相垂直为例对本公开实施例的具体实现进行详细描述。
还需要说明的，在本公开实施例中，对于寄存器单元21而言，这里可以包括输入端（D）、写使能端（DEn）、读使能端（OEn）、输出端（OUT）和复位端（RST）。
如图10所示，熔丝数据总线用于传输16位数据（[15:0]），Write[n]为写使能信号，Read[n]为读使能信号，ColData[n]为目标数据。示例性地，图10中分别接受写使能信号Write[0]~Write[9]，以及读使能信号Read[0]~Read[19]，得到两组目标数据ColData[0]~ColData[7]。
另外，示例性地，沿第一方向，共有16个寄存器单元21，每个寄存器单元组31包括依次排列的8个寄存器单元21，16个寄存器单元21分为2个寄存器单元组31；沿第二方向，共有10个寄存器单元21。每个寄存器单元组31存储一个失效的列地址，该冗余地址寄存器阵列30每次可以写2组列地址，2组列地址共为Data[15:0]（Data[0]~Data[15]的合并写法，即Fuse data[0]~ Fuse data[15]的合并写法），读出1组列地址，1组列地址为ColData[7:0]（ColData[0]~ ColData[7]的合并写法），也就是说，写入的数据位宽是读出的数据位宽的两倍。
本公开实施例提供了一种冗余地址寄存器阵列，该冗余地址寄存器阵列采用1写2读（1W2R，即1个写使能信号和2个读使能信号）的方式进行读写，即沿第一方向，两个寄存器单元组接收同1个写使能信号，以及两个寄存器单元组接收不同的2个读使能信号；也就是说，沿第一方向，可以根据1个写使能信号同时写入2组列冗余地址，根据1个读使能信号读出1组列冗余地址，相比于现有技术中1写1读的结构，可以减小写使能信号译码电路的数量和面积。
示例性地，参见图11，其示出了一种冗余地址寄存器阵列的组成结构示意图二。如图11所示，冗余地址寄存器阵列30包括2个寄存器单元21和1个读出电路22，2个寄存器单元21共用这1个读出电路22；第1个寄存器单元21接收写使能信号Write[0]以及读使能信号Read[0]；第2个寄存器单元21接收写使能信号Write[1]以及读使能信号Read[1]。在进行数据写入操作时，分别向2个寄存器单元21写入1比特数据；在进行数据读取操作时，选择读出第1个寄存器单元21中的1比特数据，得到ColData[0]。
综上所述，新的列冗余地址寄存器电路采用更少的寄存器单元、读写电路和阵列结构，具有更小的面积和功耗。
本公开的再一实施例中，参见图12，其示出了本公开实施例提供的一种存储器的组成结构示意图。如图12所示，该存储器40包括前述实施例中任一项所述的冗余地址寄存器阵列30和存储阵列，存储阵列包括呈行列排布的多个存储单元，部分存储单元为失效存储单元；
冗余地址寄存器阵列30，用于存储失效存储单元的行地址和/或列地址。
需要说明的是，冗余地址寄存器阵列30用于暂存失效存储单元的行地址和/或列地址。失效存储单元的行地址和/或列地址是永久存储在熔丝阵列中的，在DRAM上电时从熔丝阵列中读出，暂存在冗余地址寄存器阵列30里面。
对于存储器40而言，可以是诸如SRAM、DRAM、SDRAM、DDR SDRAM等等，对此不作具体限定。
进一步地，在一些实施例中，存储器40可以包括DRAM芯片。其中，对于DRAM芯片来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5、DDR6等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5、LPDDR6等内存规格，这里对此也不作具体限定。
在本公开实施例中，对于该存储器40而言，具有更小的面积和功耗。
对于本公开实施例未披露的细节，可以参照前述实施例的描述而理解。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (8)

1.一种冗余地址寄存器结构，其特征在于，包括寄存器单元和读出电路，每一所述寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；
所述写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在所述写使能信号处于使能状态时，将所述初始数据和所述反相初始数据写入所述锁存电路；其中，所述初始数据和所述反相初始数据互为反相关系；
所述锁存电路，用于接收所述初始数据和所述反相初始数据，并对所述初始数据和所述反相初始数据进行锁存处理；
所述读选择电路，用于接收读使能信号，并在所述读使能信号处于使能状态时，通过所述读出电路读出所述锁存电路锁存的所述初始数据或所述反相初始数据，得到目标数据；
所述读出电路包括预充电路和保持电路，所述预充电路和所述保持电路均与读位线连接；
所述预充电路，用于接收预充电信号，并在所述读使能信号处于非使能状态时，根据所述预充电信号上拉所述读位线的电位至第一电平状态；以及，在所述读使能信号处于使能状态时，根据所述预充电信号断开所述预充电路；
所述保持电路，用于在所述读使能信号处于使能状态、且所述反相初始数据处于第二电平状态时，使所述读位线的电位保持所述第一电平状态；
其中，所述写选择电路包括第一晶体管和第二晶体管，所述锁存电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述读选择电路包括第七晶体管和第八晶体管；
所述第一晶体管的第一端用于接收所述初始数据，所述第一晶体管的第二端与第一节点连接；所述第二晶体管的第一端用于接收所述反相初始数据，所述第二晶体管的第二端与第二节点连接；所述第一晶体管的控制端和所述第二晶体管的控制端均用于接收所述写使能信号；
所述第三晶体管的第一端和所述第四晶体管的第一端均与电源端连接；所述第五晶体管的第一端和所述第六晶体管的第一端均与接地端连接；所述第三晶体管的第二端、所述第四晶体管的控制端、所述第五晶体管的第二端和所述第六晶体管的控制端均与所述第一节点连接；所述第三晶体管的控制端、所述第四晶体管的第二端、所述第五晶体管的控制端和所述第六晶体管的第二端均与所述第二节点连接；
所述第七晶体管的第一端与读位线连接，所述第八晶体管的第一端与所述接地端连接，所述第七晶体管的第二端与所述第八晶体管的第二端连接，所述第七晶体管的控制端与所述第二节点连接，所述第八晶体管的控制端用于接收所述读使能信号；
所述冗余地址寄存器结构还包括写使能信号译码电路，所述写使能信号译码电路包括移位电路和逻辑处理电路；所述移位电路包括级联的S个触发器；所述逻辑处理电路包括S个第一逻辑处理电路和S个第二逻辑处理电路，1个所述触发器的输出端分别与1个所述第一逻辑处理电路的输入端和1个所述第二逻辑处理电路的输入端连接；S为大于0的整数；
每一所述触发器的时钟端均用于接收第一写时钟信号，每一所述触发器的输出端输出对应的初始写使能信号，第一个所述触发器的输入端接收寄存器信号，第2个至第S个所述触发器的输入端接收前一所述触发器输出的所述初始写使能信号；
所述第一逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第二写时钟信号，并对所述初始写使能信号和所述第二写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；
所述第二逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第三写时钟信号，并对所述初始写使能信号和所述第三写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；
其中，所述第一写时钟信号处于第一电平状态的时间段包含所述第二写时钟信号处于所述第一电平状态的时间段，所述第一写时钟信号处于第二电平状态的时间段包含所述第三写时钟信号处于所述第一电平状态的时间段。
2.根据权利要求1所述的冗余地址寄存器结构，其特征在于，所述预充电路包括预充晶体管；
所述预充晶体管的第一端与电源端连接，所述预充晶体管的第二端与所述读位线连接，所述预充晶体管的控制端用于接收所述预充电信号。
3.根据权利要求1所述的冗余地址寄存器结构，其特征在于，所述保持电路包括保持晶体管和第一非门；所述保持晶体管的第一端与电源端连接，所述保持晶体管的第二端与所述读位线连接，所述第一非门的输入端与所述读位线连接，所述第一非门的输出端与所述保持晶体管的控制端连接。
4.根据权利要求3所述的冗余地址寄存器结构，其特征在于，所述保持晶体管的宽长比小于所述寄存器单元中任一晶体管的宽长比。
5.根据权利要求1所述的冗余地址寄存器结构，其特征在于，所述冗余地址寄存器结构还包括读使能信号译码电路；
所述读使能信号译码电路，用于接收多个行地址信号，并对所述多个行地址信号进行译码处理，得到多个所述读使能信号；根据多个所述读使能信号，读出失效段的行地址；
其中，存储阵列中的一列存储单元被所述行地址信号对应的行分为多个段，所述失效段是所述多个段中存在失效存储单元的段。
6.一种冗余地址寄存器阵列，其特征在于，包括K个寄存器单元和读出电路，所述K个寄存器单元共用所述读出电路，每一所述寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；
所述写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在所述写使能信号处于使能状态时，将所述初始数据和所述反相初始数据写入所述锁存电路；其中，所述初始数据和所述反相初始数据互为反相关系；
所述锁存电路，用于接收所述初始数据和所述反相初始数据，并对所述初始数据和所述反相初始数据进行锁存处理；
所述读选择电路，用于接收读使能信号，并在所述读使能信号处于使能状态时，通过所述读出电路读出所述锁存电路锁存的所述初始数据或所述反相初始数据，得到目标数据；
所述读出电路包括预充电路和保持电路，所述预充电路和所述保持电路均与读位线连接；
所述预充电路，用于接收预充电信号，并在所述读使能信号处于非使能状态时，根据所述预充电信号上拉所述读位线的电位至第一电平状态；以及，在所述读使能信号处于使能状态时，根据所述预充电信号断开所述预充电路；
所述保持电路，用于在所述读使能信号处于使能状态、且所述反相初始数据处于第二电平状态时，使所述读位线的电位保持所述第一电平状态；
其中，所述写选择电路包括第一晶体管和第二晶体管，所述锁存电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述读选择电路包括第七晶体管和第八晶体管；
所述第一晶体管的第一端用于接收所述初始数据，所述第一晶体管的第二端与第一节点连接；所述第二晶体管的第一端用于接收所述反相初始数据，所述第二晶体管的第二端与第二节点连接；所述第一晶体管的控制端和所述第二晶体管的控制端均用于接收所述写使能信号；
所述第三晶体管的第一端和所述第四晶体管的第一端均与电源端连接；所述第五晶体管的第一端和所述第六晶体管的第一端均与接地端连接；所述第三晶体管的第二端、所述第四晶体管的控制端、所述第五晶体管的第二端和所述第六晶体管的控制端均与所述第一节点连接；所述第三晶体管的控制端、所述第四晶体管的第二端、所述第五晶体管的控制端和所述第六晶体管的第二端均与所述第二节点连接；
所述第七晶体管的第一端与读位线连接，所述第八晶体管的第一端与所述接地端连接，所述第七晶体管的第二端与所述第八晶体管的第二端连接，所述第七晶体管的控制端与所述第二节点连接，所述第八晶体管的控制端用于接收所述读使能信号；
所述冗余地址寄存器阵列还包括写使能信号译码电路，所述写使能信号译码电路包括移位电路和逻辑处理电路；所述移位电路包括级联的S个触发器；所述逻辑处理电路包括S个第一逻辑处理电路和S个第二逻辑处理电路，1个所述触发器的输出端分别与1个所述第一逻辑处理电路的输入端和1个所述第二逻辑处理电路的输入端连接；S为大于0的整数；
每一所述触发器的时钟端均用于接收第一写时钟信号，每一所述触发器的输出端输出对应的初始写使能信号，第一个所述触发器的输入端接收寄存器信号，第2个至第S个所述触发器的输入端接收前一所述触发器输出的所述初始写使能信号；
所述第一逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第二写时钟信号，并对所述初始写使能信号和所述第二写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；
所述第二逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第三写时钟信号，并对所述初始写使能信号和所述第三写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；
其中，所述第一写时钟信号处于第一电平状态的时间段包含所述第二写时钟信号处于所述第一电平状态的时间段，所述第一写时钟信号处于第二电平状态的时间段包含所述第三写时钟信号处于所述第一电平状态的时间段。
7.根据权利要求6所述的冗余地址寄存器阵列，其特征在于，K个所述寄存器单元沿第一方向和第二方向阵列排布，K为大于0的整数，所述第一方向和所述第二方向相交；沿所述第一方向，2N个所述寄存器单元依次排列；沿所述第二方向，M个所述寄存器单元依次排列；N和M为大于0的整数，K等于2N×M；
沿所述第一方向，将2N个所述寄存器单元分为两个寄存器单元组，每个所述寄存器单元组包括依次排列的N个所述寄存器单元，其中：
两个所述寄存器单元组的写使能端用于接收同一个写使能信号；每个所述寄存器单元组的读使能端用于接收同一个读使能信号，且两个所述寄存器单元组接收的读使能信号不同。
8.一种存储器，其特征在于，包括如权利要求6或7所述的冗余地址寄存器阵列和存储阵列，所述存储阵列包括呈行列排布的多个存储单元，部分所述存储单元为失效存储单元；
所述冗余地址寄存器阵列，用于存储所述失效存储单元的行地址和/或列地址。
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