CN116457886A - 一种读写控制器、存储器及电子设备 - Google Patents

Abstract

一种读写控制器、存储器及电子设备，用以提高存储器的写入灵活性。其中，读写控制器包括时钟产生电路、多状态写电路、行译码电路和列译码电路，时钟产生电路为多状态写电路提供第一时钟信号，为行译码电路和列译码电路提供第二时钟信号。通过为多状态写电路配置单独的工作时钟，使得读写控制器能根据当前的工艺偏差灵活配置多状态写电路当前的工作时钟，这不仅有助于提高多状态写操作的灵活性，还能通过调节多状态写电路当前的工作时钟使写入操作更加匹配当前的工艺偏差，提高读写控制器应对不同工艺偏差的能力。且，多状态写电路还能在第一时钟信号的一个时钟周期内向存储阵列写入至少两个状态，因此还有助于提高读写控制器的写入效率。

Description

一种读写控制器、存储器及电子设备 技术领域

本申请涉及存储器技术领域，尤其涉及一种读写控制器、存储器及电子设备。

背景技术

近年来，随着半导体技术的发展与普及，众多新型存储器也不断涌现，如铁电随机存取存储器(ferroelectric random access memory，FeRAM)、相变随机存取存储器(phase change random access memory，PCRAM)、磁性随机存取存储器(magnetic random access memory，MRAM)和阻变随机存取存储器(resistive random access memory，ReRAM)等。这些新型存储器具有更小的存储单元尺寸，并能以更低的功耗实现更快的存取速度，在现阶段得到了越来越广泛的应用。

然而，现有技术中的存储器对其内部各电路都使用同一时钟信号作为工作时钟。这种方式实际上将存储器的写入操作和其它各项操作耦合在一起，使得存储器只能按照同一工作时钟执行写入操作和其它各项操作，而无法按照自己所需的工作时钟执行写入操作。这种方式降低了存储器的写入灵活性。

有鉴于此，本申请提供一种读写控制器，用以提高存储器的写入灵活性。

发明内容

本申请提供一种读写控制器、存储器及电子设备，用以提高存储器的写入灵活性。

第一方面，本申请提供一种读写控制器，包括时钟产生电路、多状态写电路、行译码电路和列译码电路。其中，时钟产生电路包括第一时钟输出端和第二时钟输出端，第一时钟输出端输出的第一时钟信号的时钟频率高于第二时钟输出端输出的第二时钟信号的时钟频率。其中，第一时钟输出端可以连接多状态写电路的输入端，多状态写电路的输出端可以连接存储阵列，如此，多状态写电路可以在第一时钟输出端输出的第一时钟信号提供的工作时钟下，在一个时钟周期内向存储阵列写入至少两个状态。第二时钟输出端可以分别连接行译码电路的输入端和列译码电路的输入端，行译码电路的输出端和列译码电路的输出端可以分别连接存储阵列，如此，行译码电路和列译码电路能在第二时钟信号提供的工作时钟下执行各自的译码操作。

在上述设计中，通过为多状态写电路和读写控制器中的其它电路(如行译码电路和列译码电路)配置不同的工作时钟，使得读写控制器可以使用单独的工作时钟执行多状态写操作，这种方式实现了对多状态写操作与其它操作的解耦，不仅有助于提高多状态写操作的灵活性，还不会在调整读写操作对应的工作时钟的情况下影响到其它电路的正常工作。且，该方式下的多状态写电路能在一个时钟周期内写入至少两个状态，而不用在每个时钟周期内写入一个状态，因此这种方式还有助于提高读写控制器的写入效率。此外，上述设计通过为多状态写电路提供单独的工作时钟，还能根据存储器当前的工艺偏差灵活配置多状态写电路当前的工作时钟，以尽量使读写控制器的写入操作更加匹配当前的工艺偏差，提高读写控制器应对不同工艺偏差的能力。

在一种可能的设计中，读写控制器还可以包括灵敏放大器，灵敏放大器的时钟控制端 可以连接第一时钟输出端，灵敏放大器的第一输入端可以连接存储阵列中的参考单元，灵敏放大器的第二输入端可以连接存储阵列中的至少一个存储单元，灵敏放大器的输出端可以连接读取设备。在上述设计中，通过灵敏放大器配置单独的工作时钟，使得读写控制器还可以使用单独的工作时钟执行读取操作，这种方式实现了对读取操作与其它操作的解耦，有助于提高读取操作的灵活性。更进一步的，该设计为灵敏放大器和多状态写电路设置了同一工作时钟，而没有单独分配工作时钟，因此还能在独立控制读写操作的同时进一步降低电路结构的复杂性，降低电路成本。

在一种可能的设计中，当存储阵列处于读出模式时，在第一时钟信号的一个周期内，若第一时钟信号从第二电平切换到第一电平，则灵敏放大器获取参考单元中的参考信号以及至少一个存储单元中的存储信号，并根据参考信号和存储信号计算得到存储单元中存储的数据。该设计能通过调整时钟信号的电平切换时刻灵活调整灵敏放大器的开启时刻，如可以在位线充放电较快时提前开启灵敏放大器以提高读取效率，或在位线充放电较慢时晚开启灵敏放大器以提高读取的准确性，这种方式不仅能使读写控制器适应于不同的读取场景，还无需额外设置反相器等部件，有助于降低读写控制器的成本和电路结构的复杂性。

本申请中，能生成两个时钟信号的时钟产生电路可以有多种可能，例如：

在一种可能的设计中，时钟产生电路还可以包括第一时钟生成器和分频器，第一时钟生成器的输出端分别连接第一时钟输出端和分频器的输入端，分频器的输出端连接第二时钟输出端。如此，第一时钟生成器可以生成第一时钟信号并分别提供给第一时钟输出端和分频器，一方面第一时钟信号可以通过第一时钟输出端提供给多状态写电路(和灵敏放大器)，另一方面还可以通过分频器分频为更低频率的第二时钟信号并提供给第二时钟输出端，由第二时钟输出端提供给行译码电路和列译码电路。该设计能通过一个时钟生成器和一个分频器得到两种不同频率的时钟信号。

在另一种可能的设计中，时钟产生电路还可以包括第二时钟生成器和倍频器，第二时钟生成器的输出端分别连接第二时钟输出端和倍频器的输入端，倍频器的输出端连接第一时钟输出端。如此，第二时钟生成器可以生成第二时钟信号并分别提供给第二时钟输出端和倍频器，一方面第二时钟信号可以通过第二时钟输出端提供给行译码电路和列译码电路，另一方面还可以通过倍频器分频为更高频率的第一时钟信号后提供给第一时钟输出端，由第一时钟输出端提供给多状态写电路(和灵敏放大器)。该设计能通过一个时钟生成器和一个倍频器得到两种不同频率的时钟信号。

在又一种可能的设计中，时钟产生电路还可以包括第三时钟生成器和第四时钟生成器，第三时钟生成器的输出端连接第一时钟输出端，第四时钟生成器的输出端连接第二时钟输出端。如此，第三时钟生成器可以生成第一时钟信号并提供给第一时钟输出端，以通过第一时钟输出端提供给多状态写电路(和灵敏放大器)，第四时钟生成器可以生成第二时钟信号并提供给第二时钟输出端，以通过第二时钟输出端提供给行译码电路和列译码电路。该设计能通过两个时钟生成器得到两种不同频率的时钟信号。

在一种可能的设计中，多状态写电路可以包括反相器、第一金属-氧化物-半导体型(metal oxide semiconductor，MOS)管和第二MOS管，反相器的输入端和第二MOS管的栅极分别连接多状态写电路的输入端，反相器的输出端连接第一MOS管的栅极，第一MOS管的源极连接第一电源，第二MOS管的源极连接第二电源，第一MOS管的漏极和第二MOS管的漏极连接存储阵列。该设计可以仅通过一个反相器和两个MOS管实现在一个时 钟周期内向存储单元连续写入至少两个状态，不仅能简化电路结构，还能使两个MOS管在时钟信号的同一电平下处于相反的状态，如此，读写控制器通过控制时钟信号的电平切换就能实现写入状态的切换。

在一种可能的设计中，当存储阵列处于写入模式时，在第一时钟信号的一个周期内，若第一时钟信号从第一电平切换到第二电平，则多状态写电路向存储阵列写入第一状态，若第一时钟信号从第二电平切换到第一电平，则多状态写电路向存储阵列写入第二状态。该设计能通过调节第一时钟信号的电平切换时刻，能使多状态写电路刚好在工艺偏差所对应的写入时长后再开始写入第二个状态，以准确追踪存储器的工艺偏差，提高读写控制器抵御多种工艺偏差的影响的能力。

第二方面，本申请提供一种存储器，包括存储阵列和如上述第一方面任一项所述的读写控制器，读写控制器可以连接存储阵列，存储阵列可以用于存储数据，读写控制器可以向该存储阵列写入数据，或，从该存储阵列中读取数据。

第三方面，本申请提供一种电子设备，包括印刷电路板(printed circuit board，PCB)和上述第二方面中所提供的存储器，该存储器设置在PCB的表面。

具体地，该电子设备包括但不限于：智能手机、智能手表、平板电脑、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)设备、车载设备、台式计算机、个人计算机、手持式计算机或个人数字助理。

本申请的上述各个方面或其它方面具体将在以下的实施例中进行详细的介绍。

附图说明

图1示例性示出本申请实施例适用的一种存储器的内部结构示意图；

图2示例性示出本申请实施例提供的一种读写控制器的结构示意图；

图3示例性示出本申请实施例提供的另一种读写控制器的结构示意图；

图4示例性示出本申请实施例提供的一种多状态写方案的示意图；

图5示例性示出本申请实施例提供的另一种多状态写方案的示意图；

图6示例性示出本申请实施例提供的一种多状态写电路的性能对比图；

图7示例性示出本申请实施例提供的又一种读写控制器的结构示意图；

图8示例性示出本申请实施例提供的又一种读写控制器的结构示意图；

图9示例性示出本申请实施例提供的又一种读写控制器的结构示意图；

图10示例性示出本申请实施例提供的一种读取方案的对比图；

图11示例性示出本申请实施例提供的一种读写控制时序图；

图12示例性示出本申请实施例提供的又一种读写控制器的结构示意图；

图13示例性示出本申请实施例提供的又一种读写控制器的结构示意图；

图14示例性示出本申请实施例提供的又一种读写控制器的结构示意图。

具体实施方式

本申请所公开的读写控制器可以适用于具有读写功能的设备，例如可以适用于只具有读写功能的存储设备，如存储器，也可以适用于具有读写功能且还具有其它功能的电子设备。在本申请一些实施例中，读写控制器可以是一个独立的单元，该单元可以嵌入在电子 设备中，并能对该电子设备的存储器进行读写控制。在本申请另一些实施例中，读写控制器也可以是封装在电子设备内部的单元，用于实现该电子设备的存储器的读写控制功能。电子设备可以是包含诸如个人数字助理和/或音乐播放器等功能的便携式电子设备，诸如手机、平板电脑、具备无线通讯功能的可穿戴设备(如智能手表)、或车载设备等。便携式电子设备的示例性实施例包括但不限于搭载 或者其它操作系统的便携式电子设备。上述便携式电子设备也可以是诸如具有触敏表面(例如触控面板)的膝上型计算机(Laptop)等。还应当理解的是，在本申请其他一些实施例中，上述电子设备也可以是具有触敏表面(例如触控面板)的台式计算机。

示例性地，存储器可以是易失性存储器，或可包括易失性和非易失性存储器两者。易失性存储器可以是随机存取存储器(random access memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，如静态随机存取存储器(static RAM，SRAM)、动态随机存取存储器(dynamic RAM，DRAM)、同步动态随机存取存储器(synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(double data rate SDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(direct rambus RAM，DR RAM)，又如FeRAM、PCRAM、MRAM和ReRAM等新型存储器。当存储器还包括非易失性存储器时，该非易失性存储器可以是只读存储器(read-only memory，ROM)、可编程只读存储器(programmable ROM，PROM)、可擦除可编程只读存储器(erasable PROM，EPROM)、电可擦除可编程只读存储器

(electrically EPROM，EEPROM)或闪存。当存储器包括易失性存储器和非易失性存储器两者时，本申请中的读写控制器可以用于读出非易失性存储器和/或易失性存储器中的数据，还可以用于向易失性存储器中写入数据。应注意，本申请描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。需要理解的是，在本申请的下列描述中，“多个”可以理解为“至少两个”。“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。例如，下文所指出的“第一时钟信号”和“第二时钟信号”，只是用于指示不同的时钟信号，而并不具有先后顺序、优先级或重要程度上的不同。

图1示例性示出本申请实施例适用的一种存储器的内部结构示意图。

应理解，图示存储器100仅是一个范例，并且存储器100可以具有比图中所示出的更多的或者更少的部件，可以组合两个或更多的部件，或者可以具有不同的部件配置。图中所示出的各种部件可以在包括一个或多个信号处理和/或专用集成电路在内的硬件、软件、或硬件和软件的组合中实现。

如图1所示，存储器100可以包括存储阵列110和读写控制器120。读写控制器120可以包括时钟产生电路121、读写驱动电路122、行译码电路123、字线(word line，WL)电路124、列译码电路125、灵敏放大器126和输入输出驱动电路127等。其中，读写控制器120中的各个部件是指功能部件，这些部件可以作为单独的器件分别进行设置，也可以在一个器件中实现，还可以按照任意组合的方式设置在至少两个器件中，本申请对此不作具体限定。

下面结合图1对存储器100中的各个部件进行详细的介绍：

存储阵列110，用于存储数据，是由多个存储单元按照行列方式所排列成的矩阵阵列。其中，多个存储单元中的每个存储单元都能存放1位二进制数据，如0或1。多个存储单元可能位于不同的磁盘，也可能位于同一磁盘的不同磁道。当多个存储单元位于不同的磁盘时，这种排列方式实际上将多个磁盘合并为一个磁盘来使用：在需要存储数据时，将数据拆分为多个数据段并分别存储在多个磁盘中；在需要取出数据时，多个磁盘一起动作以并行输出各自所对应的数据段。在存储器中采用这种排列方式存储数据，不仅能通过多个磁盘的并行存取有效提高数据的读写效率，还能通过阵列排列方式提高存储器的空间利用率。

时钟产生电路121，用于向读写控制器120中的各个部件提供工作时钟。时钟产生电路121可以具有多个时钟输出端，多个时钟输出端中的每个时钟输出端可以连接读写控制器120中的一个或多个部件，以通过每个时钟输出端向所连接的一个或多个部件提供工作时钟。如图1所示，在该示例中：时钟产生电路121可以包括五个时钟输出端，即时钟输出端A ₁、时钟输出端A ₂、时钟输出端A ₃、时钟输出端A ₄和时钟输出端A ₅；时钟输出端A ₁分别连接灵敏放大器126和输入输出驱动电路127，时钟产生电路121可以通过时钟输出端A ₁向灵敏放大器126和输入输出驱动电路127提供同一工作时钟；时钟输出端A ₂连接读写驱动电路122，时钟产生电路121可以通过时钟输出端A ₂向读写驱动电路122提供工作时钟；时钟输出端A ₃连接字线电路124，时钟产生电路121可以通过时钟输出端A ₃向字线电路124提供工作时钟；时钟输出端A ₄连接行译码电路123，时钟产生电路121可以通过时钟输出端A ₄向行译码电路123提供工作时钟；时钟输出端A ₅连接列译码电路125，时钟产生电路121可以通过时钟输出端A ₅向列译码电路125提供工作时钟。示例性地，虽然图1中未示出，但存储阵列110也可以具有工作时钟。存储阵列110的工作时钟可以由时钟产生电路121提供，也可以由存储阵列110内部封装的单独的时钟生成器提供，还可以由电子设备中的其它部件提供，本申请对此不作具体限定。

行译码电路123，用于译码行地址信息得到目标存储单元所在的行。

字线电路124，可以包括与存储阵列110中的多行存储单元一一对应的多条字线，每条字线的输入端连接行译码电路123的输出端，每条字线的输出端连接所对应的一行存储单元的控制端。行译码电路123在译码得到目标存储单元所在的行后，还可以向字线电路124中目标存储单元所在的行所连接的目标字线发送译码选择信号以指示目标字线工作，向字线电路124中的其它字线发送译码关闭信号以指示其它字线等待。目标字线在工作时可以向所连接的存储单元行输出第一字线信号(如高电平)以开启所连接的存储单元行，其它字线在等待时可以向所连接的存储单元行输出第二字线信号(如低电平)以关闭所连接的存储单元行。

列译码电路125，用于译码列地址信息得到目标存储单元所在的列。

读写驱动电路122，用于读写目标存储单元中的数据。读写驱动电路122的输入端连接列译码电路125的输出端(图1未进行示意)，读写驱动电路122的输出端连接各个存储单元。列译码电路125在译码得到目标存储单元所在的列后，可以向读写驱动电路122发送指示信息，以指示读写驱动电路122读写目标存储单元所在的列的数据。此时，只有目标存储单元所在的行开启，因此读写驱动电路122读写的数据即为目标存储单元中的数据。

按照上述内容可知，读写驱动电路122可以联合读写控制器120中的其它电路实现对 存储阵列中的数据的读写操作。下面分别从写入数据和读取数据两个方面进行详细介绍：

读写驱动电路122可以联合行译码电路123、字线电路124和列译码电路125向存储阵列110中写入数据。假设外部设备200(如读写设备或处理器)要向位于存储阵列110的第三行第四列处的目标存储单元写入“0”，则外部设备200可以先向读写驱动电路122发送一个写入请求，并在该写入请求中携带目标存储单元的行地址信息和列地址信息。读写驱动电路122将该写入请求中携带的行地址信息发送给行译码电路123，行译码电路123译码该行地址信息确定目标存储单元所在的行为第三行，因此行译码电路123向字线电路124中第三行存储单元对应的目标字线发送译码选择信号，使目标字线开启第三行存储单元。之后，读写驱动电路122还可以将该写入请求中携带的列地址信息发送给列译码电路125，列译码电路125译码列地址信息得到目标存储单元所在的列为第四列，因此列译码电路125向读写驱动电路122返回响应，以指示读写驱动电路122向第四列存储单元中已开启的第三行目标存储单元写入数据。其中，读写驱动电路122中设置有写入电路(如多状态写电路)，读写驱动电路触发时钟产生电路121输出待写入数据对应的电平至写入电路，如在需要写入“0”时触发时钟产生电路121向写入电路输出高电平，该高电平与写入电路本地的参考电平形成第一电压差以驱动写入电路向目标存储单元写入“0”，在需要写入“1”时触发时钟产生电路121向写入电路输出低电平，该低电平与写入电路本地的参考电平形成第二电压差以驱动写入电路向目标存储单元写入“1”。由此可知，在连续写入两个状态的场景中，待写入的两个状态所对应的第一电压差和第二电压差的产生时间决定了何时开始写入这两个状态。

读写驱动电路122还可以联合行译码电路123、字线电路124、列译码电路125和灵敏放大器126读取存储阵列110中的数据。假设外部设备200要读取位于存储阵列110的第三行第四列处的目标存储单元中存储的数据，则外部设备200可以先向读写驱动电路122发送一个读取请求，并在该读取请求中携带目标存储单元的行地址信息和列地址信息。读写驱动电路122可以先按照与上述写入操作相同的逻辑，联合行译码电路123、字线电路124和列译码电路125打开位于存储阵列110的第三行第四列处的目标存储单元。之后，读写驱动电路122可以通过时钟产生电路121的电平触发(如输出低电平)已打开的目标存储单元(和参考单元，该充放电操作具体将在后文进行介绍，此次先不做说明)进行充放电，之后延时固定时长后或通过参考单元的控制来开启灵敏放大器，以使灵敏放大器126根据目标存储单元和参考单元之间的电势差确定已打开的目标存储单元中存储的数据。由此可知，在读取场景中，灵敏放大器的开启时间决定了何时开始读取数据。

输入输出驱动电路127，用于加强驱动以实现读写控制器120与外部设备200之间的交互。例如，在外部设备200请求读取存储阵列110中的数据时，输入输出驱动电路127可以先获取灵敏放大器126读出的数据，之后增大驱动电信号(如驱动电流)以向外部设备200输出该数据。又例如，在外部设备200请求向存储阵列110中写入数据时，输入输出驱动电路127可以先增大驱动电信号(如驱动电流)以从外部设备200获取待写入数据，之后再将该待写入数据发送给读写驱动电路122中的写入电路，以便于写入电路按照上述写入逻辑将待写入数据写入存储阵列110。

尽管图1中未示出，存储器100还可以包括其它部件，如主存数据寄存器(memory data register，MDR)和主存地址寄存器(memory address register，MAR)等，在此不予赘述。

现阶段，时钟产生电路通过各个时钟输出端(如上述时钟输出端A ₁至时钟输出端A ₅) 为读写控制器中的各部件提供固定频率的同一工作时钟。这实际上将读写控制器的读写操作以及其它各项操作(如译码操作、打开行的操作、打开列的操作和加强驱动的操作等)都耦合在一起，导致读写控制器只能按照同一工作时钟执行各项操作，而无法按照自己所需的工作时钟执行读写操作，从而读写控制器的读写灵活性较差。且，现阶段的读写控制方案依赖于具体的电路结构，只要电路结构固定了，那么读写控制流程中所涉及到的各个时间节点基本也就固定了，这导致读写控制的可调性较差。例如，在连续写入两个状态时，现阶段只能在开始写第一个状态之后间隔电路结构所对应的固定的时间间隔再写入第二个状态。然而，存储器在不同的工艺偏差影响下可能会需要不同的写入时间，例如当工艺偏差较大时，读写控制器可能需要很长的时间才能准确地将第一个状态写入存储阵列，这种情况下，读写控制器实际上需要一个较长的时间间隔来提高写入数据的准确性。当工艺偏差较小时，读写控制器可能在很短的时间内就能准确地将第一个状态写入存储阵列，这种情况下，读写控制器实际上需要一个较短的时间间隔以在准确写入数据的情况下尽量提高写入速度。显然，现有技术中的这种固定时间间隔的读写方式无法使读写控制器的读写性能满足不同工艺场景的需求，导致读写控制器应对不同工艺偏差影响的能力较弱。

基于此，本申请提供一种读写控制器，用于为读写控制器中与读写相关的关键电路(如多状态写电路和灵敏放大器)提供单独的工作时钟，以在提高读写控制器的读写灵活性的基础上，进一步提高读写控制器应对不同工艺偏差影响的能力。

下面基于图1所示意的存储器，以具体的实施例介绍本申请所提供的读写控制器的具体结构。需要指出的是，本申请下列实施例中的“连接”指的是电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接，如A与B连接，也可以是A与C直接连接，C与B直接连接，A与B之间通过C实现了连接。应理解，数字信号中的1电平和0电平中“1”和“0”是逻辑运算中的“1”和“0”，并不是数字信号的信号电压的电压值。大多数情况下，数字信号中的1电平指的是数字信号的信号电压大于阈值电压，0电平指的是数字信号的信号电压小于阈值电压。为了便于表述，本申请实施例接下来以高电平表示数字信号中的1电平，以低电平表示数字信号中的0电平。

【实施例一】

图2示例性示出本申请实施例提供的一种读写控制器的结构示意图，如图2所示，在本申请实施例中，读写控制器120包括时钟产生电路121、关键读写电路130和非关键读写电路140，关键读写电路130和非关键读写电路140分别连接存储阵列110。其中，时钟产生电路121包括第一时钟输出端(B ₁)和第二时钟输出端(B ₂)。时钟输出端B ₁连接关键读写电路130的时钟控制端，时钟产生电路121可以通过时钟输出端B ₁向关键读写电路130输出第一时钟信号(Input)，以便于关键读写电路130在时钟信号Input所提供的工作时钟下实现对存储阵列110的关键读写操作。时钟输出端B ₂连接非关键读写电路140的时钟控制端，时钟产生电路121可以通过时钟输出端B ₂向非关键读写电路140输出第二时钟信号(Inner)，以便于非关键读写电路140在时钟信号Inner所提供的工作时钟下对存储阵列110执行除上述关键读写操作以外的其它操作，如行译码、行译码、字线选择和加强驱动等。其中，时钟信号Input的时钟频率高于时钟信号Inner的时钟频率。

本申请实施例中，关键读写电路130是指能根据自己的工作时钟决定何时开始读写目 标存储单元中的数据的电路，如可以包括下文所介绍的多状态写电路和/或图1所示意的灵敏放大器，以及还可以包括其它能够决定何时开始读写的电路，例如图1所示意的读写驱动电路122中用于产生第一电压差和第二电压差的电路、或在只写入一个状态的场景下决定一个状态的写入时刻的电路等，具体不作限定。对应的，非关键读写电路140是指除关键读写电路130以外的一个或多个其它电路，如可以包括图1所示意出的行译码电路123、列译码电路125、读写驱动电路122(或读写驱动电路122中除用于产生第一电压差和第二电压差的电路以外的电路)或输入输出驱动电路127等。如此，通过为关键读写电路和非关键读写电路配置不同的工作时钟，有助于实现关键读写操作与其它各项操作的解耦，通过调节关键读写电路所对应的工作时钟，不仅能有效提高关键读写电路的灵活性，且还不会影响到非关键读写电路的正常工作。

为便于理解，本申请的下列实施例以关键读写电路包括多状态写电路为例进行介绍。应理解，下文所介绍的全部内容同样适用于图2中的读写控制器120，本申请对此不再一一赘述。

图3示例性示出本申请实施例提供的另一种读写控制器的结构示意图，如图3所示，在该示例中，关键读写电路130包括多状态写电路128，非关键读写电路140包括行译码电路123和列译码电路125。在该示例中，当存储器处于写入模式时，时钟产生电路121可以通过时钟输出端B ₁向多状态写电路128输出第一时钟信号(Input)，多状态写电路128可以按照时钟信号Input提供的工作时钟在一个时钟周期内向存储阵列110写入至少两个状态。时钟产生电路121还可以通过时钟输出端B ₂向行译码电路123和列译码电路125输出第二时钟信号(Inner)，以便于行译码电路123和列译码电路125在时钟信号Inner提供的工作时钟下执行上述内容所介绍的行译码和列译码，如行译码电路123可以在时钟信号Inner提供的工作时钟下译码行地址信息以确定目标存储单元所在的行并向字线电路发送指示，列译码电路125可以在时钟信号Inner提供的工作时钟下译码列地址信息以确定目标存储单元所在的列并向读写驱动电路返回响应。

本申请实施例中，时钟信号Input的时钟频率高于时钟信号Inner的时钟频率。如此，在时钟信号Inner的一个电平状态下，时钟信号Input能对应至少两种电平变化，相应地，多状态写电路128也就能对应至少两种输出电压，多状态写电路128的至少两种输出电压与时钟信号Inner的同一电平控制下的电压相比就能形成至少两种电压差，如此，读写控制器120就能在时钟信号Input的一个时钟周期内基于这至少两种电压差完成至少两种状态的写入控制。且，通过多状态写电路128在一个快的工作时钟下执行至少两个状态的写入操作，而其它电路在一个慢的工作时钟下执行存储器中的其他操作(如行译码、行译码、字线选择和加强驱动等)，还能在快速写入至少两个状态的同时，尽量降低存储器的其它操作所需的功耗。

需要说明的是，图3所示意出的多状态写电路128可以对应为图1所示意的字线电路124，如多状态写电路128即是指字线电路124，或者多状态写电路128为字线电路124中的一个功能部件。当多状态写电路128为字线电路124中的一个功能部件时，字线电路124中除多状态写电路128以外的其它电路仍旧基于时钟信号Inner进行工作。上述内容实际上是通过时钟信号Inner为行译码电路123和列译码电路125提供工作时钟，而这只是一种可选地实施方式。在其它可选地实施方式中，也可以通过时钟信号Inner为图1所示意出的除多状态写电路128以外的任意一个或任意多个电路提供工作时钟。如，在一种情况 下，时钟输出端B ₂还可以分别连接读写驱动电路122的时钟控制端、行译码电路123的时钟控制端、列译码电路125的时钟控制端、输入输出驱动电路127的时钟控制端以及字线电路124中除多状态写电路以外的其它电路的时钟控制端，如此，时钟产生电路121还可以通过时钟输出端B ₂将时钟信号Inner提供给读写控制器120中的除多状态写电路128以外的全部其它电路。该实施方式不仅能使读写控制器基于单独的工作时钟控制多状态写电路的写入操作，还能尽量减少读写控制器所需生成的时钟数量，有助于在简化读写控制器整体控制逻辑的基础上降低读写控制器的成本。

如上述图3所示意的读写控制器，通过为多状态写电路和读写控制器中的其它电路(如行译码电路和列译码电路)配置不同的工作时钟，使得多状态写电路能使用单独的工作时钟执行多状态写操作(为了便于说明方案，本文示例性以“多状态写操作”指代“在一个时钟周期内写入至少两个状态的操作”)，这种方式有助于实现多状态写操作与其它各项操作的解耦。如此，通过调节多状态写电路所对应的工作时钟，不仅能有效提高多状态写操作的灵活性，且还不会影响到其它电路的正常工作。

本申请实施例中，多状态写电路128能在时钟信号Input的一个时钟周期内写入至少两个状态。能实现该功能的多状态写电路128可以有多种可能，下面示例性介绍两种可能的方案。

方案一

图4示例性示出本申请实施例提供的一种多状态写方案的示意图，其中：

图4中的(a)图示意出该种多状态写方案的电路结构，如图4中的(a)图所示，在该方案中，多状态写电路128可以包括一个反向延时链1281和两个相同类型的金属氧化物半导体(metal oxide semiconductor，MOS)管，如P沟道的MOS管P ₁₁和P沟道的MOS管P ₁₂，或者N沟道的MOS管P ₁₁和N沟道的MOS管P ₁₂。其中，反向延时链1281可以由奇数个首尾相连的反相器构成。反相器是一种基础的电子器件，可以接收输入信号并输出与输入信号反相的输出信号。一般来说，反相器的输入信号可以为数字信号，输入信号的电平可以分为高电平和低电平，若反相器接收到高电平的输入信号，则反相器可以输出低电平的输出信号，若反相器接收到低电平的输入信号，则反相器可以输出高电平的输出信号。其中，MOS管P ₁₁的源极可以连接电源V ₁₁，MOS管P ₁₁的栅极和反向延时链1281的输入端可以分别连接时钟输出端B ₁，MOS管P ₁₁的漏极可以连接存储阵列110。MOS管P ₁₂的源极可以连接电源V ₁₂，MOS管P ₁₂的栅极可以连接反向延时链1281的输出端，MOS管P ₁₂的漏极可以连接存储阵列110。

图4中的(b)图示意出按照该种电路结构写入至少两个状态时的控制时序，其中，图4中的(b)图中的“Input”线示意出时钟信号Input的电平变化情况，图4中的(b)图中的“写入信号”线示意出写入信号的变化情况。参照图4中的(a)图和图4中的(b)图，以在时钟信号Input的一个时钟周期(如周期1)内写入“0”和“1”这两个状态为例，假设MOS管P ₁₁和MOS管P ₁₂都为P沟道的MOS管，且不考虑写入信号延时和MOS管P ₁₁和MOS管P ₁₂的压损，如果反向延时链1281上共存在27个反相器，信号在反向延时链1281中的每个反相器的输入端传输至输出端所需的时长为0.1ns(ns为时间单位，即纳秒)，则反向延时链1281的延时时长为2.7ns(即0.1ns×27)。当时钟信号Input的一个周期的周期时长大于2.7ns时，若时钟产生电路121按照图4中的(b)图所示意的“Input”线输出时钟信号Input，则：在时钟信号Input处于低电平时，该低电平信号一方面经由链 路L11传输后直接加载在MOS管P ₁₁的栅极使MOS管P ₁₁的源极和漏极截止，另一方面经由链路L12上的27个反相器反向处理后(仍为低电平信号)加载在MOS管P ₁₂的栅极使MOS管P ₁₂的源极和漏极截止，这种情况下，MOS管P ₁₁和MOS管P ₁₁均截止，K点的电压为0，读写控制器120不向存储阵列110写入数据。当时钟信号Input由低电平切换到高电平“1”时，读写控制器120中的读写驱动电路122处于该电平状态所对应的电压(假设为V ₁₀)，该高电平信号一方面经由链路L11传输后直接加载在MOS管P ₁₁的栅极使MOS管P ₁₁的源极和漏极导通，另一方面经由链路L12上的27个反相器反向处理后(仍为高电平信号)延时2.7ns加载在MOS管P ₁₂的栅极使MOS管P ₁₂的源极和漏极导通。这种情况下，在时钟信号Input由低电平切换到高电平之后经过2.7ns之前，MOS管P ₁₁导通且MOS管P ₁₂截止，K点的电压为V ₁₁，读写驱动电路122中的电压V ₁₀和多状态写电路128的电压V ₁₁之间形成电压差V ₁₀-V ₁₁，因此读写驱动电路122可以向存储阵列110写入该电压差V ₁₀-V ₁₁所对应的状态(如写入“0”)。在经过2.7ns之后，MOS管P11导通且MOS管P12也导通，K点的电压从V ₁₁切换为V ₁₁+V ₁₂，读写驱动电路122中的电压V ₁₀和多状态写电路128的电压V ₁₁+V ₁₂之间形成电压差V ₁₀-V ₁₁-V ₁₂，因此读写驱动电路122可以向存储阵列110写入该电压差V ₁₀-V ₁₁-V ₁₂所对应的状态(如写入“1”)。如此，按照图4中的(b)图所示意出的时序控制逻辑，图4中的(a)图所示意出的多状态写电路128能在时钟信号的Input的一个时钟周期内向存储阵列110写入两种状态。

在上述方案中，第一个状态的开始写入时刻与第二个状态的开始写入时刻之间的时间间隔(即一个状态的写入时长)依赖于反向延时链1281的延时时长，反向延时链1281的延时时长与反相延时链1281中所包括的反相器的数量相关。一般来说，读写控制器120中设置的反相器的数量在读写控制器120出厂之后无法再进行变更。这种情况下，该方案实际上能按照固定的写入时长写入每个状态。然而，考虑到不同的工艺偏差可能会需要不同的写入时长，如有的工艺偏差下写入一个状态只需要0.3ns，而有的工艺偏差下写入一个状态则需要1ns，如果想让该种结构的多状态写电路128也能满足不同工艺偏差的需求，以提高读写控制器120抵御不同工艺偏差影响的能力，则：还可以在反向延时链1281中的每个反相器之前接一个第一开关组件以及在第一开关组件之前另外引一条带第二开关组件的线路至MOS管P ₁₂的栅极，通过控制各第一开关组件和各第二开关组件的通断来配置所需数量的反相器有效、其它反相器无效，以改变反向延时链1281的延时时长。这种方式虽然需要在多状态写电路128中设置较多的开关组件和较多的反相器，可能会让读写控制器120的电路结构变得比较复杂，并增大读写控制器120的成本，但是能使反向延时链1281的延时时长可调，有助于读写控制器120在连续写入至少两个状态时灵活调节一个状态的写入时长。

方案二

图5示例性示出本申请实施例提供的另一种多状态写方案的示意图，其中：

图5中的(a)图示意出该种多状态写方案的电路结构，如图5中的(a)图所示，在该方案中，多状态写电路128可以包括一个反向器(T)和两个相同类型的金属氧化物半导体(metal oxide semiconductor，MOS)管，如P沟道的MOS管P ₂₁和P沟道的MOS管P ₂₂，或者N沟道的MOS管P ₂₁和N沟道的MOS管P ₂₂。其中，反相器T的输入端和MOS管P ₂₁的栅极可以分别连接时钟输出端B ₁，反相器T的输出端可以连接MOS管P ₂₂的栅极，MOS管P ₂₁的源极连接电源V ₂₁，MOS管P ₂₁的漏极连接存储阵列110，MOS管P ₂₂的源 极连接电源V ₂₂，MOS管P ₂₂的漏极连接存储阵列。

图5中的(b)图示意出按照该种电路结构写入至少两个状态时的控制时序，其中，图5中的(b)图中的“Inner”线示意出时钟信号Inner的电平变化情况，图5中的(b)图中的“Input”线示意出时钟信号Input的电平变化情况，图5中的(b)图中的“写入信号”线示意出写入信号的变化情况。参照图5中的(a)图和图5中的(b)图，以在时钟信号Input的一个时钟周期(如周期1)内写入“0”和“1”这两个状态为例，假设MOS管P ₁₁和MOS管P ₁₂都为P沟道的MOS管，且不考虑写入信号延时和MOS管P ₁₁和MOS管P ₁₂的压损，若时钟产生电路121按照图5中的(b)图所示意的“Inner”线输出时钟信号Inner以及“Input”线输出时钟信号Input，则在时钟信号Inner的一个电平状态下(如高电平“1”)，读写控制器120中的读写驱动电路122处于该电平状态所对应的电压(假设为V ₂₀)：当时钟信号Input切换到高电平时，该高电平信号经由链路L21传输后直接加载在MOS管P ₂₁的栅极以导通MOS管P ₂₁的源极和漏极，经由链路L22上的反相器T反向处理后转变为低电平信号加载在MOS管P ₂₂的栅极以截止MOS管P ₂₂的源极和漏极，这种情况下，MOS管P ₂₁导通且MOS管P ₂₂截止，K点的电压为V ₂₁。在这种情况下，读写驱动电路122中的电压V ₂₀和多状态写电路128所输出的电压V ₂₁之间的电压差为V ₂₀-V ₂₁，因此读写驱动电路122可以向存储阵列110写入该电压差V ₂₀-V ₂₁所对应的状态(如写入“0”)。当时钟信号Input从高电平切换到低电平时，该低电平信号经由链路L21传输后直接加载在MOS管P ₂₁的栅极以截止MOS管P ₂₁的源极和漏极，经由链路L22上的反相器T反向处理后转变为高电平信号加载在MOS管P ₂₂的栅极以导通MOS管P ₂₂的源极和漏极，这种情况下，MOS管P ₂₁截止且MOS管P ₂₁导通，K点的电压为V ₂₂。在这种情况下，读写驱动电路122中的电压V ₂₀和多状态写电路128所输出的电压V ₂₂之间的电压差为V ₂₀-V ₂₂，因此读写驱动电路122可以向存储阵列110写入该电压差V ₂₀-V ₂₂所对应的状态(如写入“1”)。之后，若时钟信号Inner切换到另一电平状态(如高电平“0”)，则读写驱动电路122根据该电平状态和多状态写电路128的电平状态控制存储器休眠，即维持存储器处于不写入的状态。如此，按照图5中的(b)图所示意出的时序控制逻辑，图5中的(a)图所示意出的多状态电路128能在时钟信号Input的一个时钟周期内向存储阵列110写入两种状态。

在上述方案中，通过控制时钟信号Input的时钟频率高于时钟信号Inner的时钟频率，能在时钟信号Inner的一个电平状态下实现至少两种状态的写入操作：如，在时钟信号Input为高电平时将基于电压差V ₂₀-V ₂₁向存储阵列110写入一个状态，在时钟信号Input由高电平切换为低电平时基于电压差V ₂₀-V ₂₂向存储阵列110写入另一个状态，因此上述方案实际上是在时钟信号Input发生电平切换时触发另一个状态的写入操作。这种情况下，从开始写入一个状态至开始写入另一个状态之间的时间间隔(即一个状态的写入时长)依赖于时钟信号Input的电平切换时刻(如上述示例为下降沿的触发时刻)：时钟信号Input越晚触发电平切换，则留给一个状态的写入时间就越长，读写驱动电路122从开始写入一个状态起会经过较长的写入时间之后才停止写入该状态并开始写入另一个状态；时钟信号Input越早触发电平切换，留给一个状态的写入时间就越短，读写驱动电路122从开始写入一个状态起经过很短的写入时间即可停止写入该状态并开始写入另一个状态。

基于此，在一种可选地实施方式中，考虑到时钟信号Input的电平切换时刻与时钟信号Input的一个周期的周期时长相关(当一个周期的周期时长越长时，时钟信号Input会越 早切换电平，当一个周期的周期时长越短时，时钟信号Input会越晚切换电平)，因此，读写控制器120还可以通过时钟产生电路121调节时钟信号Input对应的周期时长，来改变多状态写电路128写入不同状态时的时间间隔，以提高多状态写电路128抵御不同工艺偏差影响的能力。例如，在当前的工艺偏差较大导致读写控制器120需要较长的时间才能将一个状态写入存储阵列110时，读写控制器120可以通过时钟产生电路121将时钟信号Input的频率配置为较小的值，如此，时钟信号Input的当前周期的周期时长相对延长，意味着时钟信号Input在较长时间后才会开始切换电平，如此，当前正在写入的状态就能对应更多的写入时间，这有助于保证将当前正在写入的状态成功写入存储阵列110之后再开始写入另一个状态，有效提高连续写入两个状态时的写入准确性。在当前的工艺偏差较小使得读写控制器120只需要很短的时间就能将一个状态写入存储阵列110时，读写控制器120可以通过时钟产生电路121将时钟信号Input的频率配置为较大的值，如此，时钟信号Input的当前周期的周期时长相对变短，意味着时钟信号Input在经过很短的时间之后就会开始切换电平，如此，当前正在写入的状态对应更少的写入时间，这有助于在当前状态能快速写入存储阵列110的情况下尽快开始写入另一个状态，以提高连续写入两个状态的写入速度。其中，当前的工艺偏差可以由用户实时检测得到，也可以由本领域技术人员预先设置在存储器的说明参数中，具体不作限定。

下面以一个具体的示例介绍图4所示意的多状态写方案和图5所示意的多状态写方案在应对不同工艺偏差时的写入性能对比情况：

图6示例性示出本申请实施例提供的一种多状态写电路的性能对比图，如图6所示，位于最上方的节点线(即图6所示意出的“Input”线)为时钟信号Input的电平变化线，中间的两条线对应为带反相延时链的多状态写电路(即图4中的(a)图所示意的多状态写电路128，假设称为多状态写电路1)，其中这两条线中的实线(即图6所示意出的“1.1-写入一个状态”线)为多状态写电路1写入第一个状态时所对应的控制线，这两条线中的虚线(即图6所示意出的“1.2-写入另一个状态”线)为多状态写电路1写入第二个状态时所对应的控制线。下面的两条线对应为通过切换电平状态实现多状态写入的多状态写电路(即图5中的(a)图所示意的多状态写电路128，假设称为多状态写电路2)，其中这两条线中的实线(即图6所示意出的“2.1-写入一个状态”线)为多状态写电路2写入第一个状态时所对应的控制线，这两条线中的虚线(即图6所示意出的“2.2-写入另一个状态”线)为多状态写电路2写入第二个状态时所对应的控制线。

表1示例性示出这两种多状态写电路的写入性能对比表：

表1

参照图6和表1，在该示例中，反相延时链的延时时长为2.7ns，而存储器的工艺偏差导致至少需要14.5ns才能将一个状态成功写入存储阵列。在这种情况下：

采用多状态写电路1的读写控制器在检测到时钟信号Input切换至高电平后，开始向存储阵列写入第一个状态(由于信号传输存在延时，因此检测到时钟信号Input开始切换 至高电平的时刻E ₁₁晚于时钟信号Input真正开始切换至高电平的时刻E ₁₀)。之后，经过反向延时链的延时时长2.7ns后(即时刻E ₁₂)，采用多状态写电路1的读写控制器停止写入第一个状态并开始写入第二个状态。显然，2.7ns相比于14.5ns来说非常短，在14.5ns的工艺偏差下，这么短的时间根本不足以存储器将第一个状态写入存储阵列，在第一个状态还未写入成功的情况下提前写入第二个状态，很可能会使存储器写入错误的数据或丢失数据。因此，采用多状态写电路1的读写控制器的写入性能无法满足14.5ns的工艺偏差的要求，导致抵御工艺偏差影响的能力较弱；

采用多状态写电路2的读写控制器在检测到时钟信号Input切换至高电平后，开始向存储阵列写入第一个状态(由于信号传输存在延时，因此检测到时钟信号Input开始切换至高电平的时刻晚于时钟信号Input真正开始切换至高电平的时刻，开始写入第一个状态的时刻E ₂₁晚于时钟信号Input真正触发上升沿的时刻E ₂₀)。之后，采用多状态写电路2的读写控制器确定当前的工艺偏差为14.5ns，因此，读写控制器可以通过时钟产生电路在14.5ns的时长内维持时钟信号Input的高电平，以在这14.5ns的时长内持续写入第一个状态，直至14.5ns后，读写控制器再通过时钟产生电路控制时钟信号Input从高电平切换至低电平(即14.5ns后触发时钟信号Input的下降沿，如也可以通过将时钟信号Input2对应的周期时长设置为29ns来改变时钟信号Input的下降沿的来临时刻)，以停止写入第一个状态并开始写入第二个状态(由于信号传输存在延时，因此检测到时钟信号Input开始切换至低电平的时刻晚于时钟信号Input真正开始切换至低电平的时刻，开始写入第二个状态的时刻E ₂₃也晚于时钟信号Input真正触发下降沿的时刻E ₂₂)。

根据上述内容可知，在上述多状态写电路2中，通过时钟产生电路调节时钟信号Input的下降沿的来临时刻，使得采用多状态写电路2的读写控制器能刚好在工艺偏差所对应的14.5ns之后再开始写入第二个状态，如此，14.5ns的时长足够读写控制器将第一个状态成功写入该种工艺偏差的存储器中。该方案利用时钟信号下降沿可调的特性，能通过调节下降沿的来临时刻准确追踪存储器的工艺偏差，有助于使读写控制器抵御多种工艺偏差的影响，提高读写控制器的写入性能。

需要说明的是，上述内容只是以“通过下降沿触发写入另一状态”为例介绍多状态写接入方案的具体实现过程，本申请并不限定写入另一状态具体是由下降沿触发还是由上升沿触发。通过上升沿触发写入另一状态的方案，具体请参照上述内容进行对应设置，本申请对此不再一一赘述。

需要说明的是，上述内容仅是以多状态写电路128包括一个反相器和两个相同类型的MOS管为例介绍写入至少两个状态的实现过程。应理解，只要能实现“通过不同的电平导通MOS管P ₂₁和MOS管P ₂₂”的电路结构都在本申请的保护范围内。例如，在另一种可选地实施方式中，多状态写电路128也可以包括一个由奇数个反相器首尾相连构成的反相延时链和两个相同类型的MOS管，连接关系仍然如图5所示。在这种情况下，由于时钟信号Input一方面直接加载在MOS管P ₂₁上，另一方面经由奇数个反相器反向处理后转变为相反的时钟信号后加载在MOS管P ₂₂上，因此相同类型的MOS管P ₂₁和MOS管P ₂₂在同一电平下一个导通一个截止。如此，在MOS管P ₂₁的源极所接的电源和MOS管P ₂₂的源极所接的电源不同的情况下，相同类型的MOS管P ₂₁和MOS管P ₂₂在时钟信号Input的电平发生变化时同样也能改变施加给存储阵列的电压，从而这种方式也能通过调节时钟信号Input切换电平的时刻来改变一个状态的写入时长。在又一种可选地实施方式中，多状态写 电路128也可以包括两个不同类型的MOS管，且不包括反相器或包括偶数个首尾相连的反相器构成的反相延时链。在这种情况下，由于时钟信号一方面直接加载在某一类型的MOS管P ₂₁上，另一方面经由偶数个反相器反向处理后转变为相同的时钟信号后加载在另一类型的MOS管P ₂₂上(或者不经过反相器处理而是直接加载在另一类型的MOS管P ₂₂上)，因此不同类型的MOS管P ₂₁和MOS管P ₂₂在同一电平下一个导通一个截止。如此，在MOS管P ₂₁的源极所接的电源和MOS管P ₂₂的源极所接的电源不同的情况下，不同类型的MOS管P ₂₁和MOS管P ₂₂在时钟信号Input的电平发生变化时同样也能改变施加给存储阵列的电压，从而这种方式也能通过调节时钟信号Input切换电平的时刻来改变一个状态的写入时长。可选地实施方式有很多，此处不再一一赘述。

上述内容主要介绍了读写控制器写入至少两个状态的具体实现过程。下面继续基于实施例一中的图5所示意的读写控制器120(为便于理解，下文不再介绍读写驱动电路)，从实施例二进一步介绍读写控制器读取数据的具体实现过程。需要说明的是，实施例二仅是以图5所示意的读写控制器120为例进行介绍，实施例二中的各个方案同样适用于上述实施例一中的任一读写控制器，如图3或图4所示意出的读写控制器120，本申请对此不再一一赘述。

在实施例二中，读写控制器中还可以包括灵敏放大器，如图1所示意的灵敏放大器126，存储阵列可以包括参考单元(如R)和至少一个存储单元，如存储单元1、存储单元2、……、存储单元M×N，M、N均为正整数。其中，存储单元1至存储单元M×N可以按照M×N的矩阵形式进行排列。对目标存储单元的读取操作可以联合灵敏放大器来执行。在读取操作开始之前，读写控制器先要将参考单元R和目标存储单元分别对应的两条位线预充电为相同的高电平。在预充电完成之后，读写控制器驱动字线电路选中的目标存储单元按照其内部存储的数据对其对应的位线进行充放电(称为准备阶段)。由于目标存储单元的尺寸较小且驱动能力很弱，因此目标存储单元对应的位线上的电信号随着充放电的变化幅度较小，导致参考单元R和目标存储单元上输出的两个电信号的差值也很小。这种情况下，读写控制器还可以开启灵敏放大器，开启后的灵敏放大器会根据两条位线上输出的电信号计算出差分输入信号，并将差分输入信号放大为更大的输出信号，对该更大的输出信号进行判决，以确定出存储单元中存储的数据为“0”还是“1”(称为判决阶段)。由此可知，灵敏放大器的开启时刻作为准备阶段和判决阶段的分水岭，一旦灵敏放大器被开启，则灵敏放大器即可读出两条位线上的电信号(下文将两个电信号称为参考信号和存储信号)，并执行后续的判决过程。灵敏放大器开启的越早，则目标存储单元和参考单元R之间的差分输入信号可能还未形成，导致灵敏放大器读出的数据可能越不准确。而灵敏放大器开启的越晚，则目标存储单元和参考单元R之间的差分输入信号可能早已形成，从而灵敏放大器读出数据的操作越不及时。由此可知，何时控制灵敏放大器开启，对于提高读写控制器的读取性能尤为重要。

为了便于理解，下文以通过高电平触发目标存储单元充放电、低电平触发灵敏放大器开启为例进行介绍。应理解，低电平触发目标存储单元充放电的方案或高电平触发灵敏放大器开启的方案可以参照执行，此处不再一一赘述。

【实施例二】

图7示例性示出本申请实施例提供的又一种读写控制器的结构示意图，如图7所示， 在该示例中，读写控制器120还可以包括一个由奇数个反向器首尾相连构成的反向延时链129和灵敏放大器126，反向延时链129的输入端连接时钟输出端B ₂，反向延时链129的输出端连接灵敏放大器126的时钟控制端(C ₁₁)，灵敏放大器126的第一输入端(C ₁₂)连接存储阵列110中的参考单元R，灵敏放大器126的第二输入端(C ₁₃)连接存储阵列110中的目标存储单元(如存储单元MN)，灵敏放大器126的输出端(C ₁₄)连接读取设备200。具体实施中，当存储器处于读取模式时，时钟产生电路121可以通过时钟输出端B ₂输出时钟信号Inner，当时钟信号Inner处于高电平时，该高电平一方面触发目标存储单元MN对所对应的位线执行充放电操作，另一方面通过反向延时链129反向为低电平后延时传输至灵敏放大器126以开启灵敏放大器126，如此，灵敏放大器126在目标存储单元MN开始充放电之后经过反向延时链129所对应的延时时长后开始获取参考单元R的参考信号和目标存储单元MN的存储信号，基于这两个信号计算得到目标存储单元MN中存储的数据。

采用如图7所示意的读取方案，灵敏放大器126的开启时刻实际上依赖于反向延时链129的延时时长，而反向延时链129的延时时长依赖于反向延时链129中包含的反相器的数量。一般情况下，在读写控制器120出厂后，反向延时链129中的反相器数量就已固定，因此该方案实际上只能在固定时长的准备阶段后进入判决阶段。如果想让灵敏放大器126的开启时刻可调，那么还可以在反向延时链129中的每个反相器之前接一个第三开关组件以及在第三开关组件之前另外引一条带第四开关组件的线路至灵敏放大器126的时钟控制端C ₁₁，通过控制各第三开关组件和各第四开关组件的通断来配置所需数量的反相器有效、其它反相器无效，以改变反向延时链129的延时时长。这种方式虽然需要额外设置较多的开关组件和较多的反相器，但是能使反向延时链129的延时时长可调，有助于读写控制器120灵活调节灵敏放大器126的开启时刻。

图8示例性示出本申请实施例提供的又一种读写控制器的结构示意图，如图8所示，在该示例中，读写控制器120还可以包括灵敏放大器126，灵敏放大器126的时钟控制端(C ₂₁)和第一输入端(C ₂₂)分别连接存储阵列110中的参考单元R，灵敏放大器126的第二输入端(C ₂₃)连接存储阵列110中的目标存储单元(如存储单元MN)，灵敏放大器126的输出端(C ₂₄)连接读取设备200。具体实施中，参考单元R的本地预设有电势差阈值，当存储器处于读取模式时，时钟产生电路121可以通过时钟输出端B ₂输出时钟信号Inner，当时钟信号Inner处于高电平时，该高电平触发目标存储单元MN对所对应的位线执行充放电操作。在充放电过程中，参考单元R还可以检测目标存储单元MN所对应的位线上的电信号，在确定目标存储单元MN所对应的位线上的电信号与参考单元R所对应的位线上的电信号之间的电势差达到本地预设的电势差阈值时，参考单元R可以向灵敏放大器126的时钟控制端发送灵敏放大器使能(sense amplifier enable，SAE)信号，以开启灵敏放大器126。如此，灵敏放大器126能在目标存储单元MN所对应的位线上的电信号达到一定的变化时开始获取参考单元R的参考信号和目标存储单元MN的存储信号，基于这两个信号计算得到目标存储单元MN中存储的数据。其中，SAE信号可以为具有使能功能的电信号，如电压信号或电流信号。参考单元R中存储的本地预设的电势差阈值可以由本领域技术人员根据经验进行设置，也可以由实验来确定，具体不作限定。

采用如图8所示意的读取方案，灵敏放大器126的开启时刻实际上由参考单元R中存储的本地预设的电势差阈值来决定，参考单元R会在目标存储单元充放电至位线上的电信号与参考单元R的位线上的电信号达到本地预设的电势差阈值时发送SAE信号。然而， 本地预设的电势差阈值实际上属于一个预设量，在存储器出厂之后基本无法再变更，这导致灵敏放大器126的开启时刻的可调性较差。在不同的工艺偏差场景下，灵敏放大器126可能需要对应不同的开启时刻。例如，在工艺偏差较小的场景下，虽然目标存储单元还未充放电至电势差达到本地预设的电势差阈值，但目标存储单元和参考单元R的两条位线上的电势差已经足够用于执行判决，在这种情况下，即使不再继续充放电而是直接进入判决阶段，也能得到读出较为准确的数据。显然，使用参考单元R控制灵敏放大器126开启的方案无法适用于该种工作场景。

图9示例性示出本申请实施例提供的又一种读写控制器的结构示意图，如图9所示，在该示例中，读写控制器120还可以包括灵敏放大器126，灵敏放大器126的时钟控制端(C ₃₁)连接时钟输出端B ₁，灵敏放大器126的第一输入端(C ₃₂)连接存储阵列110中的参考单元R，灵敏放大器126的第二输入端(C ₃₃)连接存储阵列110中的目标存储单元(如存储单元MN)，灵敏放大器126的输出端(C ₃₄)连接读取设备200。具体实施中，当存储器处于读取模式时，时钟产生电路121可以通过时钟输出端B ₁向灵敏放大器126输出时钟信号Input，通过时钟输出端B ₂输出时钟信号Inner。当时钟信号Inner处于高电平时，该高电平信号可以触发目标存储单元MN对所对应的位线执行充放电操作。读写控制器120还可以根据需要随时开启灵敏放大器126，如在需要开启灵敏放大器126时，通过时钟产生电路121将时钟信号Input切换为低电平，如此，该低电平信号可以直接施加在灵敏放大器126的时钟控制端上(触发SAE信号)以开启灵敏放大器126，由灵敏放大器126基于获取到的参考信号和存储信号计算得到目标存储单元MN中存储的数据。

采用如图9所示意的读取方案，通过使用独立的时钟信号为灵敏放大器126提供工作时钟，能通过调整该独立的时钟信号的电平切换时刻灵活调整灵敏放大器126的开启时刻，这不仅能使读写控制器120适应于不同的读取场景，还无需额外设置反相器等部件，从而还有助于降低读写控制器120的成本和电路结构的复杂性。更进一步的，考虑到读写控制器120的读取操作和写入操作一般不会同时进行，因此该方案为灵敏放大器126和多状态写电路128设置了同一工作时钟，而没有单独分配工作时钟，这种方式还能在独立控制读写操作的同时进一步降低电路结构的复杂性，降低电路成本。

在一种可选地实施方式中，考虑到使用时钟信号Input提前开启灵敏放大器126的方案具有较快的读取速度，而使用参考单元R开启灵敏放大器126的方案具有较好的读取精度，因此，为兼顾读取速度与读取精度，读写控制器120还可以联合参考单元R和时钟信号Input综合开启灵敏放大器126。在这种情况下，灵敏放大器126的时钟控制端C ₃₁还可以通过一个转接开关分别连接时钟输出端B ₁和参考单元R，转接开关的控制端连接读写驱动电路122。在当前电路环境的工艺偏差一致性较好、或对读取精度要求不高、或对读取速度要求较高的场景中，读写驱动电路122可以控制转接开关连通灵敏放大器126的时钟控制端C ₃₁和时钟输出端B ₁，断开灵敏放大器126的时钟控制端C ₃₁和参考单元R。如此，即使目标存储单元还未充放电至参考单元R中存储的本地预设的电势差阈值，但只要目标存储单元和参考单元R的两条位线上的电势差已经足够用于执行判决，灵敏放大器126就能在时钟信号Input的控制下提前开启以提前执行判决，有助于读写控制器120尽快读出数据。在当前电路环境的工艺偏差较大、或对读取精度要求较高、或对读取速度要求不高的场景中，读写驱动电路122可以控制转接开关连通灵敏放大器126的时钟控制端C ₃₁和参考单元R，断开灵敏放大器126的时钟控制端C ₃₁和时钟输出端B ₁。如此，在目标存储 单元充放电时，参考单元R可以实时获取目标存储单元所对应的位线上的电信号，并计算该电信号与参考单元R所对应的位线上的电信号的电势差，当两个位线上的电信号的电势差大于参考单元R中存储的本地预设的电势差阈值时，参考单元R可以开启灵敏放大器126，如此，灵敏放大器126能够在目标存储单元和参考单元R之间的电势差足够大的情况下才开始判决，有助于提高读写控制器120的读取准确性。

下面以一个具体的示例介绍图7所示意的读取方案与图9所示意的读取方案在读取性能上的对比情况。其中，该示例在25℃(℃为温度单位，即摄氏度)的环境温度以及TT工艺角下执行。

图10示例性示出本申请实施例提供的一种读取方案的对比图，如图10所示，上面的三条线对应为图7所示意的使用参考单元开启灵敏放大器的读取方式(称为读取方式1)，其中这三条线中的节点线(即图10所示意出的“Innner”线)为读取方式1所对应的时钟信号Inner的电平变化线，这三条线中的实线(即图10所示意出的“SAE1”线)为读取方式1下灵敏放大器接收到的SAE信号变化线，这三条线中的虚线(即图10所示意出的“Q1”线)为读取方式1下灵敏放大器的读出数据信号变化线。下面的三条线对应为图9所示意的通过切换电平状态开启灵敏放大器的读取方式(称为读取方式2)，其中这三条线中的节点线(即图10所示意出的“Input”线)为读取方式2所对应的时钟信号Input的电平变化线，这三条线中的实线(即图10所示意出的“SAE2”线)为读取方式2下灵敏放大器接收到的SAE信号变化线，这三条线中的虚线(即图10所示意出的“Q2”线)为读取方式2下灵敏放大器的读出数据信号变化线。

表2示例性示出上述两种读取方案的读取性能对比表：

表2

参照图10和表2，在该示例中，目标存储单元至少需要92.34ns才能完成充放电。在这种情况下：

当使用参考单元开启灵敏放大器时，目标存储单元在如图10所示意出的时刻Y ₁₁检测到时钟信号Inner切换至高电平，因此目标存储单元在如图10所示意出的时刻Y ₁₁开始对所对应的位线进行充放电，在92.34ns之后结束充放电。参考单元在如图10所示意出的时刻Y ₁₂检测到充放电至满足参考单元本地预设的电势差阈值，从而参考单元可以在如图10所示意出的时刻Y ₁₂触发灵敏放大器的SAE信号以开启灵敏放大器。至此，准备阶段结束，灵敏放大器进入判决阶段。在这种情况下，由于灵敏放大器的开启时刻较晚，因此两个位线上输出的电信号的电势差较大，灵敏放大器只需要比较短的时间(如1.66ns)即可完成判决，因此，灵敏放大器可以在如图10所示意出的时刻Y ₁₃读出数据。基于此，使用参考单元开启灵敏放大器的读取方式总共需要94ns才能读出数据。

当通过切换电平状态开启灵敏放大器时，目标存储单元在如图10所示意出的时刻Y ₂₁ 检测到时钟信号Inner切换至高电平，因此目标存储单元在如图10所示意出的时刻Y ₂₁开始对所对应的位线开始充放电，在92.34ns之后结束充放电。读写控制器在确定当前电路环境的工艺偏差使得充放电39.9ns的时间间隔就能形成电势差时，可以在如图10所示意出的时刻Y ₂₂通过时钟产生电路将时钟信号Input切换至低电平，以提前触发灵敏放大器开启。至此，准备阶段结束，灵敏放大器进入判决阶段。在这种情况下，由于灵敏放大器提前开启，因此两个位线上输出的电信号的电势差较小，从而灵敏放大器可能需要更长的时间(如9.1ns)才能判决出读数，因此，灵敏放大器可以在如图10所示意出的时刻Y ₃₃读出数据。基于此，通过切换电平状态开启灵敏放大器的读取方式只需要49ns就能读出数据。

根据上述内容可知，通过切换电平状态开启灵敏放大器的读取方式能提前开启灵敏放大器，虽然这种方式使得灵敏放大器的判决时长变长，但在整个读出时间上比参考单元开启灵敏放大器的读取方式优化47.8％，在准备阶段上比参考单元开启灵敏放大器的读取方式优化56.8％。至于具体提前多久开启灵敏放大器，可以由本领域技术人员根据经验进行设置，或者也可以根据实验测算得到，如通过多次实验测得一个大概率不会出错的时长，将该时长作为灵敏放大器的准确阶段的时长，如此可以降低某些极端情况下快速读数所导致的读取出错的概率。

下面结合图9所示意的读写控制器，以一个具体的时序控制流程介绍本申请中读写方案的具体实现过程：

图11示例性示出本申请实施例提供的一种读写控制时序图，如图11所示，该读写控制时序中共涉及到如下控制信号：输入时钟信号Input、输入时钟信号Inner、写使能信号WEN、读使能信号REN、输入输出信号DATA、字线信号WL、灵敏放大器使能信号SAE和读出数据信号Q。其中，输入输出信号DATA是指读写控制器从外部设备所接收到的信号，如可以包括外部设备向读写控制器发送的写入请求信号和外部设备向读写控制器发送的读取请求信号等。写使能信号WEN和读使能信号REN分别用于使能读写控制器的写入模式和读出模式，当写使能信号WEN被触发(如低电平触发)，读写控制器对应切换至写入模式，当读使能信号REN被触发(如低电平触发)，读写控制器对应切换至读出模式。读出数据信号Q是指读写控制器向外部设备发送读出数据的信号。字线信号WL贯彻于读写控制器的整个读写逻辑，不仅可以按照行译码电路译码出的目标存储单元所在的行打开该行存储单元，以便于读写驱动电路在该行打开的存储单元中按照列译码电路译码出的目标存储单元的列对目标存储单元执行读写操作，还可以在执行写入操作时将待写入的数据写入目标存储单元，以及在执行读出操作时按照目标存储单元中存储的数据触发目标存储单元的充放电。灵敏放大器使能信号SAE用于开启灵敏放大器，当灵敏放大器使能信号SAE被触发(如高电平触发)，灵敏放大器获取两个位线上输出的电信号并启动判决。在这些控制信号中，写使能信号WEN、字线信号WL的读出状态、读使能信号REN、输入输出信号DATA和读出数据信号Q可以由输入时钟信号Inner触发，而字线信号WL的写入状态和灵敏放大器使能信号SAE可以由输入时钟信号Input触发。

在写入操作的具体实现方式中，输入时钟信号Input、输入时钟信号Inner、写使能信号WEN、输入输出信号DATA和字线信号WL可以通过联合作用来综合完成写入操作。具体来说，继续参照图11所示，在外部设备需要向存储器中连续写入两个数据时，外部设备可以在h1时刻向读写控制器发送写入请求，该写入请求属于一种输入输出信号DATA。该写入请求在h2时刻(若不考虑信号传输延时，则h2时刻即为h1时刻，若考虑信号传 输延时，则h2时刻晚于h1时刻)对应触发写使能信号WEN，以使读写控制器切换至写入模式。当处于写入模式时，在时钟信号Inner的一个电平状态(如图11所示意的x1时刻至x2时刻均处于高电平状态)下，读写驱动电路具有固定的电平，而字线电路根据输入时钟信号Input的电平变化情况触发字线信号WL处于不同的电平，例如当输入时钟信号Input在h3时刻切换到高电平时，字线电路基于该高电平会在h4时刻(若不考虑信号传输延时，则h4时刻即为h3时刻，若考虑信号传输延时，则h4时刻晚于h3时刻)触发字线信号WL处于高电平，如此，读写驱动电路根据读写驱动电路的电平和字线信号WL的高电平之间的电压差，逐渐向存储阵列中写入第一个状态(如“0”)，直至输入时钟信号Input切换到低电平。当输入时钟信号Input在h5时刻切换到低电平时，字线电路基于该低电平会在h6时刻(若不考虑信号传输延时，则h6时刻即为h5时刻，若考虑信号传输延时，则h6时刻晚于h5时刻)触发字线信号WL处于低电平，如此，读写驱动电路根据读写驱动电路的电平和字线信号WL的低电平之间的电压差，结束写入第一个状态并启动写入第二个状态(如“1”)。在写入过程中，读写控制器还可以通过时钟产生电路在时段t1内调节时刻h5以改变时刻h6的到来时间，如当工艺偏压较大导致存储器需要较长的时间才能写入第一个状态时，读写控制器可以通过时钟产生电路将时刻h5调节为时段t1中的一个较晚的时刻值，如此，时刻h6也能来的较晚，这样，字线信号WL就能在切换至高电平后的很长的时间之后再切换至低电平，从而给存储器预留更多的时间来写入第一个状态。又如，当工艺偏压较小导致存储器在很短的时间就能写入第一个状态时，读写控制器可以通过时钟产生电路将时刻h5调节为时段t1中的一个较早的时刻值，如此，时刻h6也能来的较早，这样，字线信号WL在切换至高电平后很短的时间之内就能切换至低电平，存储器能很快开始写入第二个状态。之后，当第二个状态写入完成后，字线信号WL可以在h7时刻恢复至休眠电平，从而结束写入操作。对应的，写使能信号WEN在时刻h8切换至低电平状态，以使读写控制器退出写入模式。至此，读写控制器完成写入操作。

在读取操作的具体实现方式中，输入时钟信号Input、输入时钟信号Inner、读使能信号REN、输入输出信号DATA、字线信号WL、灵敏放大器使能信号SAE和读出数据信号Q可以通过联合作用来综合完成读取操作。具体来说，继续参照图11所示，在外部设备需要读取存储器中的数据时，外部设备可以在m1时刻向读写控制器发送读取请求，该读取请求属于一种输入输出信号DATA。该读取请求在m2时刻(若不考虑信号传输延时，则m2时刻即为m1时刻，若考虑信号传输延时，则m2时刻晚于m1时刻)对应触发读使能信号REN，以使读写控制器切换至读出模式。当处于读出模式时，读写控制器根据输入时钟信号Inner的电平变化情况启动放电操作，如当输入时钟信号Inner在y1时刻切换到高电平时，字线电路基于该高电平会在m4时刻(若不考虑信号传输延时，则m4时刻即为y1时刻，若考虑信号传输延时，则m4时刻晚于y1时刻)触发字线信号WL切换为低电平(该低电平可以与写入状态下的低电平相同，也可以不同，不作限定)，以使目标存储单元所对应的位线进行充放电，直至输入时钟信号Inner在y2时刻切换至低电平从而触发字线信号WL切换到休眠电平，或者直至目标存储单元充放电完成。在充放电过程中，由于输入时钟信号Input在m3时刻至m5时刻之间处于高电平，因此灵敏放大器未被触发开启。直至输入时钟信号Input在m5时刻切换到低电平时，该低电平会在m6时刻(若不考虑信号传输延时，则m6时刻即为m5时刻，若考虑信号传输延时，则m6时刻晚于m5时刻)触发灵敏放大器使能信号SAE切换为高电平以开启灵敏放大器，此时灵敏放大器读取 目标存储单元所对应的位线上输出的电信号和参考单元所对应的位线上输出的电信号，根据这两个电信号判决目标存储单元中存储的数据。在放电过程中，读写控制器还可以通过时钟产生电路在时段t2内调节时刻m5以改变时刻m6的到来时间，如在确定当前的电路环境较好而当前所使用的开启时刻较晚时，读写控制器可通过时钟产生电路提前触发输入时钟信号Input的下降沿，即提前控制时刻m5来临，如此，时刻m6也能提前来临，这样，灵敏放大器就能更早开启并更早进入判决阶段，以缩短读出时间。之后，在判决完成后，读写控制器可以通过读出数据信号Q在m7时刻将读出的数据发送给外部设备。至此，读写控制器完成读取操作。

根据上述内容可知，通过为多状态写电路和灵敏放大器设置单独的工作时钟，使得读写控制器能通过切换该单独的工作时钟的电平提前或延时写入另一状态或读出判决，如此，读写控制器的写入时长和读取时长能具有较宽的可调节范围。即使在恶劣的工艺偏差影响下，该种读写控制器也能在该较宽的可调节范围的支持下将写入时长和读取时长调节到满足该种工艺偏差的要求，尽量兼顾读写准确性和读写效率，有效提高读写控制器的读写性能。

下面继续基于实施例二中的图9所示意的读写控制器120，从实施例三进一步介绍时钟产生电路121的可能结构。需要说明的是，实施例三仅是以图9所示意的读写控制器120为例进行介绍，实施例三中的各个方案同样适用于上述实施例一或实施例二中的任一读写控制器，如图3、图4、图7或图7所示意出的读写控制器120，本申请对此不再一一赘述。

【实施例三】

本申请实施例中，能产生时钟信号Input和时钟信号Inner的时钟产生电路121可以有多种可能。下面示例性介绍三种可能的实现方式：

实施方式一

图12示例性示出本申请实施例提供的又一种读写控制器的结构示意图，如图12所示，在该示例中，时钟产生电路121还可以包括第一时钟生成器1211和分频器1212，第一时钟生成器1211的输出端分别连接时钟输出端B ₁和分频器1212的输入端，分频器1212的输出端连接时钟输出端B ₂。在这种情况下，第一时钟生成器1211可以生成时钟信号Input并分别提供给时钟输出端B ₁和分频器1212，如此，该时钟信号Input一方面可以通过时钟输出端B ₁输出给多状态写电路128和灵敏放大器126，另一方面还可以经由分频器1212分频为更低频率的时钟信号Inner后提供给时钟输出端B ₂，以通过时钟输出端B ₂将更低频率的时钟信号Inner输出给除多状态写电路128和灵敏放大器126以外的一个或多个其它电路。按照图12所示意出的时钟产生电路121，读写驱动电路122在需要提前切换时钟信号Input的电平时，可以向第一时钟生成器1211发送第一指示信息，如此，第一时钟生成器1211在接收到第一指示信息后，可以按照第一指示信息的指示提前切换电平。其中，第一指示信息中还可以指示出提前多久切换。或者，读写驱动电路122在需要延迟切换时钟信号Input的电平时，可以向第一时钟生成器1211发送第二指示信息，如此，第一时钟生成器1211在接收到第二指示信息后，可以按照第二指示信息的指示延迟切换电平。其中，第二指示信息中还可以指示出延迟多久切换。

本申请实施例中，分频器1212可以为能够实现降频功能的任意器件，如图12所示意出的D触发器。在这种情况下，假设某种工艺偏差下写入一个状态需要20ns，一个反相器 的延时为100-200ps，则按照图4所示意的通过反相延时链1281实现多状态写入的方案，实现20ns的延时至少需要100-200个反相器。而按照图12所示意的切换电平状态实现多状态写入的方案，当分频器为D触发器时，D触发器内部只需设置4-7个反相器和2-4个传输门即可实现分频操作。显然，图12所示意的读写控制器能具有更少的电路元器件，有助于节省读写控制器的占用空间。

示例性地，分频器1212还可以将时钟信号Input分频处理为多个不同频率的时钟信号，并分别提供给除多状态写电路128和灵敏放大器126以外的其它各个电路。如此，其它各个电路还可以分别对应不同的工作时钟，有助于单独调节存储器中的其它各个操作，进一步提高读写控制器的灵活性。

实施方式二

图13示例性示出本申请实施例提供的又一种读写控制器的结构示意图，如图13所示，在该示例中，时钟产生电路121还可以包括第二时钟生成器1213和倍频器1214，第二时钟生成器1213的输出端分别连接时钟输出端B ₂和倍频器1214的输入端，倍频器1214的输出端连接时钟输出端B ₁。在这种情况下，第二时钟生成器1213可以生成时钟信号Inner并分别提供给时钟输出端B ₂和倍频器1214，该时钟信号Inner一方面可以通过时钟输出端B ₂输出给除多状态写电路128和灵敏放大器126以外的一个或多个其它电路，另一方面可以经由倍频器1214倍频为更高频率的时钟信号Input后提供给时钟输出端B ₁，以通过时钟输出端B ₁将更高频率的时钟信号Input输出给多状态写电路128和灵敏放大器126。其中，倍频器1214可以为能够实现升频功能的任意器件，如锁相环。按照图13所示意出的时钟产生电路121，读写驱动电路122在需要提前切换时钟信号Input的电平时，可以向倍频器1214发送第三指示信息，如此，倍频器1214在接收到第三指示信息后，可以按照第三指示信息的指示提前切换电平。其中，第三指示信息中还可以指示出提前多久切换。或者，读写驱动电路122在需要延迟切换时钟信号Input的电平时，可以向倍频器1214发送第四指示信息，如此，倍频器1214在接收到第四指示信息后，可以按照第四指示信息的指示延迟切换电平。其中，第四指示信息中还可以指示出延迟多久切换。

示例性地，倍频器1214还可以将时钟信号Inner分频处理为两个不同频率的时钟信号，并分别提供给多状态写电路128和灵敏放大器126。如此，多状态写电路128和灵敏放大器126还可以分别对应不同的工作时钟，这有助于单独调节存储器中的读写操作，进一步提高读写控制器120的灵活性。

实施方式三

图14示例性示出本申请实施例提供的又一种读写控制器的结构示意图，如图14所示，在该示例中，时钟产生电路121还可以包括第三时钟生成器1215和第四时钟生成器1216，第三时钟生成器1215的输出端连接时钟输出端B ₁，第四时钟生成器1216的输出端连接时钟输出端B ₂。在这种情况下，第三时钟生成器1215可以生成时钟信号Input并提供给时钟输出端B ₁，以通过时钟输出端B ₁将时钟信号Input输出给多状态写电路128和灵敏放大器126。第四时钟生成器1216可以生成时钟信号Inner并提供给时钟输出端B ₂，以通过时钟输出端B ₂将时钟信号Inner输出给除多状态写电路128和灵敏放大器126以外的一个或多个其它电路。按照图14所示意出的时钟产生电路121，读写驱动电路122在需要提前切换时钟信号Input的电平时，可以向第三时钟生成器1215发送第五指示信息，如此，第三时钟生成器1215在接收到第五指示信息后，可以按照第五指示信息的指示提前切换电平。 其中，第五指示信息中还可以指示出提前多久切换。或者，读写驱动电路122在需要延迟切换时钟信号Input的电平时，可以向第三时钟生成器1215发送第六指示信息，如此，第三时钟生成器1215在接收到第六指示信息后，可以按照第六指示信息的指示延迟切换电平。其中，第六指示信息中还可以指示出延迟多久切换。

需要说明的是，上述实施例三只是示例性介绍时钟产生电路的三种可能结构。应理解，本申请并不限定时钟产生电路只能具有这几种结构，只要能生成两个频率不同的时钟信号的时钟产生电路都在本申请的保护范围内，本申请对此不再一一赘述。

应理解，本申请的上述各个实施例还可以相互结合，以得到新的实施例，本申请对此不再一一介绍。

应理解，本申请上述实施例中的各个部件均是指功能器件，本申请并不限定这些功能部件的具体实现方式。例如，上述内容所述的MOS管也可以替换为能够通过电平切换控制通断的其它器件，如晶体管。

基于以上实施例，本申请实施例还提供一种存储器，包括上述任一读写控制器以及存储阵列。其中，读写控制器可以与存储阵列连接，用于按照以上实施例中介绍的方案读写存储阵列中的数据。

基于以上实施例，本申请实施例还提供一种电子设备，该电子设备包含上述存储器以及PCB，存储器设置在PCB的表面。

示例性地，该电子设备包括但不限于：智能手机、智能手表、平板电脑、VR设备、AR设备、车载设备、台式计算机、个人计算机、手持式计算机或个人数字助理。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriber line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如，高密度数字视频光盘(digital video disc，DVD))、或者半导体介质(例如，固态硬盘(solid state disc，SSD))等。

在本说明书中使用的术语“部件”、“模块”、“系统”等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件、或执行中的软件。例如，部件可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过图示，在计算设备上运行的应用和计算设备都可以是部件。一个或多个部件可驻留在进程和/或执行线程中，部件可位于一个计算机上和/或分布在两个或更多个计算机之间。此外，这些部件可从在上面存储有各种数据结构的各种计算机可读介质执行。部件可例如根据具有一个或多个数据分组(例如来自与本地系统、分布式系统和/或网络间的另一部件交互的二个部件的数据，例如通过信号与其它系统交互的互联网)的信号通过本地和/或远程进程 来通信。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各种说明性逻辑块(illustrative logical block)和步骤(step)，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

尽管已描述了本申请中一些可能的实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括本申请实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的保护范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1. 一种读写控制器，其特征在于，包括时钟产生电路、多状态写电路、行译码电路和列译码电路；所述时钟产生电路包括第一时钟输出端和第二时钟输出端，所述第一时钟输出端输出的第一时钟信号的时钟频率高于所述第二时钟输出端输出的第二时钟信号的时钟频率；

   所述第一时钟输出端连接所述多状态写电路的输入端，所述多状态写电路的输出端连接存储阵列；所述多状态写电路用于根据所述第一时钟信号在一个时钟周期内向所述存储阵列写入至少两个状态；

   所述第二时钟输出端分别连接所述行译码电路的输入端和所述列译码电路的输入端，所述行译码电路的输出端和所述列译码电路的输出端分别连接所述存储阵列；所述第二时钟信号用于为所述行译码电路和所述列译码电路提供工作时钟。
2. 如权利要求1所述的读写控制器，其特征在于，所述读写控制器还包括灵敏放大器，所述灵敏放大器的时钟控制端连接所述第一时钟输出端，所述灵敏放大器的第一输入端连接所述存储阵列中的参考单元，所述灵敏放大器的第二输入端连接所述存储阵列中的至少一个存储单元，所述灵敏放大器的输出端连接读取设备。
3. 如权利要求2所述的读写控制器，其特征在于，当所述存储阵列处于读出模式时，在所述第一时钟信号的一个周期内：

   若所述第一时钟信号从所述第二电平切换到所述第一电平，则所述灵敏放大器获取所述参考单元中的参考信号以及所述至少一个存储单元中的存储信号。
4. 如权利要求1至3中任一项所述的读写控制器，其特征在于，所述时钟产生电路还包括第一时钟生成器和分频器；所述第一时钟生成器的输出端分别连接所述第一时钟输出端和所述分频器的输入端，所述分频器的输出端连接所述第二时钟输出端。
5. 如权利要求1至3中任一项所述的读写控制器，其特征在于，所述时钟产生电路还包括第二时钟生成器和倍频器；所述第二时钟生成器的输出端分别连接所述第二时钟输出端和所述倍频器的输入端，所述倍频器的输出端连接所述第一时钟输出端。
6. 如权利要求1至3中任一项所述的读写控制器，其特征在于，所述时钟产生电路还包括第三时钟生成器和第四时钟生成器，所述第三时钟生成器的输出端连接所述第一时钟输出端，所述第四时钟生成器的输出端连接所述第二时钟输出端。
7. 如权利要求1至6中任一项所述的读写控制器，其特征在于，所述多状态写电路包括反相器、第一金属-氧化物-半导体型MOS管和第二MOS管，所述反相器的输入端和所述第二MOS管的栅极分别连接所述多状态写电路的输入端，所述反相器的输出端连接所述第一MOS管的栅极，所述第一MOS管的源极连接第一电源，所述第二MOS管的源极连接第二电源，所述第一MOS管的漏极和所述第二MOS管的漏极连接所述存储阵列。
8. 如权利要求7所述的读写控制器，其特征在于，当所述存储阵列处于写入模式时，在所述第一时钟信号的一个周期内：

   当所述第一时钟信号从第一电平切换到第二电平时，所述多状态写电路向所述存储阵列写入第一状态；

   当所述第一时钟信号从所述第二电平切换到所述第一电平时，所述多状态写电路向所述存储阵列写入第二状态。
9. 一种存储器，其特征在于，包括存储阵列和如权利要求1至8中任一项所述的读写控制器，所述读写控制器连接所述存储阵列；

   所述存储阵列，用于存储数据；

   所述读写控制器，用于向所述存储阵列中写入数据，或，从所述存储阵列中读取数据。
10. 一种电子设备，其特征在于，包括印刷电路板PCB和如权利要求9所述的存储器，其中所述存储器设置在所述PCB的表面。