CN114822637B - 一种基于10t-sram单元的电路结构、芯片及模块 - Google Patents

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CN114822637B CN202210638677.2A CN202210638677A CN114822637B CN 114822637 B CN114822637 B CN 114822637B CN 202210638677 A CN202210638677 A CN 202210638677A CN 114822637 B CN114822637 B CN 114822637B
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Abstract

本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。

Description

一种基于10T-SRAM单元的电路结构、芯片及模块
技术领域
本发明涉及静态随机存储器技术领域，特别是涉及一种基于10T-SRAM单元的电路结构、芯片及模块。
背景技术
作为突破冯诺依曼架构的有效策略之一，存内计算（computing in memory，缩写为CIM）引起了广泛关注，存内计算将存储器与运算模块合二为一，大幅减少了数据的搬移，进而节省了这部分的时间和能耗开销。
内容可寻址存储器（binary content addressable memory，缩写为BCAM）作为存内计算的特殊应用，它通过数据输入与存储数据逐位比较，实现了在存储器内部完成比较操作，提高了搜索效率的同时降低了功耗。现有的BCAM研究主要拘泥于单向数据搜索，有的是数据纵向输入，与阵列存储字逐行比较，结构复杂固化，模块复用性差，功能单一；有的是数据横向输入，与阵列存储字逐列比较，与SRAM数据按行写入方式相悖，不易写入待比较数据。
发明内容
基于此，有必要针对单向数据搜索不易写入待比较数据的问题，提供一种基于10T-SRAM单元的电路结构、芯片及模块。
一种10T-SRAM单元，其包括：
NMOS晶体管N0；
NMOS晶体管N1，N1的栅极与N0的漏极电连接，N1的源极与N0的源极电连接，N1的漏极与N0的栅极电连接；
NMOS晶体管N2，N2的漏极与N0的漏极、N1的栅极电连接，N2的栅极电连接字线WLL，NMOS晶体管N2的源极电连接位线BLB；
NMOS晶体管N3，N3的漏极与N0的栅极、N1的漏极电连接，N3的栅极电连接字线WLR，N3的源极电连接位线BL；
NMOS晶体管N4，N4的栅极与N0的漏极、N1的栅极、N2的漏极电连接，N4的源极电连接位线RBLB；
NMOS晶体管N5，N5的栅极与N1的漏极、N0的栅极、N3的漏极电连接，N5的源极与位线RBL电连接；
NMOS晶体管N6，N6的漏极与N4的漏极电连接，N6的栅极与字线RWLL电连接；
NMOS晶体管N7，N7的漏极与N5的漏极电连接，N7的源极与N6的源极电连接，N7的栅极与字线RWLR电连接；
PMOS晶体管P0，P0的漏极与N0的漏极、N2的漏极、N1的栅极、N4的栅极电连接，P0的栅极与N1的漏极、N3的漏极、N0的栅极、N5的栅极电连接；
PMOS晶体管P1，P1的漏极与N1的漏极、N3的漏极、N0的栅极、N5的栅极以及P0的栅极电连接，P1的栅极与P0的漏极、N0的漏极、N2的漏极、N1的栅极以及N4的栅极电连接，P1的源极与P0的源极电连接；
P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。
进一步的，所述10T-SRAM单元数据写入时，通过BL和BLB进行写入，字线WLL和字线WLR置为高电平；10T-SRAM单元数据读取时，通过RBLB或RBL进行读出，RWLL或RWLR置为高电平。
本发明还包括一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其采用前述的10T-SRAM单元，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构包括4 ×4个10T-SRAM单元；
其中，位于同一行的10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，所有单元晶体管N3的栅极电连接字线WLR，所有单元晶体管N4的源极电连接位线RBLB，所有单元晶体管N5的源极电连接位线RBL，每一行共享字线WLL、WLR以及位线RBL、RBLB；
位于同一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，所有单元晶体管N3的源极电连接位线BL，所有单元晶体管N6的栅极电连接字线RWLL，所有单元晶体管N7的栅极电连接字线RWLR，每一列共享位线BL、BLB以及字线RWLL、RWLR。
进一步的，每一列的所述位线BL、BLB尾端分别连接灵敏放大器SA，两个灵敏放大器SA连接一个与门；每一行的所述位线RBL、RBLB尾端分别连接灵敏放大器SA，两个灵敏放大器SA连接一个与门。
在其中一个实施例中，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行一位逻辑与操作时，同一列之间，控制字线WLL和WLR的开启与关断，通过位线BL和BLB进行两行或多行逻辑与运算和或非运算；同一行之间，控制字线RWLL和RWLR的开启与关断，通过位线RBL和RBLB进行两列或多列逻辑与运算或和非运算。
在其中一个实施例中，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行1位逻辑
Figure 491888DEST_PATH_IMAGE001
操作时，同一列之间，控制字线WLL和WLR的开启与关断，通过位线BL和BLB进行两行逻辑
Figure 776239DEST_PATH_IMAGE002
或
Figure 126449DEST_PATH_IMAGE003
运算；同一行之间，控制字线RWLL和RWLR的开启与关断，通过位线RBL和RBLB进行两列逻辑
Figure 154448DEST_PATH_IMAGE004
或
Figure 336030DEST_PATH_IMAGE001
运算。
在其中一个实施例中，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行逻辑异或操作时，同一列之间，同时开启其中两行的字线WLL和WLR，通过位线BL和BLB进行两行逻辑同或和异或运算；同一行之间，同时开启其中两列的字线RWLL和RWLR，通过位线RBL和RBLB进行两列逻辑同或和异或运算。
在其中一个实施例中，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行数据查找时，设置位线BL、BLB、RBL和RBLB为匹配线，将其预充为高电平；设置字线WLL、WLR、RWLL和RWLR为数据输入线，根据查找数据置高电平或低电平；若查找数据为1，字线WLR和RWLL置为高电平，字线WLL和RWLR置为低电平；若查找数据为0，字线WLR和RWLL置为低电平，字线WLL和RWLR置为高电平。
本发明还包括一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路芯片，其采用如前述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构封装而成，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路芯片的引脚包括：
位于第一行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第一引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第二引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第三引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第四引脚；第一行存在一个所述第一引脚、所述第二引脚、所述第三引脚和所述第四引脚；
位于第二行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第五引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第六引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第七引脚；所述单元晶体管N5的源极电连接位线RBL，由此引出第八引脚；第二行存在一个所有第五引脚、所述第六引脚、所述第七引脚和所述第八引脚；
位于第三行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第九引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第十引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第十一引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第十二引脚；第三行存在一个所述第九引脚、所述第十引脚、所述第十一引脚和所述第十二引脚；
位于第四行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第十三引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第十四引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第十五引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第十六引脚；第四行存在一个所述第十三引脚、所述第十四引脚、所述第十五引脚和所述第十六引脚；
位于第一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第十七引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第十八引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第十九引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十引脚；第一列存在一个所述十七引脚、所述十八引脚、所述十九引脚和所述二十引脚；
位于第二列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十一引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第二十二引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第二十三引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十四引脚；第二列存在一个所述二十一引脚、所述二十二引脚、所述二十三引脚和所述二十四引脚；
位于第三列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十五引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第二十六引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第二十七引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十八引脚；第三列存在一个所述二十五引脚、所述二十六引脚、所述二十七引脚和所述二十八引脚；
位于第四列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十九引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第三十引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第三十一引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第三十二引脚；第四列存在一个所述二十九引脚、所述三十引脚、所述三十一引脚和所述三十二引脚。
本发明还包括基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路模块，其采用前述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路模块包括：
位于同一行的10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第一连接端，所有单元晶体管N3的栅极电连接字线WLR，由此引出第二连接端，所有单元晶体管N4的源极电连接位线RBLB，由此引出第三连接端，所有单元晶体管N5的源极电连接位线RBL，由此引出第四连接端；每一行存在一个所述第一连接端、所述第二连接端、所述第三连接端和所述第四连接端；
位于同一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第五连接端，所有单元晶体管N3的源极电连接位线BL，由此引出第六连接端，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第七连接端，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第八连接端；每一列存在一个所述第五连接端、所述第六连接端、第七连接端和第八连接端。
本发明提供的技术方案，具有如下有益效果：
10T-SRAM单元采用双端口布置以及双字线双位线的交叉布局，使由10T-SRAM单元构建的存储阵列具有良好的对称性，不仅可以同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
附图说明
图1为本发明10T-SRAM单元的结构示意图；
图2为以图1为基础进行数据按行或按列进行与和或非逻辑运算结构示意图；
图3为以图1为基础进行数据按行或按列进行
Figure 712654DEST_PATH_IMAGE002
和
Figure 612477DEST_PATH_IMAGE003
逻辑运算结构示意图；
图4为以图1为基础的进行数据按行或按列进行同或和异或逻辑运算结构示意图；
图5为以图1内10T-SRAM单元为基础的4×4个10T-SRAM单元的结构示意图；
图6为以图5为基础进行双向BCAM搜索的操作时序图；
图7为以图5内4×4个10T-SRAM单元为基础的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路芯片的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明提供一种10T-SRAM单元，其包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。
具体连接方式为：NMOS晶体管N1，N1的栅极与N0的漏极电连接，N1的源极与N0的源极电连接，N1的漏极与N0的栅极电连接。NMOS晶体管N2，N2的漏极与N0的漏极、N1的栅极电连接，N2的栅极电连接字线WLL，NMOS晶体管N2的源极电连接位线BLB。NMOS晶体管N3，N3的漏极与N0的栅极、N1的漏极电连接，N3的栅极电连接字线WLR，N3的源极电连接位线BL。NMOS晶体管N4，N4的栅极与N0的漏极、N1的栅极、N2的漏极电连接，N4的源极电连接位线RBLB。NMOS晶体管N5，N5的栅极与N1的漏极、N0的栅极、N3的漏极电连接，N5的源极与位线RBL电连接。NMOS晶体管N6，N6的漏极与N4的漏极电连接，N6的栅极与字线RWLL电连接。NMOS晶体管N7，N7的漏极与N5的漏极电连接，N7的源极与N6的源极电连接，N7的栅极与字线RWLR电连接。PMOS晶体管P0，P0的漏极与N0的漏极、N2的漏极、N1的栅极、N4的栅极电连接，P0的栅极与N1的漏极、N3的漏极、N0的栅极、N5的栅极电连接。PMOS晶体管P1，P1的漏极与N1的漏极、N3的漏极、N0的栅极、N5的栅极以及P0的栅极电连接，P1的栅极与P0的漏极、N0的漏极、N2的漏极、N1的栅极以及N4的栅极电连接，P1的源极与P0的源极电连接。
用10T-SRAM单元数据写入时，通过BL和BLB进行写入，字线WLL和字线WLR置为高电平；用10T-SRAM单元数据读取时，通过RBLB或RBL进行读出，RWLL或RWLR置为高电平。
在上述10T-SRAM单元的基础上，可以组建一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其包括4×4个10T-SRAM单元。
针对4×4个10T-SRAM单元，位于同一行的10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，所有单元晶体管N3的栅极电连接字线WLR，所有单元晶体管N4的源极电连接位线RBLB，所有单元晶体管N5的源极电连接位线RBL，每一行共享字线WLL、WLR以及位线RBL、RBLB。位于同一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，所有单元晶体管N3的源极电连接位线BL，所有单元晶体管N6的栅极电连接字线RWLL，所有单元晶体管N7的栅极电连接字线RWLR，每一列共享位线BL、BLB以及字线RWLL、RWLR。每一列共享位线BL、BLB以及字线RWLL、RWLR。BL与BLB在每一列末尾处连接两个灵敏放大器SA，在此基础上连接一个与门进行读出。RBL与RBLB在每一行末尾处连接两个灵敏放大器SA，在此基础上连接一个与门进行读出。
具体操作如下：数据按阵列逐行查找时，字线RWLL和RWLR分别作为数据输入线，位线RBL和RBLB作为匹配线，匹配结果通过位线RBL和RBLB末端灵敏放大器再经过与门读出，记为Row Search。数据按阵列逐列查找时，字线WLL和WLR分别作为数据输入线，位线BL和BLB作为匹配线，匹配结果通过位线BL和BLB末端灵敏放大器再经过与门读出，记为ColumnSearch。
上述阵列结构在不增加晶体管数量的情况下可以同时实现横纵双向BCAM数据搜索操作，既可以很好地适应SRAM的写入方式，又增加了结构的复用性，并且数据抗干扰能力大大提高，可以适应各种复杂的应用场景。
以SRAM模式为例，在上述4×4个10T-SRAM单元的基础上，进行SRAM模式，具体操作步骤如下：
（1）保持操作
在存储单元保持数据期间，写字线WLL、写字线WLR、读字线RWLL及读字线RWLR均保持低电平。此时NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N6以及NMOS晶体管N7均关断，写位线BL和BLB以及读位线RBL和RBLB均不会对存储节点Q或QB造成影响。PMOS晶体管P0、NMOS晶体管N0、PMOS晶体管P1和NMOS晶体管N1构成的锁存结构将锁存存储节点Q和QB的数据。
（2）写操作
假设在写操作前存储单元存储节点Q为高电平，QB为低电平，即存储数据为“1”，在写入数据“0”时，写操作字线WLL和WLR被拉为高电平选中单元，同时将需要写入的数据“0”加载到写位线上，即BL为低电平，BLB为高电平。BL通过NMOS晶体管N3下拉节点Q，BLB通过NMOS晶体管N2上拉节点QB，所存结构反馈环被打破，数据“0”写入存储单元。写入数据“1”与上述过程同理。
（3）读操作
假设在读操作前存储单元存储节点Q为高电平，QB为低电平，即存储数据为“1”。在读操作开始时，读位线RBL和RBLB预充电至高电平，读字线RWLL或RWLR被拉为高电平，NMOS晶体管N6或NMOS晶体管N7被开启。若NMOS晶体管N6被开启，由于存储节点QB为低电平，因此NMOS晶体管N4关断，读位线RBLB仍保持高电平，经过灵敏放大器SA放大后，读出结果为“1”。若存储节点QB为高电平，与上述过程同理。
实现SRAM模式的真值表如下表所示，其中A表示第A列，B表示第B列，L表示低电平，H表示高电平，Read表示读操作，Write表示写操作，Hold表示保持状态。
SRAM真值表
Figure 178587DEST_PATH_IMAGE005
以存内计算模式为例，在上述4×4个10T-SRAM单元的基础上，进行存内计算模式。
下列以存内计算模式的布尔逻辑运算为例，具体实施如下：
如图2所示，以1位逻辑与操作为例介绍同一列之间通过BL和BLB实现两行或多行逻辑与运算。
同一列之间，控制WLL和WLR的开启与关断，通过BL和BLB实现两行或多行逻辑与运算和或非运算。同一行之间，控制RWLL和RWLR的开启与关断，通过RBL和RBLB实现两列或多列逻辑与运算或和非运算。第一列的第一行的单元存储数据记为Q3，字线记为WLL1和WLR1，位线记为BLB1和BL1，第一列的第二行的单元存储数据记为Q1，字线记为WLL0和WLR0，位线BLB1配置一个单端灵敏放大器（SA），位线BL1也配置一个单端灵敏放大器，将两个灵敏放大器的输出端与与门相接作为逻辑输出。位线BLB1和BL1预充至高电平，字线WLL1和字线WLL0置为低电平，字线WLR1和WLR0置为高电平，Q3与Q1中的任一节点存在数据0，位线BL1出现放电；只有节点Q3与Q1同时为1，位线BL1保持高电平，由于字线WLL1和字线WLL0都为低电平，所以BLB1一直保持高电平，通过SA和与门，即可实现Q3与Q1的逻辑与运算。
如图3所示，以1位逻辑
Figure 480256DEST_PATH_IMAGE001
操作为例介绍同一行之间通过RBL和RBLB实现两列逻辑
Figure 778513DEST_PATH_IMAGE001
运算。
同一列之间，控制WLL和WLR的开启与关断，通过BL和BLB实现两行逻辑
Figure 165632DEST_PATH_IMAGE002
或
Figure 535434DEST_PATH_IMAGE003
运算。同一行之间，控制RWLL和RWLR的开启与关断，通过RBL和RBLB实现两列逻辑
Figure 426029DEST_PATH_IMAGE004
或
Figure 410035DEST_PATH_IMAGE001
运算。第一行的第一列的单元存储数据记为Q3，字线记为RWLL1和RWLR1，位线记为RBLB1和RBL1，第一行的第二列的单元存储数据记为Q2，字线记为RWLL0和RWLR0。位线RBLB1配置一个单端灵敏放大器（SA），位线RBL1也配置一个单端灵敏放大器，将两个灵敏放大器的输出端与与门相接作为逻辑输出。位线RBLB1和RBL1预充至高电平，字线RWLR1和字线RWLL0置为低电平，字线RWLL1和RWLR0置为高电平，只有QB3和Q2至少一个为1时，RBL1和RBLB1至少有一个放电，通过灵敏放大器和与门输出得到低电平，即可实现逻辑
Figure 18870DEST_PATH_IMAGE001
运算。
如图4所示，以逻辑异或操作为例介绍同一列之间通过BL和BLB实现两行逻辑异或运算。
同一列之间，同时开启某两行的WLL和WLR，通过BL和BLB实现两行逻辑同或和异或运算。同一行之间，同时开启某两列的RWLL和RWLR，通过RBL和RBLB实现两列逻辑同或和异或运算。第一列的第一行的单元存储数据记为Q3，字线记为WLL1和WLR1，位线记为BLB1和BL1，第一列的第二行的单元存储数据记为Q1，字线记为WLL0和WLR0，位线BLB1配置一个单端灵敏放大器（SA），位线BL1也配置一个单端灵敏放大器，将两个灵敏放大器的输出端与与门相接作为逻辑输出。位线BLB1和BL1预充至高电平，字线WLL1、字线WLL0、字线WLR1和WLR0都置为高电平，由于Q3Q1有四种状态：00、01、10、11，因此位线放电电压会相应有所不同，利用灵敏放大器的参考电压可以实现逻辑或操作和逻辑Q3＋Q1操作，再通过一个与门，即可实现Q3与Q1的逻辑异或运算。
下列以存内计算模式的双向BCAM为例，具体实施如下：
如图5所示，数据查找之前，存储单元存入待查二进制数据，匹配线BL、BLB、RBL和RBLB预充为高电平，数据输入线WLL、WLR、RWLL和RWLR根据查找数据置高电平或低电平。若查找数据为1，WLR和RWLL置为高电平，WLL和RWLR置为低电平；若查找数据为0，WLR和RWLL置为低电平，WLL和RWLR置为高电平。
结合图6，为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，以4位二进制数据“0110”进行Row Search为例，则RWLL3、RWLR2、RWLR1和RWLL0置为低电平，RWLL2、RWLR3、RWLR0和RWLL1置为高电平。阵列一共四行，每一行从左到右存储单元分别存入“0110”、“0101”、“1100”、“1110”。下面分析数据比较过程，当搜索数据为“0”时，RWLR为高电平，只有当存储节点为“1”时，相应的RBL才会放电，代表搜索的数据不匹配。因为RWLL为低电平，所以RBLB保持高电平，则RBL和RBLB经过两个灵敏放大器和一个与门，最终输出是否匹配结果。当搜索数据为“1”时，RWLL为高电平，只有当存储节点为“0”时，相应的RBLB才会放电，代表搜索的数据不匹配。因为RWLR为低电平，所以RBL保持高电平，则RBL和RBLB经过两个灵敏放大器和一个与门，最终输出是否匹配结果。若搜索数据与存储数据完全匹配，则最终输出高电平。若搜索数据与存储数据不完全匹配，则最终输出低电平。
以4位二进制数据“1001”进行Column Search为例，则WLL3、WLR2、WLR1和WLL0置为低电平，WLL2、WLR3、WLR0和WLL1置为高电平。当搜索数据为“0”时，WLL为高电平，只有当存储节点为“1”时，相应的BLB才会放电，代表搜索的数据不匹配。因为WLR为低电平，所以BL保持高电平，则BL和BLB经过两个灵敏放大器和一个与门，最终输出是否匹配结果。当搜索数据为“1”时，WLR为高电平，只有当存储节点为“0”时，相应的BL才会放电，代表搜索的数据不匹配。因为WLL为低电平，所以BLB保持高电平，则BL和BLB经过两个灵敏放大器和一个与门，最终输出是否匹配结果。若搜索数据与存储数据完全匹配，则最终输出高电平。若搜索数据与存储数据不完全匹配，则最终输出低电平。
实现CIM模式的真值表如下表所示，其中A表示第A行(列)，B表示第B行(列)，L表示低电平，H表示高电平，HA表示第A行的相应字线为高电平，L1表示若搜索数据为1则相应字线应置为低电平。
内布尔逻辑运算和双向BCAM功能的真值表
Figure 192363DEST_PATH_IMAGE006
综上所述，10T-SRAM单元采用双端口布置以及双字线双位线的交叉布局，使由10T-SRAM单元构建的存储阵列具有良好的对称性，不仅可以同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
如图7所示，在前述4×4个10T-SRAM单元的基础上，进一步的提供了一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路芯片，其采用前述的4×4个10T-SRAM单元封装而成，封装成芯片的模式，更易于4×4个10T-SRAM单元电路的推广与应用。
基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路芯片的引脚包括：位于第一行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第一引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第二引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第三引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第四引脚；第一行存在一个所述第一引脚、所述第二引脚、所述第三引脚和所述第四引脚。位于第二行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第五引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第六引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第七引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第八引脚；第二行存在一个所述第五引脚、所述第六引脚、所述第七引脚和所述第八引脚。位于第三行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第九引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第十引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第十一引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第十二引脚；第三行存在一个所述第九引脚、所述第十引脚、所述第十一引脚和所述第十二引脚。位于第四行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第十三引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第十四引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第十五引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第十六引脚；第四行存在一个所述第十三引脚、所述第十四引脚、所述第十五引脚和所述第十六引脚。
位于第一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第十七引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第十八引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第十九引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十引脚；第一列存在一个所述十七引脚、所述十八引脚、所述十九引脚和所述二十引脚。位于第二列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十一引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第二十二引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第二十三引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十四引脚；第二列存在一个所述二十一引脚、所述二十二引脚、所述二十三引脚和所述二十四引脚。位于第三列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十五引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第二十六引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第二十七引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十八引脚；第三列存在一个所述二十五引脚、所述二十六引脚、所述二十七引脚和所述二十八引脚。位于第四列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十九引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第三十引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第三十一引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第三十二引脚；第四列存在一个所述二十九引脚、所述三十引脚、所述三十一引脚和所述三十二引脚。
在前述4×4个10T-SRAM单元的基础上，还提供了一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路模块，其包括：位于同一行的10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第一连接端，所有单元晶体管N3的栅极电连接字线WLR，由此引出第二连接端，所有单元晶体管N4的源极电连接位线RBLB，由此引出第三连接端，所有单元晶体管N5的源极电连接位线RBL，由此引出第四连接端；每一行存在一个所述第一连接端、所述第二连接端、所述第三连接端和所述第四连接端。位于同一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第五连接端，所有单元晶体管N3的源极电连接位线BL，由此引出第六连接端，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第七连接端，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第八连接端；每一列存在一个所述第五连接端、所述第六连接端、第七连接端和第八连接端。
将基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构设计成电路模块，可方便基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构在市场中的推广与应用，方便本领域技术人员快速使用，只需要对着产品说明书，对模块进行线路连接即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其特征在于，其采用一种10T-SRAM单元，所述10T-SRAM单元包括：
NMOS晶体管N0；
NMOS晶体管N1，N1的栅极与N0的漏极电连接，N1的源极与N0的源极电连接，N1的漏极与N0的栅极电连接；
NMOS晶体管N2，N2的漏极与N0的漏极、N1的栅极电连接，N2的栅极电连接字线WLL，NMOS晶体管N2的源极电连接位线BLB；
NMOS晶体管N3，N3的漏极与N0的栅极、N1的漏极电连接，N3的栅极电连接字线WLR，N3的源极电连接位线BL；
NMOS晶体管N4，N4的栅极与N0的漏极、N1的栅极、N2的漏极电连接，N4的源极电连接位线RBLB；
NMOS晶体管N5，N5的栅极与N1的漏极、N0的栅极、N3的漏极电连接，N5的源极与位线RBL电连接；
NMOS晶体管N6，N6的漏极与N4的漏极电连接，N6的栅极与字线RWLL电连接；
NMOS晶体管N7，N7的漏极与N5的漏极电连接，N7的源极与N6的源极电连接，N7的栅极与字线RWLR电连接；
PMOS晶体管P0，P0的漏极与N0的漏极、N2的漏极、N1的栅极、N4的栅极电连接，P0的栅极与N1的漏极、N3的漏极、N0的栅极、N5的栅极电连接；
PMOS晶体管P1，P1的漏极与N1的漏极、N3的漏极、N0的栅极、N5的栅极以及P0的栅极电连接，P1的栅极与P0的漏极、N0的漏极、N2的漏极、N1的栅极以及N4的栅极电连接，P1的源极与P0的源极电连接；
P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路；
其中，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构包括4
Figure 113946DEST_PATH_IMAGE001
4个10T-SRAM单元；
其中，位于同一行的10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，所有单元晶体管N3的栅极电连接字线WLR，所有单元晶体管N4的源极电连接位线RBLB，所有单元晶体管N5的源极电连接位线RBL，每一行共享字线WLL、WLR以及位线RBL、RBLB；
位于同一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，所有单元晶体管N3的源极电连接位线BL，所有单元晶体管N6的栅极电连接字线RWLL，所有单元晶体管N7的栅极电连接字线RWLR，每一列共享位线BL、BLB以及字线RWLL、RWLR；
其中，每一列的所述位线BL、BLB尾端分别连接灵敏放大器SA，两个灵敏放大器SA连接一个与门；每一行的所述位线RBL、RBLB尾端分别连接灵敏放大器SA，两个灵敏放大器SA连接一个与门。
2.根据权利要求1所述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其特征在于，所述10T-SRAM单元数据写入时，通过BL和BLB进行写入，字线WLL和字线WLR置为高电平；10T-SRAM单元数据读取时，通过RBLB或RBL进行读出，RWLL或RWLR置为高电平。
3.根据权利要求1所述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其特征在于，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行一位逻辑与操作时，同一列之间，控制字线WLL和WLR的开启与关断，通过位线BL和BLB进行两行或多行逻辑与运算和或非运算；同一行之间，控制字线RWLL和RWLR的开启与关断，通过位线RBL和RBLB进行两列或多列逻辑与运算或和非运算。
4.根据权利要求1所述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其特征在于，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行1位逻辑
Figure 842867DEST_PATH_IMAGE002
操作时，同一列之间，控制字线WLL和WLR的开启与关断，通过位线BL和BLB进行两行逻辑
Figure 921682DEST_PATH_IMAGE003
或
Figure 357342DEST_PATH_IMAGE004
运算；其中，Q3是第一列的第一行的单元存储数据，Q1是第一列的第二行的单元存储数据；同一行之间，控制字线RWLL和RWLR的开启与关断，通过位线RBL和RBLB进行两列逻辑
Figure 128989DEST_PATH_IMAGE005
或
Figure 79628DEST_PATH_IMAGE002
运算，其中，Q2是第一行的第二列的单元存储数据。
5.根据权利要求1所述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其特征在于，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行逻辑异或操作时，同一列之间，同时开启其中两行的字线WLL和WLR，通过位线BL和BLB进行两行逻辑同或和异或运算；同一行之间，同时开启其中两列的字线RWLL和RWLR，通过位线RBL和RBLB进行两列逻辑同或和异或运算。
6.根据权利要求1所述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，其特征在于，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构进行数据查找时，设置位线BL、BLB、RBL和RBLB为匹配线，将其预充为高电平；设置字线WLL、WLR、RWLL和RWLR为数据输入线，根据查找数据置高电平或低电平；若查找数据为1，字线WLR和RWLL置为高电平，字线WLL和RWLR置为低电平；若查找数据为0，字线WLR和RWLL置为低电平，字线WLL和RWLR置为高电平。
7.一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路芯片，其特征在于，其采用如权利要求1-6任意一项所述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构封装而成，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路芯片的引脚包括：
位于第一行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第一引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第二引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第三引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第四引脚；第一行存在一个所述第一引脚、所述第二引脚、所述第三引脚和所述第四引脚；
位于第二行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第五引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第六引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第七引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第八引脚；第二行存在一个所述第五引脚、所述第六引脚、所述第七引脚和所述第八引脚；
位于第三行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第九引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第十引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第十一引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第十二引脚；第三行存在一个所述第九引脚、所述第十引脚、所述第十一引脚和所述第十二引脚；
位于第四行的四个10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第十三引脚；所有单元晶体管N3的栅极电连接字线WLR，由此引出第十四引脚；所有单元晶体管N4的源极电连接位线RBLB，由此引出第十五引脚；所有单元晶体管N5的源极电连接位线RBL，由此引出第十六引脚；第四行存在一个所述第十三引脚、所述第十四引脚、所述第十五引脚和所述第十六引脚；
位于第一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第十七引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第十八引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第十九引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十引脚；第一列存在一个所述十七引脚、所述十八引脚、所述十九引脚和所述二十引脚；
位于第二列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十一引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第二十二引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第二十三引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十四引脚；第二列存在一个所述二十一引脚、所述二十二引脚、所述二十三引脚和所述二十四引脚；
位于第三列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十五引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第二十六引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第二十七引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第二十八引脚；第三列存在一个所述二十五引脚、所述二十六引脚、所述二十七引脚和所述二十八引脚；
位于第四列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第二十九引脚，所有单元晶体管N3的源极电连接位线BL，由此引出第三十引脚，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第三十一引脚，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第三十二引脚；第四列存在一个所述二十九引脚、所述三十引脚、所述三十一引脚和所述三十二引脚。
8.一种基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路模块，其特征在于，其采用如权利要求1-6任意一项所述的基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路结构，所述基于10T-SRAM单元的存内布尔逻辑运算和双向BCAM的电路模块包括：
位于同一行的10T-SRAM单元，所有单元晶体管N2的栅极电连接字线WLL，由此引出第一连接端，所有单元晶体管N3的栅极电连接字线WLR，由此引出第二连接端，所有单元晶体管N4的源极电连接位线RBLB，由此引出第三连接端，所有单元晶体管N5的源极电连接位线RBL，由此引出第四连接端；每一行存在一个所述第一连接端、所述第二连接端、所述第三连接端和所述第四连接端；
位于同一列的10T-SRAM单元，所有单元晶体管N2的源极电连接位线BLB，由此引出第五连接端，所有单元晶体管N3的源极电连接位线BL，由此引出第六连接端，所有单元晶体管N6的栅极电连接字线RWLL，由此引出第七连接端，所有单元晶体管N7的栅极电连接字线RWLR，由此引出第八连接端；每一列存在一个所述第五连接端、所述第六连接端、第七连接端和第八连接端。
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