KR100695002B1 - 자동 리셋 기능을 가지는 ｄｌｌ - Google Patents

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KR100695002B1 KR1020050086210A KR20050086210A KR100695002B1 KR 100695002 B1 KR100695002 B1 KR 100695002B1 KR 1020050086210 A KR1020050086210 A KR 1020050086210A KR 20050086210 A KR20050086210 A KR 20050086210A KR 100695002 B1 KR100695002 B1 KR 100695002B1
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Abstract

본 발명은 자동 리셋 기능을 가지는 DLL에 관한 것으로, 본 발명에 따른 DLL은 외부 클럭 신호의 주파수가 변경될 때 외부 리셋 신호를 수신하지 않더라도, 이전의 락킹 동작시 설정된 지연 시간이 최대이거나 또는 최소인 경우, 자동적으로 리셋 되므로, 락킹 동작의 패일을 방지할 수 있다.
레프트 플래그 신호, 라이트 플래그 신호, 메인 리셋 신호, 서브 리셋 신호, 리셋 제어부

Description

자동 리셋 기능을 가지는 ＤＬＬ{Delay locked loop with a automatic reset function}
도 1은 종래의 DLL과, 반도체 메모리 장치의 출력 버퍼를 개략적으로 도시한 블록도이다.
도 2는 본 발명의 일실시예에 따른 DLL을 개략적으로 도시한 블록도이다.
도 3은 도 2에 도시된 리셋 제어부를 좀 더 상세히 나타내는 도면이다.
도 4는 도 2에 도시된 제1 지연 회로부의 상세한 블록도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : DLL 110 : 클럭 버퍼
120 : 위상 검출기 130 : 제1 지연 회로부
140 : 제2 지연 회로부 150 : 리셋 제어부
160 : 프리 DCC부 170 : DCC부
180 : 리플리카 딜레이부 190 : 출력 드라이버
본 발명은 반도체 장치에 관한 것으로서, 특히, 내부 클럭 신호를 발생하는 DLL(Delay Locked Loop)에 관한 것이다.
최근, 반도체 메모리 장치의 저전력화 및 고속화의 요구에 따라, 반도체 메모리 장치의 처리 속도를 증가시키기 위한 노력들이 이루어지고 있다. 반도체 메모리 장치의 처리 속도를 증가시키기 위해서는, 반도체 메모리 장치의 입력 및 출력 신호들이 외부 클럭 신호에 동기될 수 있도록, 반도체 메모리 장치의 내부 회로들에 의해 지연되는 시간이 보상되어야 한다. 이를 위해, 동기식 반도체 메모리 장치와 같이 클럭 신호에 동기되어 동작하는 반도체 메모리 장치는 외부 클럭 신호를 수신하고, 내부 클럭 신호를 발생하는 DLL과 같은 내부 클럭 발생기를 구비한다. 도 1은 종래의 DLL과, 반도체 메모리 장치의 출력 버퍼를 개략적으로 도시한 블록도이다. 도 1을 참고하면, DLL(10)은 클럭 버퍼(11), 위상 검출기(12), 딜레이 제어부(13), 지연 회로부(14), 리플리카(replica) 딜레이부(15), 및 리셋 제어부(16)를 포함한다. 상기 DLL(10)의 동작을 간략히 설명하면 다음과 같다. 상기 위상 검출기(12)는 상기 클럭 버퍼(11)로부터 수신되는 클럭 신호(DECLK)와 기준 클럭 신호(RECLK)의 위상을 비교하고, 그 비교 결과에 따라 검출 신호(DET)를 출력한다. 상기 딜레이 제어부(13)는 상기 검출 신호(DET)에 응답하여, 레프트(left) 쉬프트 신호(LFT) 또는 라이트(right) 쉬프트 신호(RGT)를 출력한다. 상기 지연 회로부(14)는 직렬로 연결되는 단위 지연부들(U1∼UK)(K는 정수)과, 선택부(17)를 포함한다. 상기 선택부(17)는 상기 레프트 쉬프트 신호(LFT) 또는 상기 라이트 쉬프트 신호(RGT)에 응답하여, 제어 신호들(CTL1∼CTLK)(K는 정수)을 출력한다. 좀 더 상세하게는, 상기 선택부(17)가 상기 레프트 쉬프트 신호(LFT)를 수신할 때마다 상기 제어 신호들(CTL1∼CTLK) 중 하나를 인에이블시킨다. 예를 들어, 상기 선택부(17)가 상기 제어 신호(CTL6)만을 인에이블시켜 출력하는 것으로 가정하자. 상기 제어 신호(CTL6)에 응답하여, 상기 단위 지연부(U6)가 인에이블되고, 상기 단위 지연부(U6)의 출력 신호(DC6)에 응답하여, 상기 단위 지연부들(U7∼UK)도 인에이블된다. 이때, 상기 단위 지연부들(U1∼U5)은 디세이블된다. 따라서 상기 클럭 신호(DECLK)는 상기 단위 지연부들(U1∼U5)을 바이패스(bypass)하여, 상기 단위 지연부(U6)에 입력된다. 결국, 상기 클럭 신호(DECLK)는 상기 지연부들(U6∼UK)에 의해 결정되는 지연 시간 동안 지연된 후, 내부 클럭 신호(INCLK)로서 출력된다. 이때, 상기 선택부(17)는 상기 레프트 쉬프트 신호(LFT)를 수신하면, 상기 제어 신호(CTL6)를 디세이블시키고, 상기 제어 신호(CTL5)를 인에이블시킨다. 상기 제어 신호(CTL5)에 응답하여, 상기 단위 지연부(U5)가 인에이블되고, 상기 단위 지연부(U5)의 출력 신호(DC5)에 응답하여, 상기 단위 지연부들(U6∼UK)이 인에이블된다. 이때, 상기 단위 지연부들(U1∼U4)이 디세이블된다. 따라서 상기 클럭 신호(DECLK)는 상기 단위 지연부들(U1∼U4)을 바이패스하여, 상기 단위 지연부(U5)에 입력된다. 결국, 상기 클럭 신호(DECLK)는 상기 지연부들(U5∼UK)에 의해 결정되는 지연 시간 동안 지연된 후, 내부 클럭 신호(INCLK)로서 출력된다. 결과적으로, 상기 제어 신호(CTL6)가 인에이블될 때보다 상기 제어 신호(CTL5)가 인에이블될 때 상기 지연 회로부(14)의 지연 시간이 증가된다. 이 후, 상기 선택부(17)는 상기 레프트 쉬프트 신호(LFT)를 수신할 때마다. CTL4, CTL3, CTL2, CTL1의 순서로 하나씩 선택적으로 인에이블시킨다. 그 결과, 상기 지연 회로부(14)의 지연 시간은 점차적으로 증가한다.
또, 상기 선택부(17)는 상기 라이트 쉬프트 신호(RGT)를 수신할 때마다 상기 제어 신호들(CTL1∼CTLK) 중 하나를 선택적으로 인에이블시킨다. 예를 들어, 상기 선택부(17)가 상기 제어 신호(CTL6)만을 인에이블시켜 출력하는 것으로 가정하자. 이때, 상기 선택부(17)는 상기 라이트 쉬프트 신호(RGT)를 수신할 때마다, 상기 레프트 쉬프트 신호(LFT)를 수신할 때의 동작과 유사하게, CTL7, CTL8, CLT9,..., CTLK의 순서로 하나씩 선택적으로 인에이블시킨다. 그 결과, 상기 지연 회로부(14)의 지연 시간은 점차적으로 감소한다. 출력 버퍼(20)는 상기 지연 회로부(14)로부터 수신되는 내부 클럭 신호(INCLK)에 동기하여, 내부 데이터 신호(DI)를 수신하고, 출력 데이터 신호(DO)를 출력한다.
상기 리셋 제어부(16)는 외부 리셋 신호(DLL_RSTb)와 DLL 디세이블 신호(DLL_DIS)에 응답하여 리셋 신호(RESET)를 출력한다. 도 1에 도시되지 않았지만, MRS(Mode Register Set)부가 외부의 리셋 명령에 응답하여 상기 외부 리셋 신호(DLL_RSTb)를 발생하고, EMRS(Extended MRS)부가 외부의 DLL 디세이블 명령에 응답하여 상기 DLL 디세이블 신호(DLL_DIS)를 발생한다. 상기 리셋 제어부(16)는 상기 외부 리셋 신호(DLL_RSTb)에 응답하여, 상기 리셋 신호(RESET)를 펄스 형태로 출력한다. 펄스 형태의 상기 리셋 신호(RESET)에 응답하여, 상기 딜레이 제어부(13)와 상기 선택부(17)가 리셋된다. 상기 선택부(17)는 리셋될 때, 상기 단위 지연부들(U1∼UK) 중 설정된 어느 하나의 단위 지연부(예를 들어, U(K-4))만이 인에이블되도록 상기 제어 신호들(CTL1∼CTLK) 중 하나(예를 들어, CTL(K-4))를 인에이블시킨다. 또, 상기 DLL 디세이블 신호(DLL_DIS)에 응답하여, 상기 리셋 제어부(16)가 상 기 리셋 신호(RESET)를 로직 하이로 출력한다. 그 결과, 로직 하이의 상기 리셋 신호(RESET)에 응답하여, 상기 딜레이 제어부(13)와 상기 선택부(17)가 디세이블된다. 상술한 것과 같이, 상기 DLL(10)은 상기 외부 리셋 신호(DLL_RSTb)에 응답하여 리셋되어, 상기 지연 회로부(14)의 지연 시간을 조절하는 동작(즉, 락킹(locking) 동작)을 실행한다. 상기 DLL(10)이 상기 락킹 동작을 종료하면, 상기 지연 회로부(10)의 지연 시간은 설정된 시간으로 고정되고, 그 결과, 상기 지연 회로부(10)가 상기 외부 클럭 신호(EXCLK)에 기초한 상기 내부 클럭 신호(INCLK)를 발생한다.
한편, 상기 DLL(10)은 상기 외부 클럭 신호(EXCLK)의 주파수가 변경될 때, 락킹 동작을 재실행해야 한다. 따라서, 외부의 제어 장치(미도시)는 상기 외부 클럭 신호(EXCLK)의 주파수가 변경되어, 상기 DLL(10)의 재락킹 동작이 필요할 때, 상기 MRS부에 리셋 명령을 출력한다. 또, 상기 외부의 제어 장치는 상기 리셋 명령을 출력한 시점으로부터 상기 DLL(10)이 재락킹 동작을 실행하는데 걸리는 시간(예를 들어, 200 클럭 사이클)이 경과 되면, 리드 명령을 출력한다. 그 결과, 반도체 메모리 장치의 독출 동작이 상기 DLL(10)의 락킹 동작이 종료된 후에 실행된다. 하지만, 상기 외부 클럭 신호(EXCLK)의 주파수가 변경되더라도 리셋 명령을 발생하지 않는 일부 반도체 메모리 장치들이 존재한다. 이러한 반도체 메모리 장치에서는, 상기 외부 클럭 신호(EXCLK)의 주파수가 변경될 때, 상기 DLL(10)이 리셋 되지 않은 상태로 락킹 동작을 재실행함에 따라, 정상적으로 락킹 동작을 실행하지 못하여 클럭 락킹 실패를 가져오게 될 수 있다. 상기 DLL(10)의 클럭 락킹 실패는 상기 DLL(10)의 재락킹 동작시 상기 지연 회로부(14)의 지연 시간이 더 증가하거나 또는 더 감소하여야 할 때, 더 이상 상기 지연 회로부(14)의 지연 시간을 증가 또는 감소시킬 수 없는 경우 주로 발생한다. 이를 좀 더 상세히 설명하면, 상기 DLL(10)이 이전의 락킹 동작시 상기 단위 지연부들(U1∼UK)을 모두 사용한 경우(즉, 상기 제어 신호(CTL1)만이 인에이블되어 상기 지연 회로부(14)의 지연 시간이 최대로 고정된 경우)가 고려될 수 있다. 이 경우, 상기 외부 클럭 신호(EXCLK)의 주파수가 변경되어 상기 DLL(10)이 락킹 동작을 재실행할 때, 상기 딜레이 제어부(13)가 상기 레프트 쉬프트 신호(LFT)를 출력하면, 상기 지연 회로부(14)의 지연 시간을 더 증가시키기 위해 상기 선택부(17)가 인에이블시킬 선택 신호가 더 이상 존재하지 않기 때문에, 상기 지연 회로부(14)의 지연 시간은 이전의 락킹 동작시 설정된 시간으로 그대로 유지된다. 따라서 상기 DLL(10)의 클럭 락킹이 실패로 된다. 반대로, 이전의 락킹 동작시 상기 단위 지연부(UK)만을 사용하는 경우(즉, 상기 제어 신호(CTLK)만이 인에이블되어 상기 지연 회로부(14)의 지연 시간이 최소로 고정된 경우)가 고려될 수 있다. 이 경우, 상기 외부 클럭 신호(EXCLK)의 주파수가 변경되어 상기 DLL(10)이 락킹 동작을 재실행할 때, 상기 딜레이 제어부(13)가 상기 라이트 쉬프트 신호(RGT)를 출력하면, 상기 지연 회로부(14)의 지연 시간을 더 감소시키기 위해 상기 선택부(17)가 인에이블시킬 선택 신호가 더 이상 존재하지 않기 때문에, 상기 지연 회로부(14)의 지연 시간은 이전의 락킹 동작시 설정된 시간으로 그대로 유지된다. 따라서 상기 DLL(10)의 클럭 락킹이 실패로 된다. 상술한 것과 같이, 외부 클럭 신호(EXCLK)의 주파수가 변경될 때 리셋 명령을 발생하지 않는 일부 반도체 메모리 장치들에서, 상기 DLL(10)이 클럭 락킹 패일(fail)을 일으키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 클럭 신호의 주파수가 변경될 때, 이전의 락킹 동작시 설정된 지연 회로부의 지연 시간이 최대이거나 또는 최소인 경우, 자동적으로 리셋 됨으로써, 락킹 동작의 패일을 방지할 수 있는 DLL을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 DLL은, 위상 검출기, 제1 지연 회로부, 제2 지연 회로부, 및 리셋 제어부를 포함한다. 위상 검출기는 입력 클럭 신호와, 제1 및 제2 기준 클럭 신호들간의 위상 차를 검출하고, 그 검출 결과에 따라 제1 내지 제4 검출 신호들을 출력한다. 제1 지연 회로부는 메인 리셋 신호 또는 제1 서브 리셋 신호에 응답하여 리셋 되고, 제1 및 제2 검출 신호들에 응답하여 제1 지연 시간을 조절하고, 조절된 제1 지연 시간 동안 입력 클럭 신호를 지연시켜 제1 지연 클럭 신호를 출력한다. 제2 지연 회로부는 메인 리셋 신호 또는 제2 서브 리셋 신호에 응답하여 리셋 되고, 제3 및 제4 검출 신호들에 응답하여 제2 지연 시간을 조절하고, 조절된 제2 지연 시간 동안 입력 클럭 신호를 지연시켜 제2 지연 클럭 신호를 출력한다. 리셋 제어부는 제1 및 제2 레프트(left) 플래그(flag) 신호들 또는 제1 및 제2 라이트(right) 플래그 신호들과, 외부 리셋 신호, 및 디세이블 신호에 응답하여, 메인 리셋 신호, 제1 서브 리셋 신호, 및 제2 서브 리셋 신호 중 하나 또는 일부를 발생한다. 바람직하게, 제1 지연 회로부는, 제1 지연 시간이 최대로 조절될 때, 제1 레프트 플래그 신호를 발생하고, 제1 지연 시간이 최소로 조절될 때, 제1 라이트 플래그 신호를 발생한다. 제2 지연 회로부는, 제2 지연 시간이 최대로 조절될 때, 제2 레프트 플래그 신호를 발생하고, 제2 지연 시간이 최소로 조절될 때, 제2 라이트 플래그 신호를 발생한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 DLL은, 위상 검출기, 지연 회로부, 및 리셋 제어부를 포함한다. 위상 검출기는 입력 클럭 신호와 기준 클럭 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호를 출력한다. 지연 회로부는 메인 리셋 신호 또는 서브 리셋 신호에 응답하여 리셋 되고, 제1 및 제2 검출 신호들에 응답하여 제1 지연 시간을 조절하고, 조절된 제1 지연 시간 동안 입력 클럭 신호를 지연시켜 지연 클럭 신호를 출력한다. 리셋 제어부는 레프트 플래그 신호 또는 라이트 플래그 신호와, 외부 리셋 신호, 및 디세이블 신호에 응답하여, 메인 리셋 신호 또는 서브 리셋 신호를 발생한다. 바람직하게, 지연 회로부는, 제1 지연 시간이 최대로 조절될 때, 레프트 플래그 신호를 발생하고, 제1 지연 시간이 최소로 조절될 때, 라이트 플래그 신호를 발생한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 DLL을 개략적으로 도시한 블록도이다. 도 2를 참고하면, DLL(10)은 클럭 버퍼(110), 위상 검출기(120), 제1 지연 회로부(130), 제2 지연 회로부(140), 리셋 제어부(150), 프리(pre) DCC(duty cycle correction)부(160), DCC부(170), 리플리카(replica) 딜레이부(180), 및 출력 드라이버(190)를 포함한다. 상기 클럭 버퍼(110)는 외부 클럭 신호(ECLK)를 수신하고, 상기 입력 클럭 신호(NCLK)를 출력한다. 좀 더 상세하게는, 상기 클럭 버퍼(110)는 상기 외부 클럭 신호(ECLK)에 기초하여, 상기 외부 클럭 신호(ECLK)보다 더 작은 진폭(amplitude)을 가지는 상기 입력 클럭 신호(NCLK)를 출력한다. 상기 위상 검출기(120)는 상기 입력 클럭 신호(NCLK)와 기준 클럭 신호들(FBCLKR, FBCLKF)간의 위상 차를 검출하고, 그 검출 결과에 따라 검출 신호들(FCOA, SCOA) 또는 검출 신호들(FFIN, SFIN)을 출력한다. 좀 더 상세하게는, 상기 위상 검출기(120)는 상기 제1 및 제2 지연 회로부들(130, 140)의 제1 락킹(locking) 동작시 상기 검출 신호들(FCOA, SCOA)을 출력하고, 상기 제1 및 제2 지연 회로부들(130, 140)의 제2 락킹 동작시 상기 검출 신호들(FFIN, SFIN)을 출력한다. 상기 위상 검출기(120)는 상기 입력 클럭 신호(NCLK)와 기준 클럭 신호들(FBCLKR, FBCLKF)간의 위상 차가 설정된 값보다 더 클 때 상기 제1 및 제2 지연 회로부들(130, 140)이 제1 락킹 동작을 실행하는 것으로 판단한다. 또, 상기 위상 검출기(120)는 상기 입력 클럭 신호(NCLK)와 기준 클럭 신호들(FBCLKR, FBCLKF)간의 위상 차가 상기 설정된 값보다 더 작을 때 상기 제1 및 제2 지연 회로부들(130, 140)이 제2 락킹 동작을 실행하는 것으로 판단한다.
상기 제1 지연 회로부(130)는 제1 딜레이 제어부(131)와 제1 딜레이부(132)를 포함한다. 상기 제1 딜레이 제어부(131)는 메인 리셋 신호(RST), 또는 서브 리셋 신호(RSTF)에 응답하여 리셋 된다. 상기 제1 딜레이 제어부(131)는 상기 검출 신호(FCOA)에 응답하여, 레프트 쉬프트(shift) 신호들(FFSL, FSSL) 또는 라이트 쉬프트 신호들(FFSR, FSSR)을 발생한다. 예를 들어, 상기 검출 신호(FCOA)가 인에이블될 때(즉, 상기 제1 지연 회로부(130)의 지연 시간이 증가되어야 할 때), 상기 제1 딜레이 제어부(131)는 상기 레프트 쉬프트 신호들(FFSL, FSSL)을 발생한다. 반대로, 상기 검출 신호(FCOA)가 디세이블될 때(즉, 상기 제1 지연 회로부(130)의 지연 시간이 감소되어야 할 때), 상기 제1 딜레이 제어부(131)는 라이트 쉬프트 신호들(FFSR, FSSR)을 발생한다. 또, 상기 제1 딜레이 제어부(131)는 상기 검출 신호(FFIN)에 응답하여, 보간(interpolation) 제어 신호(FPOL)를 발생한다. 상기 제1 딜레이부(132)는 상기 메인 리셋 신호(RST) 또는 상기 서브 리셋 신호(RSTF)에 응답하여 리셋 된다. 상기 제1 딜레이부(132)는 상기 레프트 쉬프트 신호들(FFSL, FSSL) 또는 상기 라이트 쉬프트 신호들(FFSR, FSSR)에 응답하여, 제1 락킹 동작을 실행함으로써, 제1 지연 시간(미도시)을 조절한다. 또, 상기 제1 딜레이부(132)는 상기 보간 제어 신호(FPOL)에 응답하여 제2 락킹 동작을 실행함으로써, 제2 지연 시간(미도시)을 조절한다. 상기 제1 딜레이부(132)는 상기 제1 및 제2 락킹 동작에 의해 조절된 상기 제1 및 제2 지연 시간 동안 상기 입력 클럭 신호(NCLK)를 지연시키고, 그 지연된 신호를 지연 클럭 신호(CKOUTR)로서 출력한다. 또, 상기 제1 딜레이부(132)는 상기 제1 지연 시간이 최대일 때, 상기 레프트 쉬프트 신호(FFSL 또는 FSSL)를 수신하면, 레프트 플래그 신호(LFTEDF)를 발생하고, 상기 제1 지연 시간이 최소일 때, 상기 라이트 쉬프트 신호(FFSR 또는 FSSR)를 수신하면, 라이트 플래그 신호(RGTEDF)를 발생한다. 도 4를 참고하여, 상기 제1 딜레이부(132)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 제1 딜레이부(132)는 제1 및 제2 선택부들(241, 242), 제1 및 제2 지연부들(243, 244), 위상 보간기(phase interpolater)(245), 및 플래그 신호 출력부(246)를 포함한다. 상기 제1 선택부(241)는 상기 메인 리셋 신호(RST) 또는 상기 서브 리셋 신호(RSTF)에 응답하여 리셋 된다. 상기 제1 선택부(241)는 상기 레프트 쉬프트 신호(FFSL) 또는 상기 라이트 쉬프트 신호(FFSR)에 응답하여, 상위 선택 신호들(FSE1∼FSEM)(M은 정수)을 발생한다. 좀 더 상세하게는, 상기 제1 선택부(241)는 상기 레프트 쉬프트 신호(FFSL)를 수신할 때마다 상기 제1 지연부(243)의 지연 시간이 증가하는 방향으로, 상기 선택 신호들(FSE1∼FSEM) 중 하나를 선택적으로 인에이블시킨다. 예를 들어, 상기 상위 선택 신호(FSE10)만이 인에이블 된 경우, 상기 제1 선택부(241)는 상기 레프트 쉬프트 신호(FFSL)를 수신할 때마다, FSE9, FSE8, FSE7,...FSE1의 순서로 하나씩 선택적으로 인에이블시킨다. 또, 상기 제1 선택부(241)는 상기 라이트 쉬프트 신호(FFSR)를 수신할 때마다 상기 제1 지연부(243)의 지연 시간이 감소하는 방향으로, 상기 상위 선택 신호들(FSE1∼FSEM) 중 하나를 선택적으로 인에이블시킨다. 예를 들어, 상기 선택 신호(FSE5)만이 인에이블 된 경우, 상기 제1 선택부(241)는 상기 라이트 쉬프트 신호(FFSR)를 수신할 때마다, FSE6, FSE7,...FSEM의 순서로 하나씩 선택적으로 인에이블시킨다. 바람직하게, 상기 상위 선택 신호들 (FSE1∼FSEM) 중 어느 하나(예를 들어, FSE8)가 인에이블될 때, 나머지 상위 선택 신호들(FSE1∼FSE7, FSE9∼FSEM)은 디세이블된다.
한편, 상기 제1 선택부(241)는 상기 선택 신호(FSE1)가 인에이블된 상태에서 상기 레프트 쉬프트 신호(FFSL)를 수신하면, 레프트 엔드 신호(LFTED1)를 인에이블시켜 출력하고, 상기 선택 신호(FSEM)가 인에이블된 상태에서 상기 라이트 쉬프트 신호(FFSR)를 수신하면,상기 라이트 엔드 신호(RGTED1)를 인에이블시켜 출력한다. 바람직하게, 상기 제1 선택부(241)는 리셋 될 때, 상기 선택 신호들(FSE1∼FSEM) 중 설정된 어느 하나만 인에이블시킨다. 그 결과, 상기 제1 지연부(243)의 지연 시간이 제1 설정된 시간으로 조절된다. 상기 제1 설정된 시간은 상기 제1 지연부(243)의 최대 지연 시간보다 짧고 상기 제1 지연부(243)의 최소 지연 시간보다 길다.
상기 제2 선택부(242)는 상기 메인 리셋 신호(RST) 또는 상기 서브 리셋 신호(RSTF)에 응답하여 리셋 된다. 상기 제2 선택부(242)는 상기 레프트 쉬프트 신호(FSSL) 또는 상기 라이트 쉬프트 신호(FSSR)에 응답하여, 하위 선택 신호들(SSE1∼SSE(M+1))을 발생한다. 상기 제1 선택부(241)와 유사하게, 상기 제2 선택부(242)는 상기 레프트 쉬프트 신호(FSSL)를 수신할 때마다, 상기 제2 지연부(244)의 지연 시간이 증가하는 방향으로, 상기 하위 선택 신호들(SSE1∼SSE(M+1)) 중 하나를 선택적으로 인에이블시킨다. 또, 상기 제2 선택부(242)는 상기 라이트 쉬프트 신호(FSSR)를 수신할 때마다, 상기 제2 지연부(244)의 지연 시간이 감소하는 방향으로, 상기 하위 선택 신호들(SSE1∼SSE(M+1)) 중 하나를 선택적으로 인에이블시킨다. 한 편, 상기 제2 선택부(242)는 상기 하위 선택 신호(SSE1)가 인에이블된 상태에서 상기 레프트 쉬프트 신호(FSSL)를 수신하면, 상기 레프트 엔드 신호(LFTED2)를 인에이블시켜 출력하고, 상기 하위 선택 신호(SSE(M+1))가 인에이블된 상태에서 상기 라이트 쉬프트 신호(FSSR)를 수신하면, 상기 라이트 엔드 신호(RGTED2)를 인에이블시켜 출력한다. 바람직하게, 상기 제2 선택부(242)는 리셋 될 때, 상기 하위 선택 신호들(SSE1∼SSE(M+1)) 중 설정된 어느 하나만 인에이블시킨다. 그 결과, 상기 제2 지연부(244)의 지연 시간이 제2 설정된 시간으로 조절된다. 상기 제2 설정된 시간은 상기 제2 지연부(244)의 최대 지연 시간보다 짧고 상기 제2 지연부(244)의 최소 지연 시간보다 길다.
상기 제1 지연부(243)는 서로 직렬로 연결되는 상위 단위 지연부들(FDL1∼FDLM)(M은 정수)을 포함한다. 상기 상위 단위 지연부들(FDL1∼FDLM)에는 각각 상기 입력 클럭 신호(NCLK)가 입력된다. 또, 상기 상위 단위 지연부(FDLM)로부터 내부 지연 클럭 신호(FCKO)가 출력된다. 상기 상위 단위 지연부들(FDL1∼FDLM)은 상기 상위 선택 신호들(FSE1∼FSEM)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 상위 선택 신호들(FSE1∼FSEM)이 각각 인에이블될 때, 상기 단위 지연부들(FDL1∼FDLM)이 각각 인에이블되고, 상기 상위 선택 신호들(FSE1∼FSEM)이 각각 디세이블될 때, 상기 상위 단위 지연부들(FDL1∼FDLM)이 각각 디세이블된다. 예를 들어, 상기 상위 단위 지연부(FDL1)는 상기 상위 선택 신호(FSE1)가 인에이블될 때 인에이블되고, 상기 상위 선택 신호(FSE1)가 디세이블될 때 디세이블된다.
상기 상위 단위 지연부들(FDL1∼FDLM)은 각각 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 상위 출력 신호들(FCK1∼ FCK(M-1))을 각각 출력한다. 바람직하게, 상기 상위 단위 지연부들(FDL1∼FDLM)의 단위 지연 시간들은 동일하게 설정될 수 있다. 또, 상기 상위 단위 지연부들(FDL2∼FDLM)은 상기 상위 출력 신호들(FCK1∼ FCK(M-1))에 각각 더 응답하여 인에이블되거나 또는 디세이블된다. 예를 들어, 상기 상위 단위 지연부(FDL10)가 인에이블될 때, 상기 입력 클럭 신호(NCLK)를 단위 지연 시간 동안 지연시키고, 상기 상위 출력 신호(FCK1)를 출력한다. 상기 상위 출력 신호(FCK1)에 응답하여, 상기 상위 단위 지연부(FDL11)가 인에이블된다. 결국, 상기 상위 단위 지연부들(FDL10∼FDLM)이 인에이블되고, 상기 상위 단위 지연부들(FDL1∼FDL9)은 디세이블된다. 상기 입력 클럭 신호(NCLK)는 상기 상위 단위 지연부들(FDL1∼FDL9)을 바이패스(bypass)_하고, 상기 상위 단위 지연부들(FDL10∼FDLM)에 의한 지연 시간 동안 지연되고, 그 지연된 신호가 상기 상위 단위 지연부(FDLM)로부터 상기 내부 지연 클럭 신호(FCKO)로서 출력된다
결과적으로, 상기 상위 선택 신호(FSE1)가 인에이블될 때, 상기 제1 지연부(243)의 지연 시간(또는, 제1 설정 시간)이 최대로 된다. 반대로, 상기 상위 선택 신호(FSEM)가 인에이블될 때, 상기 제1 지연부(243)의 지연 시간이 최소로 된다. 결과적으로, 상기 제1 지연부(243)는 상기 상위 선택 신호들(FSE1∼FSEM)에 의해 조절되는 상기 제1 설정 시간 동안 상기 입력 클럭 신호(NCLK)를 지연시키고, 그 지연된 신호를 상기 내부 지연 클럭 신호(FCKO)로서 출력한다.
상기 제2 지연부(244)는 서로 직렬로 연결되는 하위 단위 지연부들(SDL1∼SDL(M+1))(M은 정수)을 포함한다. 상기 하위 단위 지연부들(SDL1∼SDL(M+1))에는 각각 상기 입력 클럭 신호(NCLK) 가 입력된다. 또 상기 하위 단위 지연부(SDL(M+1))는 내부 지연 클럭 신호(SCKO)를 출력한다. 상기 하위 단위 지연부들(SDL1∼SDL(M+1))은 상기 하위 선택 신호들(SSE1∼SSE(M+1))에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 하위 선택 신호들(SSE1∼SSE(M+1))이 각각 인에이블될 때, 상기 하위 단위 지연부들(SDL1∼SDL(M+1))이 각각 인에이블되고, 상기 하위 선택 신호들(SSE1∼SSE(M+1))이 각각 디세이블될 때, 상기 하위 단위 지연부들(SDL1∼SDL(M+1))이 각각 디세이블된다. 예를 들어, 상기 하위 단위 지연부(SDL1)는 상기 하위 선택 신호(SSE1)가 인에이블될 때 인에이블되고, 상기 하위 선택 신호(SSE1)가 디세이블될 때 디세이블된다.
상기 하위 단위 지연부들(SDL1∼SDL(M+1))은 각각 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 하위 출력 신호들(SCK1∼ SCKM)을 각각 출력한다. 바람직하게, 상기 하위 단위 지연부들(SDL1∼SDL(M+1))의 단위 지연 시간들은 동일하게 설정될 수 있다. 또, 상기 하위 단위 지연부들(SDL2∼SDL(M+1))은 상기 하위 출력 신호들(SCK1∼ SCKM)에 각각 더 응답하여 인에이블되거나 또는 디세이블된다. 예를 들어, 상기 하위 단위 지연부(SDL10)가 인에이블될 때, 상기 입력 클럭 신호(NCLK)를 단위 지연 시간 동안 지연시키고, 상기 하위 출력 신호(SCK1)를 출력한다. 상기 하위 출력 신호(SCK1)에 응답하여, 상기 하위 단위 지연부(SDL11)가 인에이블된다. 결국, 상기 하위 단위 지연부들(SDL10∼SDLM)이 인에이블되고, 상기 하위 단위 지연부들(SDL1∼SDL9)은 디세이블된다. 상기 입력 클럭 신호(NCLK)는 상기 하위 단위 지연부들(SDL1∼SDL9)을 바이패스_하고, 상기 하위 단위 지연부들(SDL10∼SDLM)에 의한 지연 시간 동안 지연되고, 그 지연된 신호가 상기 하위 단위 지연부(SDLM)로부터 상기 내부 지연 클럭 신호(SCKO)로서 출력된다
결과적으로, 상기 하위 단위 지연부(SDL1)가 인에이블될 때, 상기 제2 지연부(244)의 지연 시간(또는, 제2 설정 시간)이 최대로 된다. 반대로, 상기 하위 단위 지연부(SDL(M+1))가 인에이블될 때, 상기 제2 지연부(244)의 지연 시간이 최소로 된다. 결과적으로, 상기 제2 지연부(244)는 상기 하위 선택 신호들(SSE1∼SSEM)에 의해 조절되는 상기 제2 설정 시간 동안 상기 입력 클럭 신호(NCLK)를 지연시키고, 그 지연된 신호를 상기 내부 지연 클럭 신호(SCKO)로서 출력한다. 바람직하게, 상기 제1 및 제2 설정 시간이 증가할 때, 상기 제1 딜레이부(132)의 상기 제1 지연 시간이 증가한다. 상기 위상 보간기(245)는 상기 내부 지연 클럭 신호들(FCKO, SCKO)에 응답하여, 상기 지연 클럭 신호(CKOUTR)를 발생하고, 상기 보간 제어 신호(FPOL)에 응답하여 조절되는 상기 제2 지연 시간(미도시) 이 후 상기 지연 클럭 신호(CKOUTR)를 출력한다. 상기 플래그 신호 출력부(246)는 NAND 게이트들(247, 248)을 포함한다. 상기 NAND 게이트(247)는 상기 레프트 엔드 신호들(LFTED1, LFTED2)에 응답하여 상기 레프트 플래그 신호(LFTEDF)를 발생한다. 좀 더 상세하게는, 상기 레프트 엔드 신호들(LFTED1, LFTED2)이 모두 인에이블될 때, 상기 NAND 게이트(247)가 상기 레프트 플래그 신호(LFTEDF)를 로직 로우로 인에이블시킨다. 상기 NAND 게이트(248)는 상기 라이트 엔드 신호들(RGTED1, RGTED2)에 응답하여 상기 라이트 플래그 신호(RGTEDF)를 발생한다. 좀 더 상세하게는, 상기 라이트 엔드 신호들(RGTED1, RGTED2)이 모두 인에이블될 때, 상기 NAND 게이트(248)가 상기 라이트 플래그 신호(RGTEDF)를 로직 로우로 인에이블시킨다.
다시 도 2를 참고하면, 상기 제2 지연 회로부(140)는 제2 딜레이 제어부(141)와 제2 딜레이부(142)를 포함한다. 상기 제2 딜레이 제어부(141)는 상기 메인 리셋 신호(RST), 또는 서브 리셋 신호(RSTS)에 응답하여 리셋 된다. 상기 제2 딜레이 제어부(141)는 상기 검출 신호(SCOA)에 응답하여, 레프트 쉬프트 신호들(SFSL, SSSL) 또는 라이트 쉬프트 신호들(SFSR, SSSR)을 발생한다. 예를 들어, 상기 검출 신호(SCOA)가 인에이블될 때(즉, 상기 제2 지연 회로부(140)의 지연 시간이 증가되어야 할 때), 상기 제2 딜레이 제어부(141)는 상기 레프트 쉬프트 신호들(SFSL, SSSL)을 발생한다. 반대로, 상기 검출 신호(SCOA)가 디세이블될 때(즉, 상기 제2 지연 회로부(140)의 지연 시간이 감소되어야 할 때), 상기 제2 딜레이 제어부(141)는 라이트 쉬프트 신호들(SFSR, SSSR)을 발생한다. 또, 상기 제2 딜레이 제어부(141)는 상기 검출 신호(SFIN)에 응답하여, 보간 제어 신호(SPOL)를 발생한다. 상기 제2 딜레이부(142)는 상기 메인 리셋 신호(RST) 또는 상기 서브 리셋 신호(SSTF)에 응답하여 리셋 된다. 상기 제2 딜레이부(142)는 상기 레프트 쉬프트 신호들(SFSL, SSSL) 또는 상기 라이트 쉬프트 신호들(SFSR, SSSR)에 응답하여, 제1 락킹 동작을 실행함으로써, 제3 지연 시간(미도시)을 조절한다. 또, 상기 제2 딜레이부(142)는 상기 보간 제어 신호(SPOL)에 응답하여 제2 락킹 동작을 실행함으로써, 제4 지연 시간(미도시)을 조절한다. 상기 제2 딜레이부(142)는 상기 제1 및 제2 락킹 동작에 의해 조절된 상기 제3 및 제4 지연 시간 동안 상기 입력 클럭 신호(NCLK)를 지연시키고, 그 지연된 신호를 지연 클럭 신호(CKOUTF)로서 출력한다. 또, 상기 제2 딜레이부(142)는 상기 제3 지연 시간이 최대일 때, 상기 레프트 쉬프트 신호(SFSL 또는 SSSL)를 수신하면, 레프트 플래그 신호(LFTEDS)를 발생하고, 상기 제3 지연 시간이 최소일 때, 상기 라이트 쉬프트 신호(SFSR 또는 SSSR)를 수신하면, 라이트 플래그 신호(RGTEDS)를 발생한다. 상기 제2 딜레이부(142)의 구성 및 구체적인 동작은 그 입출력 신호들을 제외하고, 도 4를 참고하여 상술한 상기 제1 딜레이부(132)의 구성 및 구체적인 동작과 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 리셋 제어부(150)는 셀프 리프레쉬 신호(SREF), 파워-업 신호(PWRUP), 상기 레프트 플래그 신호들(LFTEDF, LFTEDS) 또는 상기 라이트 플래그 신호들(RGTEDF, RGTEDS)과, 외부 리셋 신호(DLLRST), 및 디세이블 신호(DLLDIS)에 응답하여, 상기 메인 리셋 신호(RST), 상기 서브 리셋 신호(RSTF), 및 상기 서브 리셋 신호(RSTS) 중 하나 또는 일부를 발생한다. 도 3을 참고하여, 상기 리셋 제어부(150)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 리셋 제어부(150)는 제1 내지 제3 로직 회로들(151∼153)을 포함한다. 상기 제1 로직 회로(151)는 인버터들(211∼217), NOR 게이트(218), 및 NAND 게이트(219)를 포함한다. 상기 인버터들(211, 212)은 직렬로 연결되어, 상기 셀프 리프레쉬 신호(SREF)를 지연시켜 출력한다. 상기 인버터(213)는 상기 파워-업(PWRUP) 신호를 반전시켜 출력 한다. 상기 NOR 게이트(218)는 상기 인버터들(212, 213)의 출력 신호들에 응답하여, 로직 신호(L1)를 출력한다. 상기 인버터(214)는 상기 외부 리셋 신호(DLLRST)를 반전시키고, 그 반전된 외부 리셋 신호(DLLRSTB)를 출력한다. 상기 인버터(215)는 상기 디세이블 신호(DLLDIS)를 반전시키고, 그 반전된 디세이블 신호(DLLDISB)를 출력한다. 상기 NAND 게이트(219)는 상기 로직 신호(L1), 상기 반전된 외부 리셋 신호(DLLRSTB), 및 상기 반전된 디세이블 신호(DLLDISB)에 응답하여, 로직 신호(L2)를 출력한다. 상기 인버터들(216, 217)은 직렬로 연결되고, 상기 로직 신호(L2)를 지연시키고, 그 지연된 신호를 상기 메인 리셋 신호(RST)로서 출력한다. 바람직하게, 상기 제1 로직 회로(151)는 상기 셀프 리프레쉬 신호(SREF), 상기 파워-업 신호(PWRUP), 상기 외부 리셋 신호(DLLRST) 중 하나 또는 일부가 로직 하이일 때, 상기 메인 리셋 신호(RST)를 펄스 신호 형태로 인에이블시킨다. 바람직하게, 상기 셀프 리프레쉬 신호(SREF), 상기 파워-업 신호(PWRUP), 상기 외부 리셋 신호(DLLRST)는 로직 하이로 될 때, 펄스 신호 형태로 된다. 또, 상기 제1 로직 회로(151)는 상기 디세이블 신호(DLLDIS)가 로직 하이일 때, 상기 메인 리셋 신호(RST)를 연속적으로 인에이블시킨다. 바람직하게, 상기 디세이블 신호(DLLDIS)는 상기 DLL(10)이 디세이블되어야 할 때, 연속적으로 로직 하이 상태로 유지된다. 상기 메인 리셋 신호(RST)가 펄스 신호 형태로 인에이블될 때, 상기 제1 및 제2 지연 회로부들(130, 140)이 모두 리셋 되고, 상기 메인 리셋 신호(RST)가 연속적으로 인에이블될 때, 상기 제1 및 제2 지연 회로부들(130, 140)이 디세이블된다.
상기 제2 로직 회로(152)는 인버터(221)와 NAND 게이트(222)를 포함한다. 상 기 인버터(221)는 상기 메인 리셋 신호(RST)를 반전시켜 출력한다. 상기 NAND 게이트(222)는 상기 인버터(221)의 출력 신호와, 상기 레프트 플래그 신호(LFTEDF) 또는 상기 라이트 플래그 신호(RGTEDF)에 응답하여 상기 서브 리셋 신호(RSTF)를 출력한다. 상기 제2 로직 회로(152)는 상기 메인 리셋 신호(RST)가 인에이블되거나, 또는 상기 레프트 플래그 신호(LFTEDF) 또는 상기 라이트 플래그 신호(RGTEDF)가 로직 로우로 인에이블될 때, 상기 서브 리셋 신호(RSTF)를 인에이블시킨다. 바람직하게, 상기 레프트 플래그 신호(LFTEDF) 또는 상기 라이트 플래그 신호(RGTEDF)는 인에이블될 때, 펄스 신호 형태로 발생된다. 따라서, 상기 제2 로직 회로(152)는 상기 서브 리셋 신호(RSTF)를 펄스 신호 형태로 인에이블시킨다. 상기 서브 리셋 신호(RSTF)가 펄스 신호 형태로 인에이블될 때, 상기 제1 지연 회로부(130)가 리셋 된다. 상기 제1 지연 회로부(130)가 리셋 될 때, 상기 제1 지연 시간이 설정된 시간으로 변경되고, 상기 설정된 시간은 상기 제1 지연 시간의 최소 시간 보다 길고 상기 제1 지연 시간의 최대 시간 보다 짧게 설정될 수 있다. 한편, 상기 제1 지연 회로부(130)는 상기 제1 지연 시간이 최대로 될 때, 상기 레프트 플래그 신호(LFTEDF)를 로직 로우로 인에이블시키고, 상기 제1 지연 시간이 최소로 될 때, 상기 라이트 플래그 신호(RGTEDF)를 로직 로우로 인에이블시킨다.
상기 제3 로직 회로(153)는 인버터(231)와 NAND 게이트(232)를 포함한다. 상기 인버터(231)는 상기 메인 리셋 신호(RST)를 반전시켜 출력한다. 상기 NAND 게이트(232)는 상기 인버터(231)의 출력 신호와, 상기 레프트 플래그 신호(LFDEDS) 또는 상기 라이트 플래그 신호(RGTEDS)에 응답하여, 상기 서브 리셋 신호(RSTS)를 출 력한다. 상기 제3 로직 회로(153)는 상기 메인 리셋 신호(RST)가 인에이블되거나, 또는 상기 레프트 플래그 신호(LFTEDS) 또는 상기 라이트 플래그 신호(RGTEDS)가 로직 로우로 인에이블될 때, 상기 서브 리셋 신호(RSTS)를 인에이블시킨다. 바람직하게, 상기 레프트 플래그 신호(LFTEDS) 또는 상기 라이트 플래그 신호(RGTEDS)는 인에이블될 때, 펄스 신호 형태로 발생된다. 따라서, 상기 제3 로직 회로(153)는 상기 서브 리셋 신호(RSTS)를 펄스 신호 형태로 인에이블시킨다. 상기 서브 리셋 신호(RSTS)가 펄스 신호 형태로 인에이블될 때, 상기 제2 지연 회로부(140)가 리셋 된다. 상기 제2 지연 회로부(140)가 리셋 될 때, 상기 제3 지연 시간이 설정된 시간으로 변경되고, 상기 설정된 시간은 상기 제3 지연 시간의 최소 시간 보다 길고 상기 제3 지연 시간의 최대 시간 보다 짧게 설정될 수 있다. 한편, 상기 제2 지연 회로부(140)는 상기 제3 지연 시간이 최대로 될 때, 상기 레프트 플래그 신호(LFTEDS)를 로직 로우로 인에이블시키고, 상기 제3 지연 시간이 최소로 될 때, 상기 라이트 플래그 신호(RGTEDS)를 로직 로우로 인에이블시킨다.
다시 도 2를 참고하면, 상기 프리 DCC부(160)는 상기 지연 클럭 신호들(RCLK, FCLK)을 지연시켜 상보(complementary) 클럭 신호들(RCLK, FCLK)을 출력한다. 상기 DCC부(170)는 상기 메인 리셋 신호(RST)에 응답하여 리셋 된다. 상기 DCC부(170)는 상기 상보 클럭 신호들(RCLK, FCLK) 각각의 듀티 비(duty ratio)를 정정하여, 내부 클럭 신호들(ICLKR, ICLKF)을 출력한다. 상기 리플리카 딜레이부(180)는 상기 내부 클럭 신호들(ICLKR, ICLKF)을 각각 설정된 시간 동안 지연시켜, 상기 기준 클럭 신호들(FBCLKR, FBCLKF)을 출력한다. 상기 출력 드라이버(190)는 상기 내부 클럭 신호들(ICLKR, ICLKF)을 수신하고, 스탠바이(standby) 모드 신호(STY)에 응답하여, 상기 내부 클럭 신호들(ICLKR, ICLKF)을 출력한다. 좀 더 상세하게는, 상기 스탠바이 모드 신호(SYT)가 인에이블될 때(즉, 스탠바이 모드일 때), 상기 출력 드라이버(190)는 상기 내부 클럭 신호들(ICLKR, ICLKF)의 출력 동작을 정지한다. 그 결과, 상기 스탠바이 모드에서 상기 DLL(100)의 소비 전류가 감소될 수 있다.
상술한 것과 같이, 상기 DLL(100)에서는 상기 리셋 제어부(150)가 상기 외부 리셋 신호(DLLRST)를 수신하지 않더라도, 상기 레프트 플래그 신호(LFTEDF 또는 LFTEDS) 또는 상기 라이트 플래그 신호(RGTEDF 또는 RGTEDS)에 응답하여 상기 서브 리셋 신호(RSTF 또는 RSTS)를 발생한다. 여기에서, 상기 레프트 플래그 신호(LFTEDF 또는 LFTEDS)는 상기 제1 또는 상기 제2 딜레이부(132 또는 142)의 상위 및 하위 단위 지연부들(FDL1, SDL1)이 인에이블된 상태임을 나타낸다. 또, 상기 라이트 플래그 신호(RGTEDF 또는 RGTEDS)는 상기 제1 또는 상기 제2 딜레이부(132 또는 142)의 상위 및 하위 단위 지연부들(FDLM, SDL(M+1))이 인에이블된 상태임을 나타낸다. 따라서 상기 DLL(100)이 상기 외부 리셋 신호(DLLRST)를 발생하지 않는 반도체 장치에 적용되는 경우, 상기 외부 클럭 신호(ECLK)의 주파수가 변경됨에 따라 상기 DLL(100)이 재 락킹 동작을 실행할 때, 자동적으로 리셋 됨으로써, 락킹 동작의 패일을 방지할 수 있다. 이를 좀 더 상세히 설명하면, 예를 들어, 이전의 락킹 동작시 상기 상위 및 하위 단위 지연부들(FDL1, SDL1) 이 인에이블된 상태인 경우가 고려될 수 있다. 이때, 상기 외부 클럭 신호(ECLK)가 변경되어 상기 DLL(100)이 재락킹 동작을 실행해야 하는 경우가 발생하면, 상기 DLL(100)은 상기 서브 리셋 신호(RSTF 또는 RSTS)에 응답하여 리셋 된다. 그 결과, 상기 상위 단위 지연부들(FDL1∼FDLM) 중 하나(예를 들어, FDL(M-4))와, 상기 하위 단위 지연부들(SDL1∼SDL(M+1)) 중 하나 (예를 들어, SDL(M-3))만 인에이블된다. 따라서 상기 DLL(100)의 재락킹 동작시, 상기 레프트 쉬프트 신호(FFSL)에 응답하여, 상기 제1 선택부(241)가 FDL(M-5), FDL(M-6),, FDL1의 순서로 하나씩 선택적으로 인에이블시킬 수 있다. 또한, 상기 레프트 쉬프트 신호(FSSL)에 응답하여, 상기 제2 선택부(242)가 SDL(M-4), SDL(M-5),, SDL1의 순서로 하나씩 선택적으로 인에이블시킬 수 있다. 또, 상기 DLL(100)의 재락킹 동작시, 상기 라이트 쉬프트 신호(FFSR 또는 FSSR)에 응답하여, 상기 제1 또는 제2 선택부(241 또는 242)가 상기 상위 및 하위 단위 지연부들(FDL(M-3), FDL(M-2),, FDLM, SDL(M-2), SDL(M-1),, SDL(M+1))의 순서로 하나씩 선택적으로 인에이블시킬 수 있다.
도시되지는 않았지만, 택일적으로, 상기 DLL(100)은 상기 클럭 버퍼(110), 상기 제1 지연 회로부(130), 상기 리셋 제어부(150), 상기 프리 DCC부(160), 상기 DCC부(170), 상기 리플리카 딜레이부(180), 및 상기 출력 드라이버(190)를 포함할 수도 있다. 이 경우, 상기 리셋 제어부(150)는 상기 제1 및 제2 로직 회로들(151, 152)만을 포함하고, 상기 메인 리셋 신호(RST) 또는 상기 제1 서브 리셋 신호(RSTF)를 발생한다. 또, 상기 프리 DCC부(160)는 상기 지연 클럭 신호(RCLK)를 지연시켜 상기 상보 클럭 신호들(RCLK, FCLK)을 출력한다. 좀 더 상세하게는, 상기 프리 DCC부(160)가 상기 지연 클럭 신호(RCLK)를 지연시켜, 상기 상보 클럭 신호 (RCLK)를 출력하고, 상기 지연 클럭 신호(RCLK)의 반전된 신호를 지연시켜, 상기 상보 클럭 신호(FCLK)를 출력한다. 상기 DCC부(170)는 상기 메인 리셋 신호(RST)에 응답하여 리셋 되고, 상기 상보 클럭 신호들(RCLK, FCLK) 각각의 듀티 비를 정정하여, 내부 클럭 신호(ICLKR)를 출력한다. 상기 리플리카 딜레이부(180)는 상기 내부 클럭 신호(ICLKR)를 설정된 시간 동안 지연시켜, 상기 기준 클럭 신호(FBCLKR)를 출력한다. 상기 출력 드라이버(190)는 상기 내부 클럭 신호(ICLKR)를 수신하고, 상기 스탠바이 모드 신호(STY)에 응답하여, 상기 내부 클럭 신호(ICLKR)를 출력한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 DLL은 외부 클럭 신호의 주파수가 변경될 때, 이전의 락킹 동작시 설정된 지연 회로부의 지연 시간이 최대이거나 또는 최소인 경우, 자동적으로 리셋 됨으로써, 락킹 동작의 패일을 방지할 수 있다.

Claims (34)

  1. 입력 클럭 신호와, 제1 및 제2 기준 클럭 신호들간의 위상 차를 검출하고, 그 검출 결과에 따라 제1 내지 제4 검출 신호들을 출력하는 위상 검출기;
    메인 리셋 신호 또는 제1 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 및 제2 검출 신호들에 응답하여 제1 지연 시간을 조절하고, 조절된 상기 제1 지연 시간 동안 상기 입력 클럭 신호를 지연시켜 제1 지연 클럭 신호를 출력하는 제1 지연 회로부;
    상기 메인 리셋 신호 또는 제2 서브 리셋 신호에 응답하여 리셋 되고, 상기 제3 및 제4 검출 신호들에 응답하여 제2 지연 시간을 조절하고, 조절된 상기 제2 지연 시간 동안 상기 입력 클럭 신호를 지연시켜 제2 지연 클럭 신호를 출력하는 제2 지연 회로부; 및
    제1 및 제2 레프트(left) 플래그(flag) 신호들 또는 제1 및 제2 라이트(right) 플래그 신호들과, 외부 리셋 신호, 및 디세이블 신호에 응답하여, 상기 메인 리셋 신호, 상기 제1 서브 리셋 신호, 및 상기 제2 서브 리셋 신호 중 하나 또는 일부를 발생하는 리셋 제어부를 포함하고,
    상기 제1 지연 회로부는, 상기 제1 지연 시간이 최대로 조절될 때, 상기 제1 레프트 플래그 신호를 발생하고, 상기 제1 지연 시간이 최소로 조절될 때, 상기 제1 라이트 플래그 신호를 발생하고,
    상기 제2 지연 회로부는, 상기 제2 지연 시간이 최대로 조절될 때, 상기 제2 레프트 플래그 신호를 발생하고, 상기 제2 지연 시간이 최소로 조절될 때, 상기 제2 라이트 플래그 신호를 발생하는 DLL(Delay Locked Loop).
  2. 제1항에 있어서,
    외부 클럭 신호를 수신하고, 상기 입력 클럭 신호를 출력하는 클럭 버퍼;
    상기 제1 및 제2 지연 클럭 신호들을 지연시켜 상보(complementary) 클럭 신호들을 출력하는 프리(pre) DCC부;
    상기 메인 리셋 신호에 응답하여 리셋 되고, 상기 상보 클럭 신호들 각각의 듀티 비(duty ratio)를 정정하여, 내부 클럭 신호들을 출력하는 DCC부;
    상기 내부 클럭 신호들을 각각 설정된 시간 동안 지연시켜, 상기 제1 및 제2 기준 클럭 신호들을 출력하는 리플리카 딜레이부; 및
    상기 내부 클럭 신호들을 수신하고, 스탠바이(standby) 모드 신호에 응답하여, 상기 내부 클럭 신호들을 출력하거나 또는 출력하지 않는 출력 드라이버를 더 포함하는 DLL.
  3. 제1항에 있어서,
    상기 리셋 제어부는 셀프 리프레쉬 신호와 파워-업 신호에 더 응답하여, 상기 메인 리셋 신호, 상기 제1 서브 리셋 신호, 및 상기 제2 서브 리셋 신호 중 하나 또는 일부를 발생하는 DLL.
  4. 제3항에 있어서, 상기 리셋 제어부는,
    상기 셀프 리프레쉬 신호, 상기 파워-업 신호, 상기 외부 리셋 신호, 및 상기 디세이블 신호에 응답하여, 상기 메인 리셋 신호를 출력하는 제1 로직 회로;
    상기 메인 리셋 신호와, 상기 제1 레프트 플래그 신호 또는 상기 제1 라이트 플래그 신호에 응답하여, 상기 제1 서브 리셋 신호를 출력하는 제2 로직 회로; 및
    상기 메인 리셋 신호와, 상기 제2 레프트 플래그 신호 또는 상기 제2 라이트 플래그 신호에 응답하여, 상기 제2 서브 리셋 신호를 출력하는 제3 로직 회로를 포함하는 DLL.
  5. 제4항에 있어서,
    상기 제1 로직 회로는, 상기 셀프 리프레쉬 신호, 상기 파워-업 신호, 및 상기 외부 리셋 신호 중 어느 하나 또는 일부가 로직 하이일 때, 상기 메인 리셋 신호를 펄스 신호 형태로 인에이블시키고, 상기 디세이블 신호가 로직 하이일 때, 상기 메인 리셋 신호를 연속적으로 인에이블시키고,
    상기 메인 리셋 신호가 펄스 신호 형태로 인에이블될 때, 상기 제1 및 제2 지연 회로부들이 모두 리셋 되고, 상기 메인 리셋 신호가 연속적으로 인에이블될 때, 상기 제1 및 제2 지연 회로부들이 디세이블되는 DLL.
  6. 제4항에 있어서,
    상기 제2 로직 회로는 상기 메인 리셋 신호가 인에이블되거나, 또는 상기 제 1 레프트 플래그 신호 또는 상기 제1 라이트 플래그 신호가 로직 로우로 인에이블될 때, 상기 제1 서브 리셋 신호를 인에이블시키고,
    상기 제1 지연 회로부는 상기 제1 지연 시간이 최대로 될 때, 상기 제1 레프트 플래그 신호를 로직 로우로 인에이블시키고, 상기 제1 지연 시간이 최소로 될 때, 상기 제1 라이트 플래그 신호를 로직 로우로 인에이블시키고, 상기 제1 서브 리셋 신호가 인에이블될 때 리셋 되고,
    상기 제1 지연 회로부가 리셋 될 때, 상기 제1 지연 시간이 설정된 시간으로 변경되고, 상기 설정된 시간은 상기 제1 지연 시간의 최소 시간 보다 길고 상기 제1 지연 시간의 최대 시간 보다 짧은 DLL.
  7. 제4항에 있어서,
    상기 제3 로직 회로는 상기 메인 리셋 신호가 인에이블되거나, 또는 상기 제2 레프트 플래그 신호 또는 상기 제2 라이트 플래그 신호가 로직 로우로 인에이블될 때, 상기 제2 서브 리셋 신호를 인에이블시키고,
    상기 제2 지연 회로부는 상기 제2 지연 시간이 최대로 될 때, 상기 제2 레프트 플래그 신호를 로직 로우로 인에이블시키고, 상기 제2 지연 시간이 최소로 될 때, 상기 제2 라이트 플래그 신호를 로직 로우로 인에이블시키고, 상기 제2 서브 리셋 신호가 인에이블될 때 리셋 되고,
    상기 제2 지연 회로부가 리셋 될 때, 상기 제2 지연 시간이 설정된 시간으로 변경되고, 상기 설정된 시간은 상기 제2 지연 시간의 최소 시간 보다 길고 상기 제 2 지연 시간의 최대 시간 보다 짧은 DLL.
  8. 제1항에 있어서, 상기 제1 지연 회로부는,
    상기 메인 리셋 신호 또는 상기 제1 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 검출 신호에 응답하여, 제1 레프트 쉬프트(shift) 신호 및 제1 라이트 쉬프트 신호 중 하나와, 제2 레프트 쉬프트 신호 및 제2 라이트 쉬프트 신호 중 하나를 발생하고, 상기 제2 검출 신호에 응답하여, 보간(interpolation) 제어 신호를 발생하는 딜레이 제어부; 및
    상기 메인 리셋 신호 또는 상기 제1 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 레프트 쉬프트 신호 및 상기 제1 라이트 쉬프트 신호 중 하나와, 상기 제2 레프트 쉬프트 신호 및 상기 제2 라이트 쉬프트 신호 중 하나에 응답하여, 상기 제1 지연 시간을 조절함으로써 제1 락킹 동작을 실행하고, 상기 보간 제어 신호에 응답하여, 제3 지연 시간을 조절함으로써 제2 락킹 동작을 실행하고, 조절된 상기 제1 및 제3 지연 시간 동안 상기 입력 클럭 신호를 지연시켜 상기 제1 지연 클럭 신호를 출력하는 딜레이부를 포함하고,
    상기 딜레이부는, 상기 제1 지연 시간이 최대일 때, 상기 제1 또는 제2 레프트 쉬프트 신호를 수신하면, 상기 제1 레프트 플래그 신호를 발생하고, 상기 제1 지연 시간이 최소일 때, 상기 제1 또는 제2 라이트 쉬프트 신호를 수신하면, 상기 제1 라이트 플래그 신호를 발생하는 DLL.
  9. 제8항에 있어서, 상기 딜레이부는,
    상기 메인 리셋 신호 또는 상기 제1 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 레프트 쉬프트 신호 또는 상기 제1 라이트 쉬프트 신호에 응답하여, 제1 내지 제M(M은 정수) 상위(upper) 선택 신호들을 발생하는 제1 선택부;
    상기 메인 리셋 신호 또는 상기 제1 서브 리셋 신호에 응답하여 리셋 되고, 상기 제2 레프트 쉬프트 신호 또는 상기 제2 라이트 쉬프트 신호에 응답하여, 제1 내지 제L(L은 정수) 하위(lower) 선택 신호들을 발생하는 제2 선택부;
    상기 제1 내지 제M 상위 선택 신호들에 응답하여 조절되는 제1 설정 시간 동안 상기 입력 클럭 신호를 지연시키고, 그 지연된 신호를 제1 내부 지연 클럭 신호로서 출력하는 제1 지연부;
    상기 제1 내지 제L 하위 선택 신호들에 응답하여 조절되는 제2 설정 시간 동안 상기 입력 클럭 신호를 지연시키고, 그 지연된 신호를 제2 내부 지연 클럭 신호로서 출력하는 제2 지연부;
    상기 제1 및 제2 내부 지연 클럭 신호들에 응답하여, 상기 제1 지연 클럭 신호를 발생하고, 상기 보간 제어 신호에 응답하여 조절되는 상기 제3 지연 시간 이 후 상기 제1 지연 클럭 신호를 출력하는 위상 보간기(interpolater); 및
    제1 및 제2 레프트 엔드 신호들에 응답하여 상기 제1 레프트 플래그 신호를 발생하고, 제1 및 제2 라이트 엔드 신호들에 응답하여 상기 제1 라이트 플래그 신호를 발생하는 플래그 신호 출력부를 포함하고,
    상기 제1 및 제2 설정 시간이 증가할 때, 상기 제1 지연 시간이 증가하는 DLL.
  10. 제9항에 있어서,
    상기 제1 선택부는 상기 제1 레프트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제M 상위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제1 상위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제1 라이트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제M 상위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제M 상위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제1 상위 선택 신호가 인에이블될 때, 상기 제1 레프트 쉬프트 신호를 수신하면, 상기 제1 레프트 엔드 신호를 출력하고, 상기 제M 상위 선택 신호가 인에이블될 때, 상기 제1 라이트 쉬프트 신호를 수신하면, 상기 제1 라이트 엔드 신호를 출력하고,
    상기 제2 선택부는 상기 제2 레프트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제L 하위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제1 하위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제2 라이트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제L 하위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제L 위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 제1 하위 선택 신호가 인에이블될 때, 상기 제2 레프트 쉬프트 신호를 수신하면, 상기 제2 레프트 엔드 신호를 출력하고, 제L 하위 선택 신호가 인에이블될 때, 상기 제2 라이트 쉬프트 신호를 수신하면, 상기 제2 라이트 엔드 신호를 출력하고,
    상기 제1 내지 제M 상위 선택 신호들 중 하나가 인에이블될 때, 나머지 상위 선택 신호들은 디세이블되고, 상기 제1 내지 제L 하위 선택 신호들 중 하나가 인에이블될 때, 나머지 하위 선택 신호들은 디세이블되는 DLL.
  11. 제9항에 있어서,
    상기 제1 지연부는 서로 직렬로 연결되고, 상기 제1 내지 제M 상위 선택 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되는 제1 내지 제M 상위 단위 지연부들을 포함하고, 상기 제1 내지 제M 상위 단위 지연부들은 각각 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 제1 내지 제M 상위 출력 신호들을 각각 출력하고, 상기 제2 내지 제M 상위 단위 지연부들은 상기 제1 내지 제M-1 상위 출력 신호들에 각각 더 응답하여 인에이블되거나 또는 디세이블되고,
    상기 제2 지연부는 서로 직렬로 연결되고, 상기 제1 내지 제L 하위 선택 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되는 제1 내지 제L 하위 단위 지연부들을 포함하고, 상기 제1 내지 제L 하위 단위 지연부들 각각은 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 제1 내지 제L 하위 출력 신호들을 각각 출력하고, 상기 제2 내지 제L 하위 단위 지연부들은 상기 제1 내지 제L-1 하위 출력 신호들에 각각 더 응답하여 인에이블되거나 또는 디세이블되고,
    상기 제2 단위 지연부들의 수는 상기 제1 단위 지연부들의 수보다 더 큰 DLL.
  12. 제11항에 있어서,
    상기 제2 내지 제M-1 상위 단위 지연부들 중 하나가 인에이블될 때, 그 인에이블된 하나와 상기 제M 상위 단위 지연부 사이에 연결된 상위 단위 지연부(들), 및 상기 제M 상위 단위 지연부가 인에이블되고, 상기 제1 상위 단위 지연부와 상기 인에이블된 하나 사이에 연결된 상위 단위 지연부(들), 및 상기 제1 상위 단위 지연부가 디세이블되고,
    상기 제1 설정 시간은 상기 인에이블된 상위 단위 지연부들에 의한 지연 시간이고,
    상기 입력 클럭 신호는 상기 디세이블된 상위 단위 지연부들을 바이패스(bypass)하고, 상기 인에이블된 상위 단위 지연부들에 의해 상기 제1 설정 시간 동안 지연되는 DLL.
  13. 제11항에 있어서,
    상기 제2 내지 제L-1 하위 단위 지연부들 중 하나가 인에이블될 때, 그 인에이블된 하나와 상기 제L 하위 단위 지연부 사이에 연결된 하위 단위 지연부(들), 및 상기 제L 하위 단위 지연부가 인에이블되고, 상기 제1 하위 단위 지연부와 상기 인에이블된 하나 사이에 연결된 하위 단위 지연부(들), 및 상기 제1 하위 단위 지연부가 디세이블되고,
    상기 제2 설정 시간은 상기 인에이블된 하위 단위 지연부들에 의한 지연 시간이고,
    상기 입력 클럭 신호는 상기 디세이블된 하위 단위 지연부들을 바이패스하고, 상기 인에이블된 하위 단위 지연부들에 의해 상기 제2 설정 시간 동안 지연되는 DLL.
  14. 제10항에 있어서,
    상기 플래그 신호 출력부는 상기 제1 및 제2 레프트 엔드 신호들이 모두 인에이블될 때, 상기 제1 레프트 플래그 신호를 로직 로우로 인에이블시키고, 제1 및 제2 라이트 엔드 신호들이 모두 인에이블될 때, 상기 제1 라이트 플래그 신호를 로직 로우로 인에이블시키고,
    상기 리셋 제어부는 상기 제1 레프트 플래그 신호와 상기 제1 라이트 플래그 신호 중 하나가 로직 로우로 인에이블될 때, 상기 제1 서브 리셋 신호를 인에이블시키는 DLL.
  15. 제1항에 있어서, 상기 제2 지연 회로부는,
    상기 메인 리셋 신호 또는 상기 제2 서브 리셋 신호에 응답하여 리셋 되고, 상기 제3 검출 신호에 응답하여, 제1 레프트 쉬프트 신호 및 제1 라이트 쉬프트 신호 중 하나와, 제2 레프트 쉬프트 신호 및 제2 라이트 쉬프트 신호 중 하나를 발생 하고, 상기 제4 검출 신호에 응답하여, 보간 제어 신호를 발생하는 딜레이 제어부; 및
    상기 메인 리셋 신호 또는 상기 제2 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 레프트 쉬프트 신호 및 상기 제1 라이트 쉬프트 신호 중 하나와, 상기 제2 레프트 쉬프트 신호 및 상기 제2 라이트 쉬프트 신호 중 하나에 응답하여, 상기 제2 지연 시간을 조절함으로써 제1 락킹 동작을 실행하고, 상기 보간 제어 신호에 응답하여, 제3 지연 시간을 조절함으로써 제2 락킹 동작을 실행하고, 조절된 상기 제2 및 제3 지연 시간 동안 상기 입력 클럭 신호를 지연시켜 상기 제2 지연 클럭 신호를 출력하는 딜레이부를 포함하고,
    상기 딜레이부는, 상기 제2 지연 시간이 최대일 때, 상기 제1 또는 제2 레프트 쉬프트 신호를 수신하면, 상기 제2 레프트 플래그 신호를 발생하고, 상기 제2 지연 시간이 최소일 때, 상기 제1 또는 제2 라이트 쉬프트 신호를 수신하면, 상기 제2 라이트 플래그 신호를 발생하는 DLL.
  16. 제15항에 있어서, 상기 딜레이부는,
    상기 메인 리셋 신호 또는 상기 제2 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 레프트 쉬프트 신호 또는 상기 제1 라이트 쉬프트 신호에 응답하여, 제1 내지 제M(M은 정수) 상위 선택 신호들을 발생하는 제1 선택부;
    상기 메인 리셋 신호 또는 상기 제2 서브 리셋 신호에 응답하여 리셋 되고, 상기 제2 레프트 쉬프트 신호 또는 상기 제2 라이트 쉬프트 신호에 응답하여, 제1 내지 제L(L은 정수) 하위 선택 신호들을 발생하는 제2 선택부;
    상기 제1 내지 제M 상위 선택 신호들에 응답하여 조절되는 제1 설정 시간 동안 상기 입력 클럭 신호를 지연시키고, 그 지연된 신호를 제1 내부 지연 클럭 신호로서 출력하는 제1 지연부;
    상기 제1 내지 제L 하위 선택 신호들에 응답하여 조절되는 제2 설정 시간 동안 상기 입력 클럭 신호를 지연시키고, 그 지연된 신호를 제2 내부 지연 클럭 신호로서 출력하는 제2 지연부;
    상기 제1 및 제2 내부 지연 클럭 신호들에 응답하여, 상기 제2 지연 클럭 신호를 발생하고, 상기 보간 제어 신호에 응답하여 조절되는 상기 제3 지연 시간 이 후 상기 제2 지연 클럭 신호를 출력하는 위상 보간기; 및
    제1 및 제2 레프트 엔드 신호들에 응답하여 상기 제2 레프트 플래그 신호를 발생하고, 제1 및 제2 라이트 엔드 신호들에 응답하여 상기 제2 라이트 플래그 신호를 발생하는 플래그 신호 출력부를 포함하고,
    상기 제1 및 제2 설정 시간이 증가할 때, 상기 제2 지연 시간이 증가하는 DLL.
  17. 제16항에 있어서,
    상기 제1 선택부는 상기 제1 레프트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제M 상위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제1 상위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제1 라이트 쉬프트 신 호를 수신할 때마다, 상기 제1 내지 제M 상위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제M 상위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제1 상위 선택 신호가 인에이블될 때, 상기 제1 레프트 쉬프트 신호를 수신하면, 상기 제1 레프트 엔드 신호를 출력하고, 상기 제M 상위 선택 신호가 인에이블될 때, 상기 제1 라이트 쉬프트 신호를 수신하면, 상기 제1 라이트 엔드 신호를 출력하고,
    상기 제2 선택부는 상기 제2 레프트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제L 하위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제1 하위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제2 라이트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제L 하위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제L 하위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제1 하위 선택 신호가 인에이블될 때, 상기 제2 레프트 쉬프트 신호를 수신하면, 상기 제2 레프트 엔드 신호를 출력하고, 상기 제L 하위 선택 신호가 인에이블될 때, 상기 제2 라이트 쉬프트 신호를 수신하면, 상기 제2 라이트 엔드 신호를 출력하고,
    상기 제1 내지 제M 상위 선택 신호들 중 하나가 인에이블될 때, 나머지 상위 선택 신호들은 디세이블되고, 상기 제1 내지 제L 하위 선택 신호들 중 하나가 인에이블될 때, 나머지 하위 선택 신호들은 디세이블되는 DLL.
  18. 제16항에 있어서,
    상기 제1 지연부는 서로 직렬로 연결되고, 상기 제1 내지 제M 상위 선택 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되는 제1 내지 제M 상위 단위 지연부들을 포함하고, 상기 제1 내지 제M 상위 단위 지연부들은 각각 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 제1 내지 제M 상위 출력 신호들을 각각 출력하고, 상기 제2 내지 제M 상위 단위 지연부들은 상기 제1 내지 제M-1 상위 출력 신호들에 각각 더 응답하여 인에이블되거나 또는 디세이블되고,
    상기 제2 지연부는 서로 직렬로 연결되고, 상기 제1 내지 제L 하위 선택 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되는 제1 내지 제L 하위 단위 지연부들을 포함하고, 상기 제1 내지 제L 하위 단위 지연부들 각각은 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 제1 내지 제L 하위 출력 신호들을 각각 출력하고, 상기 제2 내지 제L 하위 단위 지연부들은 상기 제1 내지 제L-1 하위 출력 신호들에 각각 더 응답하여 인에이블되거나 또는 디세이블되고,
    상기 제2 단위 지연부들의 수는 상기 제1 단위 지연부들의 수보다 더 큰 DLL.
  19. 제18항에 있어서,
    상기 제2 내지 제M-1 상위 단위 지연부들 중 하나가 인에이블될 때, 그 인에이블된 하나와 상기 제M 상위 단위 지연부 사이에 연결된 상위 단위 지연부(들), 및 상기 제M 상위 단위 지연부가 인에이블되고, 상기 제1 상위 단위 지연부와 상기 인에이블된 하나 사이에 연결된 상위 단위 지연부(들), 및 상기 제1 상위 단위 지연부가 디세이블되고,
    상기 제1 설정 시간은 상기 인에이블된 상위 단위 지연부들에 의한 지연 시간이고,
    상기 입력 클럭 신호는 상기 디세이블된 상위 단위 지연부들을 바이패스하고, 상기 인에이블된 상위 단위 지연부들에 의해 상기 제1 설정 시간 동안 지연되는 DLL.
  20. 제18항에 있어서,
    상기 제2 내지 제L-1 하위 단위 지연부들 중 하나가 인에이블될 때, 그 인에이블된 하나와 상기 제L 하위 단위 지연부 사이에 연결된 하위 단위 지연부(들), 및 상기 제L 하위 단위 지연부가 인에이블되고, 상기 제1 하위 단위 지연부와 상기 인에이블된 하나 사이에 연결된 하위 단위 지연부(들), 및 상기 제1 하위 단위 지연부가 디세이블되고,
    상기 제2 설정 시간은 상기 인에이블된 하위 단위 지연부들에 의한 지연 시간이고,
    상기 입력 클럭 신호는 상기 디세이블된 하위 단위 지연부들을 바이패스하고, 상기 인에이블된 하위 단위 지연부들에 의해 상기 제2 설정 시간 동안 지연되는 DLL.
  21. 제17항에 있어서,
    상기 플래그 신호 출력부는 상기 제1 및 제2 레프트 엔드 신호들이 모두 인에이블될 때, 상기 제2 레프트 플래그 신호를 로직 로우로 인에이블시키고, 제1 및 제2 라이트 엔드 신호들이 모두 인에이블될 때, 상기 제2 라이트 플래그 신호를 로직 로우로 인에이블시키고,
    상기 리셋 제어부는 상기 제2 레프트 플래그 신호와 상기 제2 라이트 플래그 신호 중 하나가 로직 로우로 인에이블될 때, 상기 제2 서브 리셋 신호를 인에이블시키는 DLL.
  22. 입력 클럭 신호와 기준 클럭 신호 간의 위상 차를 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호를 출력하는 위상 검출기;
    메인 리셋 신호 또는 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 및 제2 검출 신호들에 응답하여 제1 지연 시간을 조절하고, 조절된 상기 제1 지연 시간 동안 상기 입력 클럭 신호를 지연시켜 지연 클럭 신호를 출력하는 지연 회로부; 및
    레프트 플래그 신호 또는 라이트 플래그 신호와, 외부 리셋 신호, 및 디세이블 신호에 응답하여, 상기 메인 리셋 신호 또는 상기 서브 리셋 신호를 발생하는 리셋 제어부를 포함하고,
    상기 지연 회로부는, 상기 제1 지연 시간이 최대로 조절될 때, 상기 레프트 플래그 신호를 발생하고, 상기 제1 지연 시간이 최소로 조절될 때, 상기 라이트 플래그 신호를 발생하는 DLL.
  23. 제22항에 있어서,
    외부 클럭 신호를 수신하고, 상기 입력 클럭 신호를 출력하는 클럭 버퍼;
    상기 메인 리셋 신호에 응답하여 리셋 되고, 상기 지연 클럭 신호를 지연시켜 상보 클럭 신호들을 출력하는 프리 DCC부;
    상기 상보 클럭 신호들 각각의 듀티 비를 정정하여, 내부 클럭 신호를 출력하는 DCC부;
    상기 내부 클럭 신호를 설정된 시간 동안 지연시켜, 상기 기준 클럭 신호를 출력하는 리플리카 딜레이부; 및
    상기 내부 클럭 신호들을 수신하고, 스탠바이 모드 신호에 응답하여, 상기 내부 클럭 신호들을 출력하거나 또는 출력하지 않는 출력 드라이버를 더 포함하는 DLL.
  24. 제22항에 있어서,
    상기 리셋 제어부는 셀프 리프레쉬 신호와 파워-업 신호에 더 응답하여, 상기 메인 리셋 신호 또는 상기 서브 리셋 신호를 발생하는 DLL.
  25. 제24항에 있어서, 상기 리셋 제어부는,
    상기 셀프 리프레쉬 신호, 상기 파워-업 신호, 상기 외부 리셋 신호, 및 상기 디세이블 신호에 응답하여, 상기 메인 리셋 신호를 출력하는 제1 로직 회로; 및
    상기 메인 리셋 신호와, 상기 레프트 플래그 신호 또는 상기 라이트 플래그 신호에 응답하여, 상기 서브 리셋 신호를 출력하는 제2 로직 회로를 포함하는 DLL.
  26. 제25항에 있어서,
    상기 제1 로직 회로는, 상기 셀프 리프레쉬 신호, 상기 파워-업 신호, 및 상기 외부 리셋 신호 중 어느 하나 또는 일부가 로직 하이일 때, 상기 메인 리셋 신호를 펄스 신호 형태로 인에이블시키고, 상기 디세이블 신호가 로직 하이일 때, 상기 메인 리셋 신호를 연속적으로 인에이블시키고,
    상기 메인 리셋 신호가 펄스 신호 형태로 인에이블될 때, 상기 지연 회로부가 리셋 되고, 상기 메인 리셋 신호가 연속적으로 인에이블될 때, 상기 지연 회로부가 디세이블되는 DLL.
  27. 제25항에 있어서,
    상기 제2 로직 회로는 상기 메인 리셋 신호가 인에이블되거나, 또는 상기 레프트 플래그 신호 또는 상기 라이트 플래그 신호가 로직 로우로 인에이블될 때, 상기 서브 리셋 신호를 인에이블시키고,
    상기 지연 회로부는 상기 제1 지연 시간이 최대로 될 때, 상기 레프트 플래그 신호를 로직 로우로 인에이블시키고, 상기 제1 지연 시간이 최소로 될 때, 상기 라이트 플래그 신호를 로직 로우로 인에이블시키고, 상기 서브 리셋 신호가 인에이블될 때 리셋 되고,
    상기 지연 회로부가 리셋 될 때, 상기 제1 지연 시간이 설정된 시간으로 변경되고, 상기 설정된 시간은 상기 제1 지연 시간의 최소 시간 보다 길고 상기 제1 지연 시간의 최대 시간 보다 짧은 DLL.
  28. 제22항에 있어서, 상기 지연 회로부는,
    상기 메인 리셋 신호 또는 상기 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 검출 신호에 응답하여, 제1 레프트 쉬프트 신호 및 제1 라이트 쉬프트 신호 중 하나와, 제2 레프트 쉬프트 신호 및 제2 라이트 쉬프트 신호 중 하나를 발생하고, 상기 제2 검출 신호에 응답하여, 보간 제어 신호를 발생하는 딜레이 제어부; 및
    상기 메인 리셋 신호 또는 상기 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 레프트 쉬프트 신호 및 상기 제1 라이트 쉬프트 신호 중 하나와, 상기 제2 레프트 쉬프트 신호 및 상기 제2 라이트 쉬프트 신호 중 하나에 응답하여, 상기 제1 지연 시간을 조절함으로써 제1 락킹 동작을 실행하고, 상기 보간 제어 신호에 응답하여, 제2 지연 시간을 조절함으로써 제2 락킹 동작을 실행하고, 조절된 상기 제1 및 제2 지연 시간 동안 상기 입력 클럭 신호를 지연시켜 상기 지연 클럭 신호를 출력하는 딜레이부를 포함하고,
    상기 딜레이부는, 상기 제1 지연 시간이 최대일 때, 상기 제1 또는 제2 레프트 쉬프트 신호를 수신하면, 상기 레프트 플래그 신호를 발생하고, 상기 제1 지연 시간이 최소일 때, 상기 제1 또는 제2 라이트 쉬프트 신호를 수신하면, 상기 라이트 플래그 신호를 발생하는 DLL.
  29. 제28항에 있어서, 상기 딜레이부는,
    상기 메인 리셋 신호 또는 상기 서브 리셋 신호에 응답하여 리셋 되고, 상기 제1 레프트 쉬프트 신호 또는 상기 제1 라이트 쉬프트 신호에 응답하여, 제1 내지 제M(M은 정수) 상위 선택 신호들을 발생하는 제1 선택부;
    상기 메인 리셋 신호 또는 상기 서브 리셋 신호에 응답하여 리셋 되고, 상기 제2 레프트 쉬프트 신호 또는 상기 제2 라이트 쉬프트 신호에 응답하여, 제1 내지 제L(L은 정수) 하위 선택 신호들을 발생하는 제2 선택부;
    상기 제1 내지 제M 상위 선택 신호들에 응답하여 조절되는 제1 설정 시간 동안 상기 입력 클럭 신호를 지연시키고, 그 지연된 신호를 제1 내부 지연 클럭 신호로서 출력하는 제1 지연부;
    상기 제1 내지 제L 하위 선택 신호들에 응답하여 조절되는 제2 설정 시간 동안 상기 입력 클럭 신호를 지연시키고, 그 지연된 신호를 제2 내부 지연 클럭 신호로서 출력하는 제2 지연부;
    상기 제1 및 제2 내부 지연 클럭 신호들에 응답하여, 상기 지연 클럭 신호를 발생하고, 상기 보간 제어 신호에 응답하여 조절되는 상기 제2 지연 시간 이 후 상기 지연 클럭 신호를 출력하는 위상 보간기; 및
    제1 및 제2 레프트 엔드 신호들에 응답하여 상기 레프트 플래그 신호를 발생 하고, 제1 및 제2 라이트 엔드 신호들에 응답하여 상기 라이트 플래그 신호를 발생하는 플래그 신호 출력부를 포함하고,
    상기 제1 및 제2 설정 시간이 증가할 때, 상기 제1 지연 시간이 증가하는 DLL.
  30. 제29항에 있어서,
    상기 제1 선택부는 상기 제1 레프트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제M 상위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제1 상위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제1 라이트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제M 상위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제M 상위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제1 상위 선택 신호가 인에이블될 때, 상기 제1 레프트 쉬프트 신호를 수신하면, 상기 제1 레프트 엔드 신호를 출력하고, 상기 제M 상위 선택 신호가 인에이블될 때, 상기 제1 라이트 쉬프트 신호를 수신하면, 상기 제1 라이트 엔드 신호를 출력하고,
    상기 제2 선택부는 상기 제2 레프트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제L 하위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제1 하위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키고, 상기 제2 라이트 쉬프트 신호를 수신할 때마다, 상기 제1 내지 제L 하위 선택 신호들 중 현재 인에이블된 어느 하나로부터 상기 제L 하위 선택 신호 방향으로 하나씩 선택적으로 인에이블시키 고, 상기 제1 하위 선택 신호가 인에이블될 때, 상기 제2 레프트 쉬프트 신호를 수신하면, 상기 제2 레프트 엔드 신호를 출력하고, 상기 제L 하위 선택 신호가 인에이블될 때, 상기 제2 라이트 쉬프트 신호를 수신하면, 상기 제2 라이트 엔드 신호를 출력하는 DLL.
  31. 제29항에 있어서,
    상기 제1 지연부는 서로 직렬로 연결되고, 상기 제1 내지 제M 상위 선택 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되는 제1 내지 제M 상위 단위 지연부들을 포함하고, 상기 제1 내지 제M 상위 단위 지연부들은 각각 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 제1 내지 제M 상위 출력 신호들을 각각 출력하고, 상기 제2 내지 제M 상위 단위 지연부들은 상기 제1 내지 제M-1 상위 출력 신호들에 각각 더 응답하여 인에이블되거나 또는 디세이블되고,
    상기 제2 지연부는 서로 직렬로 연결되고, 상기 제1 내지 제L 하위 선택 신호들에 각각 응답하여 인에이블되거나 또는 디세이블되는 제1 내지 제L 하위 단위 지연부들을 포함하고, 상기 제1 내지 제L 하위 단위 지연부들 각각은 인에이블될 때, 입력되는 신호들을 각각 단위 지연 시간 동안 지연시키고, 제1 내지 제L 하위 출력 신호들을 각각 출력하고, 상기 제2 내지 제L 하위 단위 지연부들은 상기 제1 내지 제L-1 하위 출력 신호들에 각각 더 응답하여 인에이블되거나 또는 디세이블되고,
    상기 제2 단위 지연부들의 수는 상기 제1 단위 지연부들의 수보다 더 큰 DLL.
  32. 제31항에 있어서,
    상기 제2 내지 제M-1 상위 단위 지연부들 중 하나가 인에이블될 때, 그 인에이블된 하나와 상기 제M 상위 단위 지연부 사이에 연결된 상위 단위 지연부(들), 및 상기 제M 상위 단위 지연부가 인에이블되고, 상기 제1 상위 단위 지연부와 상기 인에이블된 하나 사이에 연결된 상위 단위 지연부(들), 및 상기 제1 상위 단위 지연부가 디세이블되고,
    상기 제1 설정 시간은 상기 인에이블된 상위 단위 지연부들에 의한 지연 시간이고,
    상기 입력 클럭 신호는 상기 디세이블된 상위 단위 지연부들을 바이패스하고, 상기 인에이블된 상위 단위 지연부들에 의해 상기 제1 설정 시간 동안 지연되는 DLL.
  33. 제31항에 있어서,
    상기 제2 내지 제L-1 하위 단위 지연부들 중 하나가 인에이블될 때, 그 인에이블된 하나와 상기 제L 하위 단위 지연부 사이에 연결된 하위 단위 지연부(들), 및 상기 제L 하위 단위 지연부가 인에이블되고, 상기 제1 하위 단위 지연부와 상기 인에이블된 하나 사이에 연결된 하위 단위 지연부(들), 및 상기 제1 하위 단위 지 연부가 디세이블되고,
    상기 제2 설정 시간은 상기 인에이블된 하위 단위 지연부들에 의한 지연 시간이고,
    상기 입력 클럭 신호는 상기 디세이블된 하위 단위 지연부들을 바이패스하고, 상기 인에이블된 하위 단위 지연부들에 의해 상기 제2 설정 시간 동안 지연되는 DLL.
  34. 제30항에 있어서,
    상기 플래그 신호 출력부는 상기 제1 및 제2 레프트 엔드 신호들이 모두 인에이블될 때, 상기 제1 레프트 플래그 신호를 로직 로우로 인에이블시키고, 제1 및 제2 라이트 엔드 신호들이 모두 인에이블될 때, 상기 제1 라이트 플래그 신호를 로직 로우로 인에이블시키고,
    상기 리셋 제어부는 상기 레프트 플래그 신호와 상기 라이트 플래그 신호 중 하나가 로직 로우로 인에이블될 때, 상기 서브 리셋 신호를 인에이블시키는 DLL.
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