JP2005159822A - 半導体集積回路装置およびデジタルカメラシステム - Google Patents

Abstract

【課題】 電源電圧などにのるノイズの外乱などが生じても安定してクロックを生成する。
【解決手段】 ＤＬＬ回路１には、クロック未到達検出回路１０、クロックカウンタ１１および制御電圧リセット用トランジスタ１２が設けられている。クロック未到達検出回路１０は、ある一定期間、遅延回路２のクロック数をカウントし、その結果から遅延回路２の遅延素子へのクロック未到達を検出する。クロックカウンタ１１は、検出信号が入力された際に、基本クロックをカウントし、ある期間、制御電圧用動作信号を出力する。制御電圧リセット用トランジスタ１２は、制御電圧用動作信号を受けて電源電圧ＶＣＣを遅延回路２の各遅延素子にそれぞれ供給する。それにより、遅延回路２の遅延素子へのクロックの未到達が生じても、確実に正常ロックに復帰させることができる。
【選択図】 図１

Description

本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路におけるクロックの生成技術に関し、特に、ＤＬＬ回路の疑似ロック防止および高精度で安定したクロック生成技術に適用して有効な技術に関するものである。

現在、Ａ／Ｄ変換器を含む前処理用ＬＳＩは、用途としてデジタルスチルカメラだけでなく、カメラ付き携帯電話などへ拡大している。そのため、タイミング調整の高精度化の要求が高まりつつある。

この前処理用ＬＳＩでは、サンプリングクロックの調整用としてＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を搭載することにより、高精度化を実現している。

ＤＬＬ回路は、ロック用遅延回路、出力用遅延回路、１／２分周器、位相比較器、チャージポンプ、およびループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧および温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。

このようなＤＬＬ回路において、外部入力される基本クロックは、１／２分周器に入力される。この１／２分周器では、基本クロックに対して周期が２倍となるクロックをロック用遅延回路に出力するとともに、インバータを介して位相比較器に出力する。

１／２分周器、およびインバータは、正常ロック範囲を拡大する役割を持つ。すなわち、直接位相比較器に基本クロックを入力させた場合、正常ロック範囲は０．５Ｔ〜１．５Ｔ（Ｔは基本クロック周期）であるのに対し、１／２分周されたクロックがインバータを介して位相比較器に入力される場合、正常ロック範囲は０〜２Ｔと２倍に拡大することになり、２周期でのロックである疑似ロックを防止している。

さらに、１／２分周器をパルス幅固定分周器に置換することで、正常ロック範囲を拡大し、２周期以上での疑似ロックを防止できる。ここで、パルス幅固定分周器とは、パルス幅を基本クロック１周期に固定し、周期のみ分周比に応じて拡大したクロック波形を生成する機能を持つ分周器と定義する。

ロック用遅延回路は、チャージポンプ出力の制御電圧端子に与えられた電圧（以下、制御電圧という）で所定の時間だけ遅延したクロック（以下、遅延クロックという）を出力する。

このロック用遅延回路においては、疑似ロック防止のために遅延回路の遅延時間に上限を持たせた構成となっている。この場合、電源電圧側にはＰＭＯＳトランジスタ、グランド側にはＮＭＯＳトランジスタがそれぞれ接続されており、インバータには、ＰＭＯＳトランジスタ、ならびにＮＭＯＳトランジスタを介して電源電圧が供給される。遅延回路は、この基本構造のインバータを複数段直列接続して形成する。

グランド側トランジスタは、制御電圧で制御する。電源電圧側トランジスタのゲート電圧は、制御電圧を入力とするカレントミラー回路で生成した制御電圧で制御する。制御信号によって、インバータの電流を変化させて遅延時間を制御する。

しかし、このままでは、グランド側トランジスタの制御電圧が０Ｖになるとインバータの電流は０となり、遅延時間は無限大となる。これを防止するため、電源電圧側トランジスタ、およびグランド側トランジスタにそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを並列接続し、定電流源として働くようそれらのゲート電圧を設定する。その結果、グランド側トランジスタの制御電圧が０Ｖでもインバータには電流が流れるため、遅延時間の上限を持たせることができる。

位相比較器は、基本クロックに対してロックした遅延時間より遅延クロックが遅い場合、ＵＰパルスを、また、その逆の場合にはＤＯＷＮパルスをチャージポンプに与える。

チャージポンプは、位相比較器の出力であるＵＰ、およびＤＯＷＮパルスに応じて、充電電流、または放電電流をパルス状に発生させる。このチャージポンプの充放電電流は、ループフィルタによって時間積分され、制御電圧を作り出す。

ＵＰ、およびＤＯＷＮパルスのいずれも出なくなる状態が、遅延クロックが基本クロックの１周期分遅延した状態であり、この状態でループは安定する。

ところが、上記のようなＤＬＬ回路によるサンプリングクロックの生成技術では、次のような問題点があることが本発明者により見い出された。

すなわち、前述したＤＬＬ回路におけるロック用遅延素子は、１／２分周されたクロックで動作するために、該クロックを直接取り出すだけでは、基本クロックと同じ周期でタイミング調整されたクロックを得ることができないという問題がある。

その対策として、本発明者は、図１４に示すように、１／２分周器を取り除くことにより、ロック用遅延素子から直接クロックを取り出すＤＬＬ回路１００について先に検討した。

この場合、ＤＬＬ回路１００は、遅延回路１０１、位相比較器１０２、疑似ロック防止回路１０３、チャージポンプ１０４、ループフィルタ１０５、クロック信号出力部１０６、ならびに遅延検出回路１０７から構成されている。

遅延回路１０１は、複数の遅延素子１０１ａが直列接続された構成からなる。遅延素子１０１ａは、２つのインバータ、４つのＰＭＯＳトランジスタならびに４つのＮＭＯＳトランジスタから構成されている。２つのインバータは直列接続されている。

疑似ロック防止回路１０３は、位相比較器１０２とチャージポンプ１０４との間に接続されている。この疑似ロック防止回路１０３は、遅延検出回路１０７から出力された制御信号Ｃ１００および制御信号Ｃ１０１に基づいて位相比較器１０２のＵＰおよびＤＯＷＮパルスを出力制御する。

また、遅延検出回路１０７に設けられた複数の入力部には、遅延回路１０１における複数の遅延素子１０１ａ各段の出力部がそれぞれ接続されている。遅延検出回路１０７は、遅延素子１０１ａの遅延時間を検出し、その検出結果に応じて制御信号Ｃ１００および制御信号Ｃ１０１を出力する。

このＤＬＬ回路１００では、遅延素子１０１ａの段数が多い場合、外乱によってループフィルタ１０５が生成する制御電圧がグランド側に動くと、遅延素子１０１ａの最終段までクロックが到達せずに正常動作しなくなるという課題が判明した。これは、ライズエッジとフォールエッジとの遅延時間が等しくないことに起因する。

図１５は、ライズエッジとフォールエッジとの遅延時間が等しい場合の遅延素子１０１ａ各段のクロック波形を示した説明図であり、図１６は、ライズエッジとフォールエッジとの遅延時間が等しくない場合の遅延素子１０１ａ各段におけるクロック波形を示した説明図である。図１５、図１６においては、左側に総段数が４０段の遅延素子を示し、右側に各々の遅延素子の出力部から出力されるクロック信号をそれぞれ示している。

図１６に示すように、遅延素子１０１ａの段数が多くなるにつれて、ライズエッジとフォールエッジとの遅延時間のずれが大きくなっている。ライズエッジ同士で位相を合わせるＤＬＬ回路では、ライズエッジの遅延時間に対してフォールエッジの遅延時間が大きい場合、遅延素子１０１ａの段数が多くなるにつれてデューティ比は大きくなり、最終段ではＨｉ信号固定になる恐れがある。また、逆にライズエッジの遅延時間に対してフォールエッジの遅延時間が小さい場合、Ｌｏ信号固定になる恐れがある。

図１５、図１６では、正常ロックを例に示したが、遅延時間が遅い場合にライズエッジ、およびフォールエッジとの遅延時間不均衡は顕著になる。そのため、たとえクロックが遅延素子最終段まで到達し正常ロックしていたとしても、外乱により、制御電圧がグランド側に動き、遅延時間が増大したとき、クロック未到達に陥り、正常ロックに復帰しないことになる。

ライズエッジ、およびフォールエッジの遅延時間不均衡の原因は、ひとつには遅延素子の基本構造で、偶数段目と奇数段目で負荷が異なることであり、もう一つは、ＰＭＯＳトランジスタ側とＮＭＯＳトランジスタ側とで駆動能力が異なることである。前者は面積、後者はプロセスばらつきに制約がある。

本発明の目的は、ノイズなどの外乱などが生じても安定してクロックを生成することのできる半導体集積回路装置およびデジタルカメラシステムを提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、基本クロックと、直列接続された複数の遅延素子を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する第１の遅延回路から出力される遅延クロックとを比較し、その比較結果に基づいて該第１の遅延回路の遅延クロックの遅延時間を制御する位相比較部を含むＤＬＬ回路を有した半導体集積回路装置であって、ＤＬＬ回路は、第１の遅延回路における２段目以降の遅延素子へのクロック未到達を検出し、複数の遅延素子の遅延時間が短くなるように制御するクロック未到達検出制御手段を備えたものである。

また、本発明は、複数の遅延素子が直列接続された構成からなり、基本クロックを分周して反転した分周反転クロックから、ロック用遅延クロックを生成する第１の遅延回路と、分周反転クロックと第１の遅延回路が生成した遅延クロックとを比較し、その比較結果に基づいて第１の遅延回路のロック用遅延クロックの遅延時間を制御する位相比較部とを含むＤＬＬ回路を有した半導体集積回路装置であって、該ＤＬＬ回路は、第１の遅延回路における２段目以降の遅延素子へのクロック未到達を検出し、複数の遅延素子の遅延時間が短くなるように制御するクロック未到達検出制御手段と、複数の遅延素子が直列接続された構成からなり、基本クロックから、出力用遅延クロックを生成する第２の遅延回路とを備え、第２の遅延回路は、位相比較部から出力される制御電圧を受けて、出力用遅延クロックの遅延時間を調整するものである。

また、本願のその他の発明の概要を簡単に示す。

本発明のデジタルカメラシステムは、サンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、該差電圧検出部に供給するサンプリングクロックを生成するＤＬＬ回路とを備えたものである。

さらに、本発明のデジタルカメラシステムは、第１のサンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、第２のサンプリングクロックに同期して、差電圧検出部から出力された差電圧を増幅する差電圧増幅部と、第３のサンプリングクロックに同期して、差電圧増幅部が増幅した差電圧をデジタル値に変換するＡ／Ｄ変換器と、第１〜第３のサンプリングクロックを生成するＤＬＬ回路とを備えたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）クロック未到達によってＤＬＬ回路が正常ロックに復帰しないとう現象を確実に防止することができるので、該ＤＬＬ回路の信頼性を向上させることができる。

（２）また、上記（１）により、デジタルカメラシステムなどの性能を大幅に向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１によるＤＬＬ回路のブロック図、図２は、図１のＤＬＬ回路に設けられた遅延素子の構成を示す説明図、図３は、図１のＤＬＬ回路に設けられたクロック未到達検出回路の構成の一例を示す回路図、図４は、図３のクロック未到達検出回路における入出力波形のタイミングチャート、図５は、図３のクロック未到達検出回路に設けられた２ビットカウンタにおける出力結果を示す説明図、図６は、図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムにおける画像前処理部のブロック図、図７は、図６の画像前処理部におけるタイミングチャートである。

本実施の形態１において、シリコンなどの１つの半導体基板上に設けられた半導体集積回路装置に設けられたＤＬＬ回路１は、図１に示すように、遅延回路（第１の遅延回路）２、位相比較器（位相比較部、位相比較器）３、疑似ロック防止回路４、チャージポンプ（位相比較部、電流生成部）５、ループフィルタ（位相比較部、制御電圧生成部）６、遅延検出回路（遅延検出部）７、クロック信号出力部８、クロック発生器９、クロック未到達検出回路（クロック未到達検出制御手段）１０、クロックカウンタ（クロック未到達検出制御手段、クロックカウンタ部）１１および制御電圧リセット用トランジスタ（クロック未到達検出制御手段、制御電圧リセット部）１２から構成される。

遅延回路２の入力部、位相比較器３の一方の入力部、クロック未到達検出回路１０の一方の入力部およびクロックカウンタ１１には、クロック発生器９から出力される基本クロックがそれぞれ入力されるように接続されている。遅延回路２の出力部には、位相比較器３の他方の入力部ならびにクロック未到達検出回路１０の他方の入力部がそれぞれ接続されている。

クロック未到達検出回路１０は、ある一定期間、遅延回路２のクロック数をカウントし、そのカウント数がある値以下であればクロック未到達と検出する。位相比較器３は、基本クロックと遅延回路２から出力された遅延クロックとの位相差を比較し、ＵＰパルス、ＤＯＷＮパルスを生成する。

位相比較器３には、疑似ロック防止回路４が接続されている。疑似ロック防止回路４は、遅延検出回路７から出力された制御信号Ｃ１および制御信号Ｃ２に基づいて位相比較器３のＵＰおよびＤＯＷＮパルスを出力制御する。

疑似ロック防止回路４には、チャージポンプ５が接続されており、該チャージポンプ５には、ループフィルタ６の入力部が接続されている。チャージポンプ５は、疑似ロック防止回路４から出力されるＵＰまたはＤＯＷＮパルスに応じて、充電電流または放電電流をパルス状にそれぞれ発生させる電流生成部としての役割を持つ。

ループフィルタ６の出力部には、遅延回路２が接続されている。ループフィルタ６は、チャージポンプ５が発生した充放電電流を時間積分して制御電圧ＣＮＴＬを生成し、遅延回路２に出力する制御電圧生成部としての役割を持つ。また、ループフィルタを構成する容量素子は半導体集積回路装置１の外側に設けられてもよい。そうする事により半導体集積回路装置１の面積を削減できる。

遅延回路２は、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。この遅延回路２は、複数の基本単位が直列接続された構成からなる。以下、この基本単位を遅延素子と定義し、その構成および動作を説明する。

遅延素子は、図２に示すように、２つのインバータＩｖ１，Ｉｖ２、４つのＰＭＯＳトランジスタＴｐ１〜Ｔｐ４ならびに４つのＮＭＯＳトランジスタＴｎ１〜Ｔｎ４から構成されている。２つのインバータＩｖ１，Ｉｖ２は直列接続されている。

初段のインバータＩｖ１は、並列接続された２つのＰＭＯＳトランジスタＴｐ１，Ｔｐ２および並列接続された２つのＮＭＯＳトランジスタＴｎ１，Ｔｎ２を介して電源電圧ＶＣＣおよび基準電位であるグランドＶＳＳにそれぞれ接続されている。

後段のインバータＩｖ２も同じく、並列接続された２つのＰＭＯＳトランジスタＴｐ３，Ｔｐ４および並列接続された２つのＮＭＯＳトランジスタＴｎ３，Ｔｎ４を介して電源電圧ＶＣＣおよびグランドＶＳＳにそれぞれ接続されている。

並列接続されたトランジスタＴｎ１〜Ｔｎ４のうち、トランジスタ（第１の電流源）Ｔｎ１，Ｔｎ３のゲートには、ループフィルタ６から出力される制御電圧ＣＮＴＬがそれぞれ入力されている。

また、並列接続されたＰＭＯＳトランジスタＴｐ１〜Ｔｐ４のうち、ＰＭＯＳトランジスタ（第１の電流源）Ｔｐ１，Ｔｐ３のゲートには、制御電圧ＣＮＴＬＢがそれぞれ入力される。制御電圧ＣＮＴＬＢは、カレントミラー回路で制御電圧ＣＮＴＬから生成し、前述したトランジスタＴｎ１，Ｔｎ３のドレインソース電流とトランジスタＴｐ１，Ｔｐ３のドレインソース電流とを常に等しくする。

また、トランジスタ（第２の電流源）Ｔｐ２，Ｔｐ４のゲートには、バイアス電圧ＢＩＡＳＰが、トランジスタ（第２の電流源）Ｔｎ２，Ｔｎ４のゲートには、バイアス電圧ＢＩＡＳＮがそれぞれ入力される。

バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮは、別途生成した定電流およびカレントミラー回路により生成し、トランジスタＴｐ２，Ｔｐ４のドレインソース電流とトランジスタＴｎ２，Ｔｎ４のドレインソース電流とを常に等しく、かつ一定とする。

そして、遅延回路２は制御電圧ＣＮＴＬによってインバータＩｖ１，Ｉｖ２の電流を変化させて遅延時間を制御する。

トランジスタＴｎ２，Ｔｎ４，Ｔｐ２，Ｔｐ４は、定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合でもインバータＩｖ１，Ｉｖ２に定電流成分があるため、遅延時間に上限をもたせることができる。

遅延回路２を構成する遅延素子格段の出力部には、遅延検出回路７に設けられた複数の入力部がそれぞれ接続されている。遅延検出回路７は、遅延素子の遅延時間を検出し、その検出結果に応じて制御信号Ｃ１および制御信号Ｃ２を出力する。

クロック信号出力部８は、セレクタ１３〜１７、インバータ１８，１９および否定論理積回路２０，２１から構成されている。セレクタ１３〜１７の入力部には、遅延素子各段の出力部がそれぞれ接続されており、遅延素子０段目（遅延素子初段の入力部）から最終段目までの出力信号のうち、任意に段数を選択して出力する。

セレクタ１３の出力部には、否定論理積回路２０の一方の入力部が接続されており、セレクタ１４の出力部には、インバータ１８の入力部が接続されている。インバータ１８の出力部には、否定論理積回路２０の他方の入力部が接続されている。

セレクタ１５の出力部には、否定論理積回路２１の一方の入力部が接続されており、セレクタ１６の出力部には、インバータ１９の入力部が接続されている。インバータ１９の出力部には、否定論理積回路２１の他方の入力部が接続されている。

そして、否定論理積回路２０，２１の出力部から出力される信号が、ＤＬＬ回路１のサンプリングクロックＳＰＳＩＧ，ＳＰＢＬＫとなる。また、セレクタ１４の出力部から出力される信号は、ＤＬＬ回路１のサンプリングクロック（第３のサンプリングクロック）ＡＤＣＫとなる。

サンプリングクロックＳＰＳＩＧ、ＳＰＢＬＫのライズエッジおよびフォールエッジのタイミングは、セレクタ１３〜１６によって独立に設定できる。また、サンプリングクロックＡＤＣＫはセレクタ１７によって位相が任意に設定できる。

クロック未到達検出回路１０の出力部には、クロックカウンタ１１の入力部が接続されている。クロックカウンタ１１の出力部には、制御電圧供リセット用トランジスタ１２のゲートが接続されている。

この制御電圧リセット用トランジスタ１２はＰＭＯＳからなり、一方の接続部には、電源電圧ＶＣＣが接続されており、該制御電圧リセット用トランジスタ１２の他方の接続部には、ループフィルタ６の出力部が接続されている。

クロックカウンタ１１は、クロック未到達検出回路１０から出力される検出信号が入力された際に、基本クロックをカウントし、ある一定期間、制御電圧用動作信号を出力する。

制御電圧リセット用トランジスタ１２は、クロックカウンタ１１から出力された制御電圧用動作信号に基づいて動作する。制御電圧リセット用トランジスタ１２がＯＮとなると、電源電圧ＶＣＣを制御電圧ＣＮＴＬとして遅延回路２の各遅延素子にそれぞれ供給する。

図３は、クロック未到達検出回路１０の回路構成の一例を示す図である。

クロック未到達検出回路１０は、１／８分周器（分周器）２２、２ビットカウンタ２３、排他的論理和回路（データ記憶出力部）２４，２５、論理積回路（データ記憶出力部）２６，２７、フリップフロップ（データ記憶出力部）２８，２９、インバータ（データ記憶出力部）３０および遅延バッファ（データ記憶出力部）３１から構成されている。

１／８分周器２２の入力部には、基本クロックが入力されるように接続されており、該１／８分周器２２の出力部には、論理積回路２６の一方の入力部、２ビットカウンタ２３のリセット端子ＲＳＴ、遅延バッファ３１の入力部およびインバータ３０の入力部がそれぞれ接続されている。論理積回路２６の他方の入力部には、遅延回路２の遅延クロックが入力されるように接続されている。

論理積回路２６の出力部には、ビットカウンタ２３の入力端子Ｄが接続されている。２ビットカウンタ２３の一方の出力部Ｂ０には、排他的論理和回路２４の一方の入力部が接続されている。排他的論理和回路２４の他方の入力部には、グランド（基準電位）ＶＳＳが接続されている。

また、２ビットカウンタ２３の他方の出力部Ｂ１には、排他的論理和回路２５の一方の入力部が接続されている。排他的論理和回路２４の他方の入力部には、電源電圧ＶＣＣが入力されるように接続されている。

排他的論理和回路２４，２５の出力部には、論理積回路２７の入力部がそれぞれ接続されており、該論理積回路２７の出力部には、フリップフロップ２８のクロック端子ＣＫが接続されている。

フリップフロップ２８のデータ端子Ｄには、電源電圧ＶＣＣが接続されており、該フリップフロップ２８の出力端子Ｑには、フリップフロップ２９のデータ端子Ｄが接続されている。フリップフロップ２８のリセット端子ＲＳＴには、遅延バッファ３１の出力部が接続されている。

遅延バッファ３１の役割は、フリップフロップ２８，２９の誤動作防止のためである。すなわち、フリップフロップ２８，２９の出力は、通常Ｈｉ信号であるのに対し、フリップフロップ２８が先にリセットされるとその出力ＱがＬｏ信号となり、その後フリップフロップ２９の出力ＱがＬｏ信号となって誤動作を引き起こす。そのため、後フリップフロップ２９のＣＫ端子がフリップフロップ２８のＲＳＴ端子より先に動作するよう遅延バッファを挿入する。

フリップフロップ２９のクロック端子ＣＫには、インバータ３０の出力部が接続されており、リセット端子ＲＳＴには、グランドＶＳＳが接続されている。そして、フリップフロップ２９の出力端子Ｑがクロック未到達検出回路１０の出力部ＯＵＴとなる。なお、出力部ＯＵＴを強制的にＬｏにリセットするには、フリップフロップ２９のリセット端子ＲＳＴを外部制御することで実現できる。つまり、リセット端子ＲＳＴがＬｏ信号の場合通常動作し、Ｈｉ信号の場合データ端子Ｄに関係なく出力端子ＱをＬｏ信号にリセットできる。

次に、本実施の形態におけるＤＬＬ回路１におけるクロック未到達検出回路１０の作用について説明する。

図４は、クロック未到達検出回路１０における入出力波形のタイミングチャートである。

まず、１／８分周器２２は、入力された基本クロックを１／８分周し、該１／８分周したクロックのＨｉ信号期間に遅延クロックのパルス数を２ビットカウンタ２３がカウントする。

そのカウント数が３以上の場合には正常動作と判断し、出力部ＯＵＴから出力される検出信号がＨｉ信号となる。また、カウント数が２以下の場合にはクロック未到達と判断し、出力部ＯＵＴから出力される検出信号がＬｏ信号となる。

２ビットカウンタ２３は、出力端子Ｂ０，Ｂ１からカウント結果を排他的論理和回路２４，２５の一方の入力部にそれぞれ出力する。排他的論理和回路２４，２５の他方の入力部には、グランドＶＳＳおよび電源電圧ＶＣＣがそれぞれ接続されているので、これら排他的論理和回路２４，２５の出力の論理積を論理積回路２７によって取ることにより、パルス数が２のときのみ論理積回路２７の出力がＨｉ信号となる。

図５は、２ビットカウンタ２３の出力端子Ｂ０，Ｂ１における出力結果を示す説明図である。

図示するように、パルス数が２以下の場合には、論理積回路２７の後段に接続されたフリップフロップ２８，２９により、遅延回路２のクロックが最終段まで到達していないと判断され、出力部ＯＵＴ（すなわちフリップフロップ２９の出力端子Ｑの出力）から出力される検出信号はＬｏ信号となる。

また、パルス数が３以上の場合には、遅延回路２のクロックが最終段まで到達していると判断し、出力部ＯＵＴからはＨｉ信号が出力される。

なお、ここでは、パルス数が３以上の場合にクロックが遅延回路２の最終段まで到達していると判断しているが、排他的論理和２４，２５の他方の入力部に接続されている入力設定値（電源電圧ＶＣＣ、グランドＶＳＳ）を変更することによってクロック未到達を判定するパルス数を任意に変更することができる。

クロック未到達検出回路１０の出力部ＯＵＴから出力された検出信号は、クロックカウンタ１１に入力される。クロックカウンタ１１は、検出信号がＨｉ信号からＬｏ信号に切り替わると、ある一定の期間、Ｈｉ信号の制御電圧用動作信号を制御電圧リセット用トランジスタ１２に出力する。

制御電圧リセット用トランジスタ１２は、制御電圧用動作信号を受けてＯＮとなり、制御電圧ＣＮＴＬが電源電圧ＶＣＣにショートされる。その結果、遅延回路２の各遅延素子ａの遅延時間が最小となり、クロック未到達から抜け出せることになる。

クロックカウンタ１１は、任意のクロック数をカウントした後、制御電圧用動作信号をＬｏ信号とし、制御電圧ＣＮＴＬを電源電圧ＶＣＣから開放し、ＤＬＬ回路１を正常ロックに引き込ませる。

なお、クロックカウンタ１１のクロックカウント数は、電源電圧ＣＮＴＬを電源電圧ＶＣＣにショートした後、電源電圧ＶＣＣに充電される時間を選べばよい。

図６は、ＤＬＬ回路１を用いて構成されたデジタルカメラシステムにおける画像前処理部のブロック図である。

この画像処理部は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。

画像前処理部は、撮像素子３２、ＣＤＳ（差電圧検出部）３３、ＰＧＡ（差電圧増幅部）３４、Ａ／Ｄ変換器３５、ロジック回路３６、タイミング発生器３７、ＤＳＰ３８ならびにＤＬＬ回路１などから構成される。

これらＣＤＳ３３、ＰＧＡ３４、Ａ／Ｄ変換器３５、ロジック回路３６およびＤＬＬ回路１などは、１チップ化した半導体集積回路装置などによって構成するようにしてもよい。

撮像素子３２は、たとえばＣＣＤやＣＭＯＳセンサなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子３２は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。

撮像素子３２には、ＣＤＳ３３が接続されている。ＣＤＳ３３は、相関二重サンプリング回路であり、撮像素子３２から出力される黒レベルと信号レベルとをＤＬＬ回路１から出力される黒レベルサンプリングクロック（第１のサンプリングクロック）ＳＰＢＬＫ、信号サンプリングクロック（第２のサンプリングクロック）ＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。

ＣＤＳ３３が検出した差信号は、ＰＧＡ３４で増幅し、Ａ／Ｄ変換器３５でデジタル値に変換して出力される。このＡ／Ｄ変換器３５には、ＤＳＰ３８が接続されている。ＤＳＰ３８は、Ａ／Ｄ変換器３５から出力されたデジタルデータを処理する。

タイミング発生器３７には、ＤＬＬ回路１が接続されている。このタイミング発生器３７は、外部入力された外部クロックから、ＤＬＬ回路１に供給する基本クロックを生成して出力する。

ＤＬＬ回路１は、入力された基本クロックから信号サンプリングクロックＳＰＳＩＧおよび黒レベルサンプリングクロックＳＰＢＬＫを生成する。

また、ＤＬＬ回路１を用いたデジタルカメラシステムの画像前処理部の動作について、図７のタイミングチャートを用いて説明する。

図７においては、上から下方にかけて、撮像素子３２から出力される出力信号ＣＤＳＩＮ、タイミング発生器３７から出力される基本クロック、ＤＬＬ回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫおよびＤＬＬ回路１から出力される信号サンプリングクロックＳＰＳＩＧのクロックタイミングをそれぞれ示している。

撮像素子３２は、リセットゲートパルスを出力した後、黒レベルと信号レベルを順次出力する。ＣＤＳ３３には、サンプリングクロックとしてＤＬＬ回路１が生成した信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫがそれぞれ入力される。

そして、ＣＤＳ３３は、入力された黒レベルを、ＤＬＬ回路１によって生成された黒レベルサンプリングクロックＳＰＢＬＫのフォーリングエッジに同期してサンプリングする。

ここで、前述したように、撮像素子３２からは、リセットゲートパルスが出力された後、続けて黒レベルの電気信号が出力されるため、十分に整定しない期間にサンプリングした場合、正しい黒レベルが得られないことになる。

その後、ＣＤＳ３３は、入力された信号レベルの電気信号をＤＬＬ回路１から出力された信号サンプリングクロックＳＰＳＩＧのフォーリングエッジに同期してサンプリングする。

この場合においても、撮像素子３２からは、黒レベルが出力された後、続けて信号レベルが出力されるので十分に整定しない期間にサンプリングした場合、正しい信号レベルが得られないことになる。

ＣＤＳ３３によってサンプリングされた黒レベルと色レベルとの差信号は、ＰＧＡ３４によって増幅され、Ａ／Ｄ変換器３５に出力されてデジタルデータに変換された後、ＤＳＰ３８によって処理される。

このように、ＤＬＬ回路１では、黒レベルサンプリングクロックＳＰＢＬＫと信号サンプリングクロックＳＰＳＩＧとの遅延時間を個別に微調整することができるので、該ＤＬＬ回路１を用いてデジタルカメラシステムを構成することにより、プロセスばらつき、電源電圧や温度の変化によらず高品質の画像を実現することができる。

本実施の形態１によれば、クロック未到達検出回路１０を設けることにより、遅延回路２における最終段の遅延素子へのクロックの未到達が生じても、確実に正常ロックに復帰させることができる。

また、本実施の形態１においては、遅延素子（図２）が、インバータＩｖ１，Ｉｖ２、トランジスタＴｐ１〜Ｔｐ４，Ｔｎ１〜Ｔｎ４から構成された場合について記載したが、遅延素子は、たとえば、図８に示すように、インバータＩｖ１，Ｉｖ２に定電流を流すトランジスタＴｎ２，Ｔｎ４，Ｔｐ２，Ｔｐ４を削除した構成であってもよい。

これらトランジスタＴｎ２，Ｔｎ４，Ｔｐ２，Ｔｐ４（図２）は、遅延素子の遅延時間最大値を規定しているが、クロック未到達検出回路１０を設けたことにより、最大遅延時間を規定しなくても、クロック未到達を検出すれば正常ロックに必ず引き戻せることになり、ＤＬＬ回路として動作ができる。

それにより、遅延素子におけるレイアウト面積を小さくし、消費電力を大幅に低減することが可能となる。

さらに、本実施の形態１では、クロック未到達検出回路１０における排他的論理和２４，２５の他方の入力部に入力されるグランドＶＳＳおよび電源電圧ＶＣＣによってクロック未到達を判定するクロックパルス数が設定されているが、たとえば、該クロックパルス数を外部から設定可能とする構成であってもよい。

この場合、クロック未到達検出回路（クロック未到達検出制御手段）１０ａは、図９に示すように、１／８分周器２２、２ビットカウンタ２３、排他的論理和回路２４，２５、論理積回路２６，２７、フリップフロップ２８，２９、インバータ３０および遅延バッファ３１からなる図３と同様の構成に、外部からデータを書き換えることができるレジスタ３９が新たに設けられている。

なお、フリップフロップ２９のリセット端子ＲＳＴはグランドＶＳＳ固定で示しているが、これを外部から制御すれば、Ｌｏの場合通常動作し、Ｈｉの場合データ端子Ｄに関係なく出力端子ＱをＬｏにリセットできる。

排他的論理和回路２４，２５の他方の入力部には、レジスタ３９の出力部が接続されている。その他の接続構成については、クロック未到達検出回路１０（図３）と同様であるので説明は省略する。

正常クロック時のパルス数に対して、クロック未到達を判定するクロックパルス数の設定に余裕がない場合、外乱などで基本クロックにグリッチが入ると正常ロックであってもクロック未到達と判断してしまう場合がある。そのため、クロック未到達を判定するクロックパルス数の設定を外部からレジスタ３９によって設定する。

それにより、任意のクロックパルス数に短時間で設定することができ、フレキシブルに外乱などに対応することが可能となり、ＤＬＬ回路の信頼性をより向上させることができる。

（実施の形態２）
図１０は、本発明の実施の形態２によるＤＬＬ回路のブロック図である。

本実施の形態２において、ＤＬＬ回路１ａは、クロック未到達検出回路１０を画面操作期間外でのみ動作させるものである。ＤＬＬ回路１ａは、図１０に示すように、遅延回路２、位相比較器３、疑似ロック防止回路（遅延検出部）４、チャージポンプ（電流生成部）５、ループフィルタ（制御電圧生成部）６、遅延検出回路（遅延検出部）７、クロック信号出力部８、クロック発生器９、クロック未到達検出回路１０、クロックカウンタ１１および制御電圧リセット用トランジスタ１２からなる前記実施の形態１と同様の構成に、水平走査クロック発生器（画像走査検出制御部）４０と論理和回路（画像走査検出制御部、水平走査制御部）４１，４２とが新たに追加されている。

水平走査クロック発生器４０は、クロック発生器９の基本クロックを分周して水平走査クロックを生成する。この水平走査クロック発生器４０が生成した水平走査クロックは、論理和回路４１，４２の一方の入力部にそれぞれ入力されるように接続されている。

論理和回路４１の他方の入力部には、基本クロックが入力されるように接続されている。論理和回路４１の出力部には、クロック未到達検出回路１０の一方の入力部が接続されている。

クロック未到達検出回路１０の出力部ＯＵＴには、論理和回路４２の他方の入力部が接続されており、該論理和回路４２の出力部にはクロックカウンタ１１の入力部が接続されている。また、その他の接続構成については、前記実施の形態１のＤＬＬ回路１（図３）と同様であるので説明は省略する。

水平走査クロック発生器４０によって生成された水平走査クロックとクロック未到達検出回路１０の出力との論理和を論理和回路４２によって取り、その論理和出力をクロックカウンタ１１を介して制御電圧リセット用トランジスタ１２のゲートに出力する。

水平走査クロックがＨｉ信号の時、画面走査内と判断してクロック未到達検出回路１０の出力に関係なく論理和回路４２からＨｉ信号の遮断信号が出力され、制御電圧リセット用トランジスタ１２がＯＦＦとなるのでクロック未到達検出回路１０の動作が遮断される。

そのとき、クロック未到達検出回路１０に入力される基本クロックは、論理和回路４１から出力される遮断信号によって遮断されるので、該クロック未到達検出回路１０の１／８分周器２２（図３）の動作が停止することになり、雑音の発生を防止することができる。

水平走査クロックがＬｏ信号の時、画面走査外と判断してクロック未到達検出回路１０の出力信号を制御電圧リセット用トランジスタ１２に出力し、クロック未到達であれば、外制御電圧リセット用トランジスタ１２をＯＮさせる。

それにより、本実施の形態２においては、ＤＬＬ回路１ａを画面走査期間外にのみ動作させることができるので、画面走査期間内における雑音発生を大幅に抑制することができる。

（実施の形態３）
図１１は、本発明の実施の形態３によるクロック未到達検出回路の一例を示す回路図、図１２は、図１１のクロック未到達検出回路における入出力および内部ノードのタイミングチャートである。

本実施の形態３においては、ＤＬＬ回路１（図１）のクロック未到達検出回路（クロック未到達検出制御手段）１０ｂが、遅延クロックを分周して基本クロックのパルス数をカウントすることにより、クロック未到達を判定する回路となっている。

クロック未到達検出回路１０ｂは、図１１に示すように、１／８分周器２２、フリップフロップ４３〜４５、排他的論理和回路４６〜５０、４ビットカウンタ５１、論理積回路５２、論理和回路５３ならびにレジスタ５４から構成されている。

１／８分周器２２の入力部には、遅延クロックが入力されており、該１／８分周器２２の出力部には、フリップフロップ４３のデータ端子Ｄが接続されている。フリップフロップ４３の出力端子Ｑには、フリップフロップ４４のデータ端子および排他的論理和回路４６の一方の入力部がそれぞれ接続されている。フリップフロップ４３，４４のリセット端子ＲＳＴには、グランドＶＳＳがそれぞれ接続されている。

フリップフロップ４３〜４５のクロック端子ＣＫおよび４ビットカウンタ５１のクロック端子ＣＫには、基本クロックがそれぞれ入力されるように接続されている。フリップフロップ４４の出力端子Ｑには、排他的論理和回路４６の他方の入力部が接続されている。

４ビットカウンタ５１のリセット端子ＲＳＴには、排他的論理和回路４６の出力部（ＥＸＯＵＴ）が接続されており、該４ビットカウンタ５１の出力端子Ｂ０〜Ｂ３には、排他的論理和回路４７〜５０の他方の入力部がそれぞれ接続されている。

排他的論理和回路４７〜５０の一方の入力部には、レジスタ５４の出力部がそれぞれ接続されており、これら排他的論理和回路４７〜５０の出力部には、論理積回路５２の入力部がそれぞれ接続されている。

論理積回路５２の出力部には、排他的論理和回路５３の他方の入力部が接続されており、該排他的論理和回路５３の出力部には、フリップフロップ４５のデータ端子Ｄが接続されている。

フリップフロップ４５の出力端子Ｑには、排他的論理和回路５３の一方の入力部が接続されており、該フリップフロップ４５の反転出力端子ＱＢがクロック未到達検出回路１０ｂの出力部となっている。

次に、クロック未到達検出回路１０ｂにおける動作について説明する。

まず、１／８分周器２２による１／８分周では、クロックが遅延回路２（図１）の遅延素子最終段に到達していれば、遅延クロックの８周期分に基本クロックも８パルス存在することになる。

クロックが未到達ならば、基本クロックをカウントする期間は長くなり、カウントされたパルスは８パルス以上となる。そこで、基本クロックが８パルス以上カウントされればクロック未到達と判断すればよい。

１／８分周器２２の後段にフリップフロップ４３，４４を直列接続し、該フリップフロップ４３，４４の出力信号ＥＸＩＮ１，ＥＸＩＮ２を排他的論理和回路４６の入力部それぞれ入力することで、該排他的論理和回路４６から出力される出力信号ＥＸＯＵＴのパルス幅が基本クロックの１周期分になることを保証している。

４ビットカウンタ５１では、出力信号ＥＸＯＵＴがリセット端子ＲＳＴに入力され、基本クロックがクロック端子ＣＫに入力されることで、リセットがかかった後の基本クロックのパルス数をカウントする。そのカウント結果は、出力端子Ｂ０〜Ｂ３から、２進数によって出力される。

出力端子Ｂ０〜Ｂ３のデータは、排他的論理和回路４７〜５０の他方の入力部それぞれ入力される。これら排他的論理和回路４７〜５０の一方の入力部には、レジスタ５４で設定またはあらかじめ固定されたデータが入力されている。

そして、排他的論理和回路４７〜５０の排他的論理和の出力を論理積回路５２によって論理積を取る。これにより、設定値以外は論理積出力がＬｏ信号となり、設定値になるとＨｉ信号となるようにする。

フリップフロップ４５は、基本クロックに同期してカウントし、該フリップフロップ４５の出力端子ＱＢには、カウント数が設定値未満ではＨｉ信号、設定値以上ではＬｏ信号が出力されることになる。

なお、出力ＯＵＴをリセットする場合、グランドＶＳＳ固定されたフリップフロップ４５のリセット端子ＲＳＴを外部から制御すれば、Ｌｏの場合通常動作し、Ｈｉの場合データ端子Ｄに関係なく出力端子ＱおよびＱＢをリセットできる。ただし図３および図９とは異なり、出力ＯＵＴとして反転出力端子ＱＢを用いているため、リセット時の極性が逆となる。

図１２は、クロック未到達検出回路１０ｂにおける入出力および内部ノードのタイミングチャートである。

図１２においては、上方から下方にかけて、遅延クロック、１／８分周器２２から出力される１／８分周クロック、フリップフロップ４３の出力信号ＥＸＩＮ１、フリップフロップ４４の出力信号ＥＸＩＮ２、排他的論理和回路４６の出力信号ＥＸＯＵＴ、４ビットカウンタ５１のカウンタ出力、クロック未到達検出回路１０ｂの出力部ＯＵＴから出力される信号の波形をそれぞれ示している。

図示するように、排他的論理和回路４６の出力信号ＥＸＯＵＴがＬｏ信号の期間に基本クロックのパルス数をカウントする。正常の場合、カウント数は４パルスとなる。ただし、カウンタ出力に示すように、正常の場合、該カウンタ出力としては２となる。また、カウンタ出力が２より多い場合、クロックが未到達と判断する。

よって、出力部ＯＵＴは、正常ロックではＨｉ信号、クロック未到達となるとＬｏ信号となるように動作し、制御電圧リセット用トランジスタ１２（図１）がＯＮとなり、電源電圧ＶＣＣを制御電圧ＣＮＴＬとして遅延回路２の各遅延素子にそれぞれ供給する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態１〜３においては、ＤＬＬ回路が疑似ロック防止回路ならびに遅延検出回路を設けた構成としたが、図１３に示すように、これら疑似ロック防止回路、遅延検出回路などを設けずにＤＬＬ回路１ｂを構成するようにしてもよい。

この場合、ＤＬＬ回路１ｂは、遅延回路２、出力用遅延回路（第２の遅延回路）５５、位相比較器３、チャージポンプ５、ループフィルタ６、クロック発生器９、クロック未到達検出回路１０、クロックカウンタ１１、制御電圧リセット用トランジスタ１２、１／２分周器５６およびインバータ５７から構成される。

クロック発生器９から出力される基本クロックは、１／２分周器５６およびクロック未到達検出回路１０にそれぞれ入力される。１／２分周器５６では、基本クロックに対して周期が２倍となるクロックをロック用遅延回路となる遅延回路２に出力するとともに、インバータ５７を介して位相比較器３に出力する。

１／２分周器５６、およびインバータ５７は、正常ロック範囲を拡大する役割を持つ。すなわち、直接位相比較器３に基本クロックを入力させた場合、正常ロック範囲は０．５Ｔ〜１．５Ｔであるのに対し、位相比較器に入力するクロックの周期を基本クロックの２倍にし、一方の入力をインバータで反転した場合、正常ロック範囲が０〜２Ｔに拡大することになり、１周期遅れ以外でのロックである疑似ロックを防止している。

ロック用である遅延回路２は、チャージポンプ５の出力の制御電圧端子に与えられた制御電圧で所定の時間だけ遅延したクロック（遅延クロック）を出力する。この遅延回路２においては、疑似ロック防止のために遅延回路の遅延時間に上限を持たせた構成となっている。

出力用遅延回路５５は、遅延回路２を構成する基本単位（遅延素子）が直列接続された構成からなり、入力部には、基本クロックが入力されている。この出力用遅延回路５５にＤＬＬループで生成した制御電圧ＣＮＴＬを印加し、基本クロックと同じクロックを入力し、該出力用遅延回路５５の段数を選択して取り出すことにより、タイミング調整したクロックを得る。

位相比較器３は、基本クロックに対してロックしたい遅延時間より遅延クロックが遅い場合、ＵＰパルスを、また、その逆の場合にはＤＯＷＮパルスを後段のチャージポンプ５に与える。

また、その他、位相比較器３、チャージポンプ５、ループフィルタ６、クロック発生器９、クロック未到達検出回路１０、クロックカウンタ１１、制御電圧リセット用トランジスタ１２における接続構成ならびにクロック未到達検出回路１０の回路構成は、前記実施の形態１の図１と同様である。

一般的に、遅延回路２の遅延素子の段数の方が出力用遅延回路５５の遅延素子の段数よりも長く、クロック未到達になりやすいので、このように遅延回路２のようにクロック未到達検出回路を設ける方がよい。

それによっても、クロック未到達検出回路１０によって、遅延回路２における遅延素子へのクロックの未到達が生じても、確実に正常ロックに復帰させることができる。

本発明の半導体集積回路装置およびデジタルカメラシステムは、特に、デジタルカメラシステムなどにおけるサンプリングクロックの安定した供給技術に有用である。

本発明の実施の形態１によるＤＬＬ回路のブロック図である。 図１のＤＬＬ回路に設けられた遅延素子の構成を示す説明図である。 図１のＤＬＬ回路に設けられたクロック未到達検出回路の構成の一例を示す回路図である。 図３のクロック未到達検出回路における入出力波形のタイミングチャートである。 図３のクロック未到達検出回路に設けられた２ビットカウンタにおける出力結果を示す説明図である。 図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムにおける画像前処理部のブロック図である。 図６の画像前処理部におけるタイミングチャートである。 本発明の他の実施の形態によるＤＬＬ回路に設けられた遅延回路における遅延素子の他の構成例を示す説明図である。 本発明の他の実施の形態によるＤＬＬ回路に設けられたクロック未到達検出回路の回路図である。 本発明の実施の形態２によるＤＬＬ回路のブロック図である。 本発明の実施の形態３によるクロック未到達検出回路の一例を示す回路図である。 図１１のクロック未到達検出回路における入出力および内部ノードのタイミングチャートである。 本発明の他の実施の形態によるＤＬＬ回路に設けられたクロック未到達検出回路の他の例を示す回路図である。 本発明者が先に検討したＤＬＬ回路の構成を示す説明図である。 図１４のＤＬＬ回路に設けられた遅延回路における遅延素子各段のクロック波形を示した説明図である。 図１４のＤＬＬ回路に設けられた遅延回路におけるライズエッジとフォールエッジとの遅延時間が等しくない場合の遅延素子各段におけるクロック波形を示した説明図である。

符号の説明

１，１ａ ＤＬＬ回路
２ 遅延回路（第１の遅延回路）
３ 位相比較器（位相比較部、位相比較器）
４ 疑似ロック防止回路
５ チャージポンプ（位相比較部、電流生成部）
６ ループフィルタ（位相比較部、制御電圧生成部）
７ 遅延検出回路（遅延検出部）
８ クロック信号出力部
９ クロック発生器
１０ クロック未到達検出回路（クロック未到達検出制御手段）
１０ａ クロック未到達検出回路（クロック未到達検出制御手段）
１０ｂ クロック未到達検出回路（クロック未到達検出制御手段）
１１ クロックカウンタ（クロック未到達検出制御手段、クロックカウンタ部）
１２ 制御電圧リセット用トランジスタ（クロック未到達検出制御手段、制御電圧リセット部）
１３〜１７ セレクタ
１８，１９ インバータ
２０，２１ 否定論理積回路
２２ １／８分周器（分周器）
２３ ２ビットカウンタ
２４，２５ 排他的論理和回路（データ記憶出力部）
２６，２７ 論理積回路（データ記憶出力部）
２８，２９ フリップフロップ（データ記憶出力部）
３０ インバータ（データ記憶出力部）
３１ 遅延バッファ（データ記憶出力部）
３２ 撮像素子
３３ ＣＤＳ（差電圧検出部）
３４ ＰＧＡ（差電圧増幅部）
３５ Ａ／Ｄ変換器
３６ ロジック回路
３７ タイミング発生器
３８ ＤＳＰ
３９ レジスタ
４０ 水平走査クロック発生器（画像走査検出制御部）
４１，４２ 論理和回路（画像走査検出制御部、水平走査制御部）
４３〜４５ フリップフロップ
４６〜５０ 排他的論理和
５１ ４ビットカウンタ
５２ 論理積回路
５３ 論理和回路
５４ レジスタ
５５ 出力用遅延回路（第２の遅延回路）
５６ １／２分周器
５７ インバータ
Ｉｖ１，Ｉｖ２ インバータ
Ｔｎ１ トランジスタ（第１の電流源）
Ｔｎ２ トランジスタ（第２の電流源）
Ｔｎ３ トランジスタ（第１の電流源）
Ｔｎ４ トランジスタ（第２の電流源）
Ｔｐ１ トランジスタ（第１の電流源）
Ｔｐ２ トランジスタ（第２の電流源）
Ｔｐ３ トランジスタ（第１の電流源）
Ｔｐ４ トランジスタ（第２の電流源）
Ｃ１，Ｃ２ 制御信号
ＣＮＴＬ，ＣＮＴＬＢ 制御電圧
ＢＩＡＳＰ，ＢＩＡＳＮ バイアス電圧
ＳＰＢＬＫ 黒レベルサンプリングクロック（第１のサンプリングクロック）
ＳＰＳＩＧ 信号サンプリングクロック（第２のサンプリングクロック）
ＡＤＣＫ サンプリングクロック（第３のサンプリングクロック）

Claims (15)

1. 基本クロックと、直列接続された複数の遅延素子を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する第１の遅延回路から出力される遅延クロックとを比較し、その比較結果に基づいて前記第１の遅延回路の遅延クロックの遅延時間を制御する位相比較部を含むＤＬＬ回路を有した半導体集積回路装置であって、
   前記ＤＬＬ回路は、
   前記第１の遅延回路における２段目以降の遅延素子へのクロック未到達を検出し、前記複数の遅延素子の遅延時間が短くなるように制御するクロック未到達検出制御手段を備えたことを特徴とする半導体集積回路装置。
2. 複数の遅延素子が直列接続された構成からなり、基本クロックを分周して反転した分周反転クロックから、ロック用遅延クロックを生成する第１の遅延回路と、前記分周反転クロックと前記第１の遅延回路が生成した遅延クロックとを比較し、その比較結果に基づいて前記第１の遅延回路のロック用遅延クロックの遅延時間を制御する位相比較部とを含むＤＬＬ回路を有した半導体集積回路装置であって、
   前記ＤＬＬ回路は、
   前記第１の遅延回路における２段目以降の遅延素子へのクロック未到達を検出し、前記複数の遅延素子の遅延時間が短くなるように制御するクロック未到達検出制御手段と、
   複数の遅延素子が直列接続された構成からなり、前記基本クロックから、出力用遅延クロックを生成する第２の遅延回路とを備え、
   前記第２の遅延回路は、前記位相比較部から出力される制御電圧を受けて、出力用遅延クロックの遅延時間を調整することを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記クロック未到達検出制御手段は、
   ある一定期間、前記第１の遅延回路のクロック数をカウントし、そのカウント数がある値以下であればクロック未到達と検出し、検出信号を出力するクロック未到達検出回路と、
   前記クロック未到達検出回路から出力される検出信号が入力された際に、前記基本クロックをカウントし、ある一定期間、動作制御信号を出力するクロックカウンタ部と、
   前記クロックカウンタ部が出力した動作制御信号に基づいて、電源電圧を前記第１の遅延回路における複数の遅延素子に制御電圧として供給する制御電圧リセット部とよりなることを特徴とする半導体集積回路装置。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記クロック未到達検出回路は、
   基本クロックをある周期に分周する分周器と、
   前記分周器が分周した分周クロックのＨｉ信号またはＬｏ信号のいずれかの期間に前記第１の遅延回路の遅延クロックを２ビットでカウントする２ビットカウンタと、
   前記２ビットカウンタから出力される２ビットのデータを記憶し、前記２ビットのデータが任意の設定値になると検出信号を出力するデータ記憶出力部とよりなることを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記クロック未到達検出回路は、
   前記データ記憶出力部が検出信号を出力する設定値を外部から任意に設定するレジスタを備えたことを特徴とする半導体集積回路装置。
6. 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
   前記位相比較部は、
   前記基本クロックと前記第１の遅延回路から出力された遅延クロックとの位相差を比較し、ＵＰパルス、ＤＯＷＮパルスを生成する位相比較器と、
   前記位相比較器の比較結果に基づいて、充電電流または放電電流をパルス状に発生させる電流生成部と、
   前記電流生成部が発生した充放電電流を時間積分して制御電圧ＣＮＴＬを生成し、前記第１の遅延回路における遅延素子に制御電圧として出力する制御電圧生成部とを含むことを特徴とする半導体集積回路装置。
7. 請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
   前記遅延素子は、
   インバータと、
   前記制御電圧で制御される第１の電流源と、
   バイアス電圧で制御される第２の電流源とよりなり、
   前記インバータには、前記第１の電流源および前記第２の電流源の和に従った電流が供給され、その遅延量が供給される電流に従って決定されることを特徴とする半導体集積回路装置。
8. 請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
   前記遅延素子は、
   インバータと、
   前記制御電圧で制御される第１の電流源とよりなり、
   前記インバータには、前記第１の電流源の電流が供給され、前記第１の電流源に従った電流によって、その遅延量が決定されることを特徴とする半導体集積回路装置。
9. 請求項１〜８のいずれか１項に記載の半導体集積回路装置において、
   前記基本クロックは、外部入力されていることを特徴とする半導体集積回路装置。
10. 請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
    撮像素子が画面走査期間の際には、前記クロック未到達検出制御手段を停止させ、前記撮像素子が画面走査期外の際には、前記クロック未到達検出制御手段を動作させる画像走査検出制御部を備えたことを特徴とする半導体集積回路装置。
11. 請求項１０記載の半導体集積回路装置において、
    画像走査検出制御部は、
    基本クロックを分周して水平走査クロックを生成する水平走査クロック発生器と、
    前記水平走査クロック発生器が生成した水平走査クロックに基づいて、画面走査内を判定し、遮断信号を出力する水平走査制御部とよりなることを特徴とする半導体集積回路装置。
12. 請求項１記載の半導体集積回路装置において、
    サンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、
    前記差電圧検出部に供給するサンプリングクロックを生成する前記ＤＬＬ回路とを備えたことを特徴とする半導体集積回路装置。
13. 請求項１〜１１のいずれか１項に記載の半導体集積回路装置において、
    第１のサンプリングクロックに同期して、撮像素子から出力される信号レベルと基準電位である黒レベルとを交互にサンプリングし、その差電圧を取り出す差電圧検出部と、
    第２のサンプリングクロックに同期して、前記差電圧検出部から出力された差電圧を増幅する差電圧増幅部と、
    第３のサンプリングクロックに同期して、前記差電圧増幅部が増幅した差電圧をデジタル値に変換するＡ／Ｄ変換器と、
    前記第１〜第３のサンプリングクロックを生成する前記ＤＬＬ回路とを備えたことを特徴とする半導体集積回路装置。
14. 請求項１３記載の半導体集積回路装置と、
    レンズによって結像した映像を電圧信号に変換する撮像素子と、
    前記Ａ／Ｄ変換器から出力されたデジタルデータを処理するＤＳＰとを含むことを特徴とするデジタルカメラシステム。
15. 請求項６記載の半導体集積回路装置において、
    前記制御電圧生成部を構成する容量素子は、前記半導体集積回路の外部に設けられていることを特徴とする半導体集積回路装置。

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