JP2017073746A - 撮像装置、撮像システム、撮像装置の駆動方法 - Google Patents

Abstract

【課題】光信号と参照信号との比較の結果を示す信号から、メモリの制御信号を、精度よく生成する撮像装置、撮像システム、撮像装置の駆動方法を提供する。【解決手段】光信号と参照信号とを比較した結果を示す第１信号を出力する第１出力部３０と、第１信号を遅延させた第２信号を出力する第２出力部３１と、メモリ部の動作を制御する制御信号を第１信号と第２信号とを用いて出力する第３出力部３２とを有し、第２出力部が、第２信号を出力する出力ノードと、出力ノードに電流を供給する第１電流経路２３、第２電流経路２１７を備える。【選択図】図２

Description

本発明は、撮像装置、撮像システム、撮像装置の駆動方法に関する。

光電変換に基づく光信号を各々が出力する複数の画素と、各々が光信号と参照信号とを比較する複数の比較部とを備える撮像装置が知られている。
特許文献１には、ラッチ制御部が、比較部が出力する信号を遅延させる複数段のラッチ回路の出力と、比較部が出力する信号が入力される１段のラッチ回路の出力との論理積を得ることが記載されている。そして、特許文献１には、この論理積を制御信号とし、カウント信号が入力されるメモリの書き込みが制御信号によって制御されることが記載されている。

特開２０１３−５０８９号公報

撮像装置では、ラッチ制御部において、比較部が出力する信号を遅延させる複数段のラッチ回路が、同一の電源配線に接続されることがある。さらに、複数のラッチ制御部が、同一の電源配線に接続されることがある。

光信号と参照信号との比較において、比較部が出力する信号の電位が変化するタイミングが、複数の比較部で近づくこと（例えば、暗い被写体のような輝度差の少ない撮影シーンの光信号のＡＤ変換、ノイズ信号のＡＤ変換など）がある。複数の比較部で、比較部が出力する信号の電位が変化するタイミングが近づくと、複数のラッチ制御部の間でも、出力する信号の電位の変化のタイミングが近づく。複数のラッチ制御部の間で、出力する信号の電位の変化のタイミングが揃うと、この複数のラッチ制御部に電源を供給する電源配線の電位の変動が顕著となる。この電源配線の電位の変動は、ラッチ制御回路が備えるラッチ回路の応答特性を変化させる。このラッチ回路の応答特性の変化は、比較部の信号を遅延させる複数段のラッチ回路の遅延特性を変化させる。よって、ラッチ制御部がメモリに出力する制御信号のパルスの幅の狭小化が生じたり、制御信号のパルスに遅延が生じたりする。この制御信号のパルスの狭小化は、メモリがカウント信号を取り込めない事態を生じさせる。また、制御信号のパルスの遅延は、メモリが本来取り込むべきカウント信号の値とは異なる値のカウント信号を取り込む事態を生じさせる。

このように、光信号と参照信号との比較の結果を示す信号から、メモリの制御信号を、精度よく生成することが求められている。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、光電変換に基づく信号である光信号を各々が出力する複数の画素と、複数の比較部と、前記複数の比較部の各々に対応して各々が配された複数のメモリ部とを有し、前記複数の比較部の各々は、前記光信号と参照信号とが入力されるとともに、前記光信号と前記参照信号とを比較した結果を示す第１信号を出力する第１出力部と、前記第１信号が入力されるとともに、前記第１信号を遅延させた第２信号を出力する第２出力部と、前記第１信号と前記第２信号とが入力されるとともに、前記メモリ部の動作を制御する制御信号を、前記第１信号と前記第２信号とを用いて出力する第３出力部とを有し、前記第２出力部が、前記第２信号を出力する出力ノードと、前記出力ノードに電流を供給する電流源と、前記電流源と前記出力ノードとに電流を流す第１電流経路と、前記電流源と前記出力ノードとに電流を流す第２電流経路とを備えることを特徴とする撮像装置である。

また、別の一の態様は、光電変換に基づく信号である光信号を各々が出力する複数の画素と、複数の比較部と、前記複数の比較部の各々に対応して各々が配された複数のメモリ部とを有し、前記複数の比較部の各々は、前記光信号と参照信号とが入力されるとともに、前記光信号と前記参照信号とを比較した結果を示す第１信号を出力する第１出力部と、第２出力部と、前記第１出力部および前記第２出力部に接続され、前記メモリ部の動作を制御する制御信号を出力する第３出力部とを有し、前記第２出力部が、前記第３出力部に接続された出力ノードと、第１電源電圧が入力されるソースと、前記第１出力部に接続されたゲートと、前記出力ノードに接続されたドレインとを有する第１トランジスタと、第２電源電圧が入力されるソースと、基準電圧が入力されるゲートと、前記出力ノードに接続されたドレインとを有する第２トランジスタとを有し、前記比較部はさらに、前記出力ノードに接続されたソースと、所定の電位が入力されるゲートと、前記第１電源電圧が入力されるドレインとを有する第３トランジスタを有することを特徴とする撮像装置である。

また、別の一の態様は、光電変換に基づく信号である光信号を各々が出力する複数の画素と、複数の比較部と、前記複数の比較部の各々に対応して各々が配された複数のメモリ部とを有し、前記複数の比較部の各々は、前記光信号と参照信号とが入力され、前記光信号と前記参照信号とを比較した結果を示す第１信号を出力する第１出力部と、前記第１信号が入力されるとともに、前記第１信号を遅延させた第２信号を出力する第２出力部と、前記第１信号と前記第２信号とが入力されるとともに、前記メモリ部の動作を制御する制御信号を、前記第１信号と前記第２信号とを用いて出力する第３出力部とを有し、前記第２出力部が、前記第２信号を出力する出力ノードを有する撮像装置の駆動方法であって、前記第１信号の信号レベルが第１の信号レベルおよび第２の信号レベルにおいて、前記出力ノードに電流を供給することを特徴とする撮像装置の駆動方法である。

光信号と参照信号との比較の結果を示す信号から、メモリの制御信号を、精度よく生成することができる。

撮像装置の構成の一例を示した図 比較部の構成の一例を示した図 比較部の動作の一例を示した図 比較例の比較部の構成の一例を示した図 比較部の構成の一例を示した図 比較部の動作の一例を示した図 撮像システムの構成の一例を示した図

以下、図面を参照しながら各実施例を説明する。なお、以下の実施例ではＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが記載されているが、導電型は適宜変更することが可能である。

（実施例１）
図１は、本実施例の撮像装置の構成を示した図である。

撮像装置は、画素が複数列及び複数行に渡って配された画素部１を有する。画素部１に配された複数の画素の各々は、光電変換に基づく光信号を出力する。さらに撮像装置は、１列の画素に対して１つが配される複数の読み出し回路２を有する。さらに撮像装置は、複数の読み出し回路２の１つに対して１つが配される複数の比較部３と、複数の比較部３の１つに対して１つが配される複数のメモリ部４とを有する。さらに撮像装置は、複数のメモリ部４を順次走査する水平走査回路５、ランプ信号を複数の比較部３に供給するランプ信号供給部６、クロックを計数したカウント信号を供給するカウンタ７を有する。さらに撮像装置は、複数のメモリ部４から、水平走査回路５の走査によって順次信号が出力されるとともに、入力された信号を撮像装置の外部に出力する出力部８を有する。さらに撮像装置は、ランプ信号供給部６から、複数の比較部３にランプ信号を供給するランプ信号線１１と、カウンタ７と複数のメモリ部４とを接続するカウント信号線１２とを有する。さらに撮像装置は、各々が、１つの読み出し回路２と１つの比較部３とを接続する複数の出力信号線１３とを有する。

図２は、複数の比較部３のうちの１つの比較部３の構成を示した図である。比較部３は、第１出力部３０、第２出力部３１、第３出力部３２、出力制御部３３を有する。第１出力部３０は差動対を有する。この差動対は、ＰＭＯＳトランジスタ２１１、ＰＭＯＳトランジスタ２１３、ＰＭＯＳトランジスタ２１４、ＮＭＯＳトランジスタ２１５、ＮＭＯＳトランジスタ２１６を有る。ＰＭＯＳトランジスタ２１１のゲートには基準電圧が入力され、ソースには第１電源電圧ＶＤＤが入力される。ＰＭＯＳトランジスタ２１１のドレインは、ＰＭＯＳトランジスタ２１３、２１４のそれぞれのソースに接続される。ＰＭＯＳトランジスタ２１１は、ゲートに入力される基準電圧に基づく電流を、ＰＭＯＳトランジスタ２１３、２１４、ＮＭＯＳトランジスタ２１５、２１６に供給する電流源である。ＰＭＯＳトランジスタ２１３のゲートは、ランプ信号線１１に接続され、ドレインはＮＭＯＳトランジスタ２１５のドレインおよびゲートに接続される。ＰＭＯＳトランジスタ２１４のゲートは出力信号線１３に接続され、ドレインはＮＭＯＳトランジスタ２１６のドレインに接続される。ＮＭＯＳトランジスタ２１５、２１６のそれぞれのソースには、電源電圧ＧＮＤが入力される。電源電圧ＧＮＤは接地電圧である。第１電源電圧である電源電圧ＧＮＤよりも、第２電源電圧である電源電圧ＶＤＤは高い電位である。

第１出力部３０は、第２出力部３１に接続される。第２出力部３１は、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１７を有する。第１出力部３０の出力ノードである、ＰＭＯＳトランジスタ２１４のドレインと、ＮＭＯＳトランジスタ２１６のドレインとが接続されたノードは、ＮＭＯＳトランジスタ２１７のゲートに接続される。このＰＭＯＳトランジスタ２１４のドレインと、ＮＭＯＳトランジスタ２１６のドレインとが接続されたノードから出力される信号が、第１出力部３０が出力する第１信号である。第１信号は、光信号と、参照信号の一例であるランプ信号とを第１出力部３０が比較した結果を示す信号である。この第１信号が、ＮＭＯＳトランジスタ２１７のゲートに入力される。ＮＭＯＳトランジスタ２１７は、第１信号が第１出力部３０から入力される入力トランジスタである。ＮＭＯＳトランジスタ２１７のソースには、電源電圧ＧＮＤが入力され、ドレインは、ＰＭＯＳトランジスタ２１２のドレインに接続される。ＰＭＯＳトランジスタ２１２のゲートには基準電圧が入力され、ソースには電源電圧ＶＤＤが入力される。ＰＭＯＳトランジスタ２１２のゲートに入力される基準電圧は、ＰＭＯＳトランジスタ２１１のゲートに入力される基準電圧と同じである。第２出力部３１の出力ノードは、ＰＭＯＳトランジスタ２１２のドレインと、ＮＭＯＳトランジスタ２１７のドレインとが接続されたノードである。ＰＭＯＳトランジスタ２１２は、当該ＰＭＯＳトランジスタ２１２のゲートに入力される基準電圧に基づいて、第２出力部３１の出力ノードに電流を供給する電流源である。また、ＰＭＯＳトランジスタ２１２と、ＮＭＯＳトランジスタ２１７とによって、ソース接地増幅回路が構成される。

第３出力部３２は、インバータ２４４、ＳＲラッチ回路２４１、ＳＲラッチ回路２４２、ＡＮＤ回路２４３を有する。

また、第１出力部３０が出力する第１信号は第３出力部３２にもまた、出力される。ＰＭＯＳトランジスタ２１４のドレインとＮＭＯＳトランジスタ２１６のドレインとが接続されたノードは、第３出力部３２が有するＳＲラッチ回路２４１のＳノードに接続される。

第２出力部３１が出力する信号は、第３出力部３２に出力される。ＰＭＯＳトランジスタ２１２のドレインと、ＮＭＯＳトランジスタ２１２７のドレインとが接続されたノードは、インバータ２４４の入力ノードに接続される。インバータ２４４の出力ノードは、ＳＲラッチ回路２４２のＳノードに接続される。ＳＲラッチ回路２４１のＱノードと、ＳＲラッチ回路のＱＢノードは、ＡＮＤ回路２４３の入力ノードに接続される。ＡＮＤ回路２４３の出力ノードは、メモリ部４に接続される。

比較部３は、出力制御部３３を備える。出力制御部３３は、ＰＭＯＳトランジスタ２２と、ＰＭＯＳトランジスタ２３とを有する。ＰＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２３のゲートには、電圧Ｖｃｌｉｐが入力される。ＰＭＯＳトランジスタ２２のドレインには電源電圧ＧＮＤが入力され、ソースは、ＰＭＯＳトランジスタ２１４およびＮＭＯＳトランジスタ２１６のドレインが接続されたノードに接続される。ＰＭＯＳトランジスタ２３のドレインには電源電圧ＧＮＤが入力され、ソースは、第２出力部３２の出力ノードである、ＰＭＯＳトランジスタ２１２およびＮＭＯＳトランジスタ２１７のドレインが接続されたノードに接続される。ＰＭＯＳトランジスタ２３は、電流源であるＰＭＯＳトランジスタ２１２から、第２出力部３１の出力ノードを介して、電流が供給される。電流源であるＰＭＯＳトランジスタ２１２と第２出力部３１の出力ノードとに電流を流す第１電流経路は、出力ノードからＰＭＯＳトランジスタ２３を介して電源電圧ＧＮＤに至る経路である。また、電流源であるＰＭＯＳトランジスタ２１２と出力ノードとに電流を流す第２電流経路は、出力ノードからＮＭＯＳトランジスタ２１７を介して電源電圧ＧＮＤに至る経路である。第１電流経路は、出力ノードに接続されたソースを備える、第１導電型のトランジスタであるＰＭＯＳトランジスタ２３を有する。第２電流経路は、出力ノードに接続されたドレインを備える、第１導電型とは逆の導電型のトランジスタであるＮＭＯＳトランジスタ２１７を有する。

図３は、図２に示した比較部３の駆動を説明したタイミング図である。

出力信号線１３の電位は、画素から読み出し回路２を介して比較部３に出力される光信号の信号レベルを示している。この出力信号線１３の電位の図示に合わせて、ランプ信号線１１の電位を図示している。ランプ信号は、時間の経過とともに、電位が単調に増加する信号である。

時刻Ｔ１よりも前の期間では、電流源であるＰＭＯＳトランジスタ２１２は、電流をＰＭＯＳトランジスタ２３に供給する。ＮＭＯＳトランジスタ２１７は、ＰＭＯＳトランジスタ２１２から電流が供給されていないため、オフしている。

時刻Ｔ１に、ランプ信号と光信号との電位の大小関係が変化する。第１信号の信号レベルは、時刻Ｔ１から時刻Ｔ３に渡って変化する。第１信号の信号レベルは時刻Ｔ３に、電圧Ｖｃｌｉｐに対し、ＰＭＯＳトランジスタ２２のしきい値電圧である電圧Ｖｔｈｐを加えた電圧となる。なお、ＰＭＯＳトランジスタ２３のしきい値電圧もまた電圧Ｖｔｈｐである。

一方、第２信号の信号レベルは、第１信号の信号レベルが変化を開始する時刻Ｔ１から遅れた時刻Ｔ２から時刻Ｔ４に渡って、電圧Ｖｃｌｉｐ＋Ｖｔｈｐから変化する。この期間、ＰＭＯＳトランジスタ２１２からＰＭＯＳトランジスタ２３に供給される電流は減少する。その一方、ＰＭＯＳトランジスタ２１２からＮＭＯＳトランジスタ２１７に供給される電流は増加する。そして、時刻Ｔ４に、ＰＭＯＳトランジスタ２１２からＰＭＯＳトランジスタ２３に電流が供給されなくなるため、ＰＭＯＳトランジスタ２３はオフする。つまり、第１信号が第１の信号レベルの場合には、ＰＭＯＳトランジスタ２１２はＰＭＯＳトランジスタ２３に電流を供給する。そして第１信号が第２の信号レベルの場合には、ＮＭＯＳトランジスタ２１７に電流を供給する。つまり、第１信号が第１の信号レベルの場合には第１電流経路によって、電流源であるＰＭＯＳトランジスタ２１２から出力ノードに電流が流れる。また、第１信号が第２の信号レベルの場合には第２電流経路によって、電流源であるＰＭＯＳトランジスタ２１２から出力ノードに電流が流れる。したがって、第１信号の信号レベルが第１の信号レベルと第２の信号レベルのいずれであっても、出力ノードに電流が流れる。このため、第１信号の信号レベルが変化することによる出力ノードに流れる電流の変動が、比較部３が第１電流経路と第２電流経路とを備えることのよって、抑制される。よって、本実施例の比較部３では、第１信号の信号レベルが変化することによる、電源電圧ＶＤＤおよび電源電圧ＧＮＤの電位の変動が抑制される。

この時刻Ｔ２から時刻Ｔ４において、ＰＭＯＳトランジスタ２１２から第２出力部３１の出力ノードに流れる電流は一定である。よって、第１信号の信号レベルの変化が生じても、第２出力部３１の出力ノードに流れる電流量は変化しない。したがって、本実施例の比較部３は、第１信号の信号レベルの変化による、電源電圧ＶＤＤ、電源電圧ＧＮＤの電位の変動が生じにくい。

ＳＲラッチ回路２４１のＱノードの出力は、時刻Ｔ２に第１信号がＳＲラッチ回路２４１の論理しきい値を越えることによって、ＬｏｗレベルからＨｉｇｈレベルに変化する。

インバータ２４４の出力は、時刻Ｔ３に、第２信号がインバータ２４４の論理しきい値を越えることによって、ＬｏｗレベルからＨｉｇｈレベルに変化する。

ＳＲラッチ回路２４２のＱＢノードの出力は、時刻Ｔ３のインバータ２４４の出力の変化を受けて、ＨｉｇｈレベルからＬｏｗレベルに変化する。

ＡＮＤ回路２４３の出力である制御信号の信号レベルは、時刻Ｔ２にＨｉｇｈレベルとなる。そして、時刻Ｔ３にＬｏｗレベルとなる。この制御信号が入力されるメモリ部４は、時刻Ｔ３におけるカウント信号の保持を行う。

このように本実施例の比較部３は、第１信号と、第２信号とを用いて、メモリ部４の制御を行う制御信号の生成を行う。この制御信号の生成に用いる第２信号の生成には、電流源であるＰＭＯＳトランジスタ２１２を用いている。

以下、比較例を説明する。図４は、比較例の比較部の構成を示している。比較部は、比較器２１と、制御信号生成部４０とを有する。制御信号生成部４０は、比較器２１の出力を遅延させる遅延回路４５と、インバータ４１０と、ＡＮＤ回路４５０を有する。遅延回路４５は、複数の遅延容量素子４０２、複数のインバータ４０３を有する。

比較器２１の出力が変化すると遅延回路４５内にあるインバータ４０３は遅延容量素子４０２に充放電を行い、遅延時間を生成する。この時、２つある遅延容量素子４０２のうちどちらか一方が、電源から電荷を充電するための充電電流が供給され、もう一方の遅延容量素子から充電された電荷を放電するために電源電圧ＧＮＤに放電電流を流す。また、インバータ４０３は遅延容量素子４０２に充電または放電を行うため、インバータ４０３の出力は時間をかけてＬｏｗからＨｉｇｈまたはＨｉｇｈからＬｏｗに遷移する。この遷移している期間は電源電圧ＶＤＤから電源電圧ＧＮＤに貫通電流が流れる。比較器２１の出力が同時に変化する列が多い場合と、少ない場合とで動作する遅延回路４５の列数が異なる。したがって、比較器２１の出力が同時に変化する列数が多くなるにつれて、電源電圧ＧＮＤに流れる充放電電流量および貫通電流量が増加する。これにより、比較器２１の出力が同時に変化する列数が多くなるにつれて、電源電圧ＶＤＤ、電源電圧ＧＮＤの電源変動量もまた増加する。この電源変動量の増大は、インバータ４０３、４１０の論理しきい値のずれを生じさせる。また、電源変動量の増大は、インバータ４０３、４１０を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートドレイン間電圧Ｖｇｓを変動させる。よって、電源変動量の増大は、インバータ４０３が遅延容量素子４０２に充電する電流量、放電する電流量の変動を生じさせる。したがって、比較器２１の出力が同時に変化する列数によって、遅延回路４５による遅延時間が異なる。

例えば、ノイズ信号や暗い被写体の撮影時の光信号のＡＤ変換時は、比較器２１の出力が同時に変化する列は多い。一方、輝度差の大きい被写体の撮影時の光信号のＡＤ変換時では、比較器２１の出力が同時に変化する列は少ない。この輝度差の大きい被写体の撮影時の光信号をＡＤ変換して得た信号と、ノイズ信号をＡＤ変換して得た信号とを差し引くＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を行うことがある。この場合、光信号のＡＤ変換とノイズ信号のＡＤ変換とで、遅延回路４５の遅延時間が異なるため、ＣＤＳ処理の精度が低下する。よって、比較例の構成では、遅延回路４５の遅延時間のばらつきによる画質の低下が生じる課題がある。

一方、本実施例の撮像装置が備える比較部３は、電流源であるＰＭＯＳトランジスタ２１２、第１電流経路、第２電流経路によって、第１信号を遅延させた第２信号を生成している。これにより、第２出力部３２において、第１信号の信号レベルによらず、電源電圧ＶＤＤと電源電圧ＧＮＤとの間には所定の電流が流れる。よって、本実施例の比較部３は、第１信号の信号レベルが同時に変化する列数によらず、第１信号に対する第２信号の遅延を一定にしやすい。これにより、本実施例の撮像装置は、第１信号に対する第２信号の遅延時間のばらつきに起因する画質の低下が生じにくい効果を有する。

なお、本実施例では、第２出力部３１がソース接地増幅回路である例を説明したが、本実施例はその構成に限定されない。第２出力部３１は、差動対を備え、当該差動対に電流を供給する電流源を備える差動回路であってもよい。

なお、本実施例では、出力制御部３３が、第１信号が取り得る電位の範囲を制限するＰＭＯＳトランジスタ２２を設けていたが、光信号、ランプ信号が、ＰＭＯＳトランジスタ２１１が飽和領域で動作可能な範囲内の電位であれば省略してもよい。

また、図２に示した第３出力部３２は、ＳＲラッチ回路２４１、ＳＲラッチ回路２４２を備えていたが、この構成に限定されるものではなく、適宜他の形式のラッチ回路を用いることが可能である。

また、本実施例の図２では、ＰＭＯＳトランジスタ２１３のゲートにランプ信号が入力され、ＰＭＯＳトランジスタ２１４のゲートに光信号が入力される構成であったが、逆にしてもよい。この場合には、第１信号の信号レベルは、本実施例で説明したものとは逆の関係となる。この場合には、インバータ２４４を、第１出力部３０の出力ノードとＳＲラッチ回路２４１との間の電気的経路に設けるようにすれば良い。つまり、第１出力部３０の差動対では、ＮＭＯＳトランジスタ２１５が、ＰＭＯＳトランジスタ２１３、２１４の一方のみのドレインに接続される。そして当該差動対では、ＮＭＯＳトランジスタ２１６が、ＰＭＯＳトランジスタ２１３、２１４の他方のみのドレインに接続されるようにすればよい。

また、本実施例では、ＰＭＯＳトランジスタ２１１とＰＭＯＳトランジスタ２１２のゲートに与えられる基準電圧は同じとしていたが、互いに異なる電圧としても良い。

また、本実施例では、カウンタ７が、複数のメモリ部４に共通のカウント信号を出力する構成を説明した。他の例として、複数のメモリ部４の各々が、クロックを計数したカウント信号を生成するカウンタであってもよい。この場合には、比較部３が出力する制御信号の信号レベルの変化に対応して、メモリ部４のカウンタが、カウント動作を停止するようにすればよい。これにより、メモリ部４は、制御信号の信号レベルが変化した時点のカウント信号を保持することができる。

なお、本実施例では、比較部３に、参照信号としてランプ信号が入力される例を説明したが、参照信号と光信号とを比較する動作を行うものであれば、他のＡＤ変換形式であってもよい。例えば、比較部３が、逐次比較型ＡＤ変換の比較動作を行うようにしてもよい。

また、本実施例では、１列の画素に対し、１つの読み出し回路２と、１つの比較部３と、１つのメモリ部４とが配置されていた。この例に限定されるものではなく、例えば、１列の画素に対し、複数の読み出し回路２と、複数の比較部３と、複数のメモリ部４とが配置されていてもよい。また、複数列の画素に対し、１つの読み出し回路２と、１つの比較部３と、１つのメモリ部４とが配置されていてもよい。これらのような場合も、画素が配された複数列に対応して、複数の読み出し回路２の各々と、複数の比較部３の各々と、複数のメモリ部４の各々とが配置される形態に含まれる。

（実施例２）
本実施例について、実施例１と異なる点を中心に説明する。
撮像装置の全体の構成は、実施例１の図１の構成と同じである。

図５は、本実施例の比較部３の構成を示した図である。比較部３は、第１出力部５０、第２出力部５１、第３出力部５２、出力制御部５５を有する。

第１出力部５１は、ランプ信号線１１と出力信号線１３に接続された差動増幅回路（オペアンプ）１１０と、ＰＭＯＳトランジスタ５１２と、ＮＭＯＳトランジスタ５１３とを有する。ＰＭＯＳトランジスタ５１２のゲートには基準電圧が入力され、ソースには電源電圧ＶＤＤが入力される。ＰＭＯＳトランジスタ５１２は、ゲートに入力される基準電圧に基づく電流をＮＭＯＳトランジスタ５１３に供給する電流源である。ＰＭＯＳトランジスタ５１２と、ＮＭＯＳトランジスタ５１３とによってソース接地増幅回路が構成される。ＰＭＯＳトランジスタ５１２のドレインは、ＮＭＯＳトランジスタ５１３のドレインに接続される。ＮＭＯＳトランジスタのゲートは差動増幅回路１１０の出力ノードに接続され、ソースには電源電圧ＧＮＤが入力される。第１出力部５０の出力ノードは、ＰＭＯＳトランジスタ５１２のドレインとＮＭＯＳトランジスタのドレインとが接続されたノードである。

第２出力部５１は、ＰＭＯＳトランジスタ５１４、ＮＭＯＳトランジスタ５１５を有する。ＮＭＯＳトランジスタ５１５のゲートは、第１出力部５０の出力ノードに接続され、ソースには電源電圧ＧＮＤが入力されている。ＮＭＯＳトランジスタ５１５のドレインは、ＰＭＯＳトランジスタ５１４のドレインに接続されている。ＰＭＯＳトランジスタのゲートには基準電圧が入力され、ソースには電源電圧ＶＤＤが入力される。ＮＭＯＳトランジスタ５１５は、第１信号が第１出力部５０から入力される入力トランジスタである。ＰＭＯＳトランジスタ５１４は、ゲートに入力される基準電圧に基づく電流をＮＭＯＳトランジスタ５１５に供給する電流源である。第２出力部５１は、ＰＭＯＳトランジスタ５１４、ＮＭＯＳトランジスタ５１５によって構成されるソース接地増幅回路を有する。

第２出力部５１の出力ノードは、ＰＭＯＳトランジスタ５１４のドレインとＮＭＯＳトランジスタ５１５のドレインとが接続されたノードである。

第１出力部５０の出力ノードは、第３出力部５２にもまた、接続されている。

第３出力部５２は、インバータ５１８、ＳＲラッチ回路５１９、ＳＲラッチ回路５２０、ＡＮＤ回路５２１を有する。インバータ５１８の入力ノードは、第１出力部５０の出力ノードに接続されている。インバータ５１８の出力ノードは、ＳＲラッチ回路５１９のＳノードに接続されている。ＳＲラッチ回路５２０のＳノードは、第２出力部５１の出力ノードに接続されている。ＳＲラッチ回路５１９のＱノードと、ＳＲラッチ回路５２０のＱＢノードは、ＡＮＤ回路５２１の入力ノードに接続されている。ＡＮＤ回路５２１の出力ノードは、メモリ部４に接続されている。

出力制御部５５は、ＰＭＯＳトランジスタ５１６、ＰＭＯＳトランジスタ５１７を有する。ＰＭＯＳトランジスタ５１６およびＰＭＯＳトランジスタ５１７のゲートには電圧Ｖｃｌｉｐが入力される。ＰＭＯＳトランジスタ５１６のソースは、第１出力部５０の出力ノードに接続され、ドレインには電源電圧ＧＮＤが入力される。ＰＭＯＳトランジスタ５１７のソースは、第２出力部５１の出力ノードが接続され、ドレインには電源電圧ＧＮＤが入力される。

図６は、図５に示した比較部３の駆動を示したタイミング図である。

時刻Ｔ１に、差動増幅回路１１０の出力の変化が開始する。
この差動増幅回路１１０の出力の変化に対応して、時刻Ｔ２に、第１信号の信号レベルの変化が開始する。
この第１信号の信号レベルの変化に対応して、時刻Ｔ３に、第２信号の信号レベルの変化が開始する。
これにより、第１信号と第２信号との論理積で作られる制御信号は、時刻Ｔ３から時刻Ｔ４の期間にＨｉｇｈレベルとなる。
この制御信号が入力されるメモリ部４は、時刻Ｔ４におけるカウント信号を保持する。

本実施例においても、第２出力部５１は、電流源を備える。これにより、実施例１で述べた効果と同じ効果を、本実施例の撮像装置も得ることができる。

なお、本実施例では、第１出力部５０が、差動増幅回路１１０の後段にソース接地増幅回路を備える構成を説明した。本実施例はこの例に限定されるものではなく、第１出力部５０は、差動増幅回路１１０の後段に、ソース接地増幅回路の代わりに差動回路を備えていてもよい。

また、本実施例では、第２出力部５１がソース接地増幅回路である構成を説明した。本実施例はこの構成に限定されるものではなく、差動対を備え、当該差動対に電流を供給する電流源を備える差動回路であってもよい。

（実施例３）
本実施例は、上述した各実施例の撮像装置を有する撮像システムに関する。

撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図７に、撮像システムの例としてデジタルスチルカメラに撮像装置を適用した場合の模式図を示す。

図７に例示した撮像システムは、レンズの保護のためのバリア１５０１、被写体の光学像を撮像装置１５０４に結像させるレンズ１５０２、レンズ１５０２を通過する光量を可変にするための絞り１５０３を有する。レンズ１５０２、絞り１５０３は撮像装置１５０４に光を集光する光学系である。また、図７に例示した撮像システムは撮像装置１５０４より出力される出力信号の処理を行う出力信号処理部１５０５を有する。出力信号処理部１５０５は必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。

図７に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５０６、外部コンピュータ等と通信する為の外部インターフェース部１５０７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５０９、記録媒体１５０９に記録または読み出しを行うための記録媒体制御インターフェース部１５０８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５０４と出力信号処理部１５０５に各種タイミング信号を出力するタイミング供給部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５０４と、撮像装置１５０４から出力された出力信号を処理する出力信号処理部１５０５とを有すればよい。

以上のように、本実施例の撮像システムは、撮像装置１５０４を適用して撮像動作を行うことが可能である。

なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、これまで述べた各実施例を種々組み合わせて実施することができる。

１ 画素部
２ 読み出し回路
３ 比較部
４ メモリ部
５ 水平走査回路
６ ランプ信号供給部
７ カウンタ
８ 出力部
３０、５０ 第１出力部
３１、５１ 第２出力部
３２、５２ 第３出力部
２１２、５１４ ＰＭＯＳトランジスタ（電流源）
２１７、５１５ ＮＭＯＳトランジスタ

Claims (17)

1. 光電変換に基づく信号である光信号を各々が出力する複数の画素と、
   複数の比較部と、
   前記複数の比較部の各々に対応して各々が配された複数のメモリ部とを有し、
   前記複数の比較部の各々は、
   前記光信号と参照信号とが入力されるとともに、前記光信号と前記参照信号とを比較した結果を示す第１信号を出力する第１出力部と、
   前記第１信号が入力されるとともに、前記第１信号を遅延させた第２信号を出力する第２出力部と、
   前記第１信号と前記第２信号とが入力されるとともに、前記メモリ部の動作を制御する制御信号を、前記第１信号と前記第２信号とを用いて出力する第３出力部とを有し、
   前記第２出力部が、前記第２信号を出力する出力ノードと、前記出力ノードに電流を供給する電流源と、前記電流源と前記出力ノードとに電流を流す第１電流経路と、前記電流源と前記出力ノードとに電流を流す第２電流経路とを備えることを特徴とする撮像装置。
2. 前記第１信号が第１の信号レベルの場合には、前記電流源は前記第１電流経路を用いて前記出力ノードに電流を供給し、
   前記第１信号が第２の信号レベルの場合には、前記電流源は前記第２電流経路を用いて前記出力ノードに電流を供給することを特徴とする請求項１に記載の撮像装置。
3. 前記第１電流経路は、前記出力ノードに接続されたソースを備える第１導電型のトランジスタを有し、
   前記第２電流経路は、前記出力ノードに接続されたドレインを備える、前記第１導電型とは逆の導電型である第２導電型のトランジスタを有することを特徴とする請求項１または２に記載の撮像装置。
4. 前記制御信号が、前記第１信号と前記第２信号との論理積であることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
5. 前記第２出力部は、ゲートに前記第１信号が入力され、ソースに第１電源電圧が入力され、ドレインが前記出力ノードに接続された第１トランジスタを有し、
   前記電流源が、ゲートに基準電圧が入力され、ソースに前記第１電源電圧よりも高い電圧である第２電源電圧が入力され、ドレインに前記出力ノードが接続された第２トランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記第１出力部は、
   ゲートに第２基準電圧が入力され、ソースに前記第２電源電圧が入力される第３トランジスタと、
   ゲートに前記光信号が入力され、ソースに前記第３トランジスタのドレインが接続される第４トランジスタと、
   ゲートに前記参照信号が入力され、ソースに前記第３トランジスタのドレインが接続される第５トランジスタと、
   ソースに前記第１電源電圧が入力され、ドレインおよびゲートが前記第３トランジスタと前記第４トランジスタの一方のみのドレインに接続された第６トランジスタと、
   ソースに前記第１電源電圧が入力され、ゲートが前記第６トランジスタのドレインおよびゲートに接続され、ドレインが前記第３トランジスタと前記第４トランジスタの他方のみのドレインと前記第２出力部とに接続された第７トランジスタとを有することを特徴とする請求項５に記載の撮像装置。
7. 前記基準電圧と前記第２基準電圧とが同じ値であることを特徴とする請求項６に記載の撮像装置。
8. 前記第２出力部は、前記電流源に接続されたドレインと、前記第７トランジスタのドレインに接続されたゲートと、前記第１電源電圧が入力されるソースとを備える入力トランジスタをさらに備え、
   前記比較部はさらに、
   前記第７トランジスタに接続されたソースと、前記第１電源電圧が入力されるドレインと、所定の電圧が入力されるゲートとを備えるトランジスタをさらに有することを特徴とする請求項６または７に記載の撮像装置。
9. 前記第１出力部が、前記光信号と前記参照信号とが入力される差動回路と、前記差動回路の出力を受けて、前記第１信号を出力するソース接地増幅回路とを有することを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
10. 前記第３出力部が、
    前記第１信号が入力されるインバータと、
    前記インバータの出力が入力される第１ＳＲラッチ回路と、前記第２信号が入力される第２ＳＲラッチ回路と、
    前記第１ＳＲラッチ回路の出力と前記第２ＳＲラッチ回路の論理積を得て、前記論理積を前記制御信号として出力するＡＮＤ回路とを有することを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
11. 前記参照信号がランプ信号であることを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
12. 前記複数のメモリ部の各々に、クロックを計数したカウント信号が入力され、
    前記複数のメモリ部の各々は、前記制御信号の電位の変化に対応して、前記カウント信号を保持することを特徴とする請求項１〜１１のいずれか１項に記載の撮像装置。
13. 前記複数のメモリ部の各々は、クロックを計数したカウント信号を生成し、
    前記複数のメモリ部の各々は、前記制御信号の電位の変化に対応して、前記カウント信号を保持することを特徴とする請求項１〜１２のいずれか１項に記載の撮像装置。
14. 光電変換に基づく信号である光信号を各々が出力する複数の画素と、
    複数の比較部と、
    前記複数の比較部の各々に対応して各々が配された複数のメモリ部とを有し、
    前記複数の比較部の各々は、
    前記光信号と参照信号とが入力されるとともに、前記光信号と前記参照信号とを比較した結果を示す第１信号を出力する第１出力部と、第２出力部と、前記第１出力部および前記第２出力部に接続され、前記メモリ部の動作を制御する制御信号を出力する第３出力部とを有し、
    前記第２出力部が、
    前記第３出力部に接続された出力ノードと、
    第１電源電圧が入力されるソースと、前記第１出力部に接続されたゲートと、前記出力ノードに接続されたドレインとを有する第１トランジスタと、
    第２電源電圧が入力されるソースと、基準電圧が入力されるゲートと、前記出力ノードに接続されたドレインとを有する第２トランジスタとを有し、
    前記比較部はさらに、
    前記出力ノードに接続されたソースと、所定の電位が入力されるゲートと、前記第１電源電圧が入力されるドレインとを有する第３トランジスタを有することを特徴とする撮像装置。
15. 前記第１トランジスタと前記第３トランジスタの導電型が逆であることを特徴とする請求項１４に記載の撮像装置。
16. 請求項１〜１５のいずれか１項に記載の撮像装置と、
    前記撮像装置が出力する信号を用いて画像を生成する出力信号処理部とを有することを特徴とする撮像システム。
17. 光電変換に基づく信号である光信号を各々が出力する複数の画素と、
    複数の比較部と、
    前記複数の比較部の各々に対応して各々が配された複数のメモリ部とを有し、
    前記複数の比較部の各々は、
    前記光信号と参照信号とが入力され、前記光信号と前記参照信号とを比較した結果を示す第１信号を出力する第１出力部と、
    前記第１信号が入力されるとともに、前記第１信号を遅延させた第２信号を出力する第２出力部と、
    前記第１信号と前記第２信号とが入力されるとともに、前記メモリ部の動作を制御する制御信号を、前記第１信号と前記第２信号とを用いて出力する第３出力部とを有し、
    前記第２出力部が、前記第２信号を出力する出力ノードを有する撮像装置の駆動方法であって、
    前記第１信号の信号レベルが第１の信号レベルおよび第２の信号レベルにおいて、前記出力ノードに電流を供給することを特徴とする撮像装置の駆動方法。

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