JPS59117774A - デコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデコーダ回路に関し、特に相補型ＭＯ８ＦＫ
Ｔからなる半導体記憶装置１で適したデコーダ回路に関
する。

従来、相補型Ｍ　ＯＳ　Ｆ’　ＥＴからなるいわゆるＣ
ＭＯＳメモリにおけるデコーダ回路としては、例１えは
第１図に示すようなＮＯＲ回路タイプのものか、第２図
に示すよりなＮ　ＡＮＤ回路タイプのものが使用されて
いた。

第１図の回路は、デコーダ部たる入力段が、型温電圧Ｖ
。０とノードＮとの間に直列接続された３個のｐチャン
ネル形ＭＯ８ＦＥＴＱＩ　　、Ｑｉ　、Ｑ、ｓと、ノー
ドＮとグランドとの間に並列に接続された３個のｎチャ
ンネル形ＭＯ５ＦＥＴＱ４　、　Ｑ、ｓ　。

Ｑ、６　とによって３人力ＮＯＲ回路に構成はれている
。そして、上記ｐ−ＭＯ５ＦＫＴＱ＋　”Ｑ、３および
ｎ−ＭＯ８ＦＥＴＱ４〜Ｑ６のゲートには、それぞれ３
つの入力信号ａ０＋　ａ　Ｉ＋　ＦＬ＠が供給されるよ
うにされている。マタ、入力段の出力ノードＮには、出
力段となるＣＭＯＳインバータが２段接続されている。

従って、この回路は、入力信号ａ　ｏ”　ａ　２がすべ
てロウレベルのときに出力がハイレベルになシ、ａｏ”
’−ａ２のうち少なくとも一つがハイレベルにされると
出力がロウレベルにされる。

一方、第２図の回路は、デコーダ部たる入力段が、電源
電圧■。０とノードＮとの間に並列に接続された３個の
ｐチャンネル形ＭＯ８ＦＪｆｉＴＱｔ　　−Ｑ＝２．Ｑ
、ａ　と、ノードＮとグランドとの間に直列接続された
３個のｎチャンネル形ＭＯ８ＦＦｉＴＱ、４　　、ＱＳ
　　ＩＱ６とによって構成されている。そして、上記ｐ
　　Ｍ　ＯＢ　Ｆ　Ｅ　Ｔ　Ｑｌ　〜Ｑ、３　ｋヨ（Ｊ
　Ｉｎ−ＭＯ８ＦＥＴＱ４〜Ｑ６のゲートに、それぞれ
３つの入力信号ａ。、ａｌ、ａ２が供給されるようにさ
れている。また、入力段の出力ノードＮには、出力段と
なるＣＭＯＳインバータが一段接続てれて込る。入力段
は、３人カＮＡＮＤ回路が構成されている。従って、こ
の回路は、入力信号ａＱ％ａ２がすべてハイレベルのと
きに出力ノードＮがロウレベルになり、ａＱ〜ａ２のう
ち少々くとも一つがロウレベルにされると、出方）−ド
Ｎがハイレベルにされる。

しかしながら、上記従来のデコーダ回路は層ずれも、入
力段が０ＭＯ８構成にされているため、入力段を構成す
る素子（ＭＯ５ＦＥＴ　）の寸法を太きくしなければな
らないという欠点がある。つまり、第１図および第２図
の回路は、入力段が、移動度の高い電子をキャリアとす
るｎ　−Ｍ　ＯＥＩ　Ｆｇ’ｒＱ、４〜Ｑ６と、移動度
の低い正孔をキャリアとするｐ　−Ｍ　ＯＥＩ　Ｆ　Ｅ
　Ｔ　Ｑ、　１〜Ｑ、３　とが、ノードＮを挾んで接続
されている。そのため、ノードＮに対するｐチャンネル
側とｎチャンネル側の移動度をそろえるには、ｐ−Ｍ　
ＯＥＩ　Ｆ　Ｅ　Ｔ　Ｑｌ　〜Ｑ、ｓのｇｍ　（伝達コ
ンダクタンス）を太きくしなければならない。その結果
、回路を構成する素子特にｐ−ＭＯ６ＦＫＴＱ＋　〜Ｑ
３の寸法を大きくしてやる必要があり、回路の占有面積
が大きくなってし甘うという問題点があった。

しかも、上記いずれの回路も、アドレス入力信号の数が
ふえるほど、直列接続されるＭＯ５ＦＦｉＴの数を増加
し彦ければならない。しかし、直列接続されるＭＯＥｉ
　ＦＥＴの数がふえるほどオン抵抗も大きく々ってヌビ
ードが遅くなってし壕う。

そのため、信号の変化のヌビードを速くさせるためには
、入力信号数が多くなるに従って素子寸法を大きくしな
ければならなかった。

この発明は上記のような問題点に着目してなされたもの
で、回路を構成する素子寸法を太きくしなくでも従来よ
りも信号のヌビードを速くさせることができ、これによ
って比較的小さな面積でデコーダ回路を構成することが
できるようにすることを目的とする。

さらに、この発明は、このようなデコーダ回路を用いた
Ｃ！ＭＯＥＩメモリにおいて、チップ非選択時にデコー
ダ回路を動作させないようにするためのデコーダの周辺
回路の占有面積をも減少させて、チッフ゛サイズを小ζ
〈できるようにすること全目的とする。

以下図面を用いてこの発明ｋＧ明する。

第３図は本発明ｐａＭｏ　ｓ　−ＲＡＭ　（ランダム・
アクセス・メモリ）のＸデコーダ回路に適用した場合の
一実施囮１を示す。

図において、１はアドレスバッファ回路で、このアドレ
スバッファ回路１には、外部からアドレス信号ＡＸｏ、
ＡｘＩ、ＡＸ２が供給これる。これによって、真レベル
のアドレス信号ａＸＯ”　ＸＩ　’ａＸ２と偽レベルの
アドレス信号可乙Ｊ可乙、可肩が形成され、出力きれる
ようにされている。

２ａ　、２ｈは上記アト１ノヌバッファ回路１の出力ａ
　　　、ａ　　　ｋアコードするためのＸデコーダＸ　
１　　　　Ｘｌ 回路である。図には２つのＸデコーダ回路２ａ。

２ｈのみが示されているが、実際には、アドレス信号Ａ
Ｘのビット数ｎに応じて２ｎ個（実施のごとくアドレス
信号が３ビツトの場合には２３＝８個）のＸデコーダ回
路が設けられる。

そして、これらのＸデコーダ回路２ａ〜２ｈには、上記
アドレスバッファ回路１から出力されるアドレス信号ａ
　　１丁−のうち、互いに異なるｘｉ　　　　ｘｌ 組合せの信号ａ　　　、ａ　　　、ａ　　　：ａ　　　
、ａ　　　。

Ｘ　ｏ　　　　　Ｘ　Ｉ　　　　　Ｘ２　　　　　　Ｘ
ＯＸ　１ａＸ２；・・・・’ＸＱ　”　ＸＩ　”　Ｘ２
が供給されるようにされている。

上記Ｘデコーダ回路２ａ〜２ｈは、図示されるように、
電、漏電圧■。０とノードＮとの間に接続されたプリチ
ャージ用のＭＯ８ＦＫＴＱ、１．と、−ノードＮとグラ
ンドとの間に並列に接続された入力Ｍ０８ＦＦｉＴＱ・
口・Ｑｌ・ＱｌＢとによって・デコーダ部たる入力段が
構成されている。また、上記ノードＮには、ＭＯ８ＦＫ
ＴＱ４からなるトランスファゲートが接続さｎ、このト
ランスファゲートを介してワード線駆動用ドライバとし
ての出力段を構成する０Ｍ０ＥＩインバータ３ａ、３’
ｂが２段接続されている。この出力段は、電源電圧Ｖ。

。 いっばいの出力電圧を発生させて、ブートヌトランプ回
路を不要にするために設けられる。

なお、特に制限これなりが、上記Ｍ０８７ＦｉＴＱ、　
ＩＯ〜Ｑ口はすべて同一の導電型例えばｎチャンネル形
に形成されている。

そして、上記入力段の入力ＭＯ８ＦＢＴＱｚ〜Ｑ、　１
８のゲート端子にそれぞれアドレスバッフア回路１から
出力はれるアドレス信号ａ　　−または「ｉ１ が供給されるようにされており、入力ＭＯＥＩＦＥＴＱ
、ｚ〜ＱＩ３　はゲート電圧がハイレベルにされるとオ
ンされ、ロウレベルにされるとオフされるようにされて
いる。上記入力ＩＪＯ８ＦＢＴＱ口〜Ｑ１３がすべてオ
フてれると、ノードＮがプリチャージ用ＭＯ８ＦＥＴＱ
ＩＯによってハイレベルにされ、入力ＭＯＥｌＦＥＴＱ
目〜Ｑ、＋ｓ　のうち少なぐとも一つひオンされると、
ノードＮはロウレベルにされる。

一＆−ｉ、トランスフアゲ−［目が開かれると、ノード
Ｎのレベルに応じて出力段のＣＭＯＳインバータ３ｂの
出力レベルが決定される。各Ｘデコーダ回路２ａ〜２ｈ
のＣＭＯＳインバータ３ｂの出力ノードＮ１には、メモ
リセルアレイ４内の各ワード線Ｗａ−Ｗｈが接続されて
おり、Ｘデコーダ回路２　ａ　−２ｈ　ＶＣ，ｉ：って
、このうち一本のワード線が選択レベル（ハイレベル）
にプせられる。

次に、５けアドレス信号Ａｘ１の供給を受けてアドレス
信号の変化を検出し、ワンショットパルスづ　、φ、を
発生するパルス発生回路である。発′　ｐ 生された正のワンショットパルスφ　は上記デコ−ダ回
路２ａ〜２ｈのプリチャージ用ＭＯ８ＦＫＴＱ＋ｏのゲ
ート端子に、マタ負のワンショットパルスφ、はトラン
スファ’ｉ”　　）Ｑ旧のゲ　）ｉ子に供給されるよう
にでれている。これによって、プリチャージ用ＭＯ８Ｆ
ＫＴＱ＋。は常時オフされていて、ワンショットパルス
φ、により一時的にオンこれる。また、トランス７アゲ
ートＧＬ１４は常時開かれていて、ワンショットパルス
φ　ニヨシ一時的に閉じられるようにされている。

また、上言己メモリセルアレイ４は、マＦリックヌ状に
配設さね女メモリセルＭ　　、Ｍ　　、・・・・・・；
ａｔ　　　　　　ａｘ 〜Ｍｈ、　、　Ｍｈ、・・・・・・からなり、各メモリ
セルはスイッチＭＯＥＩＦＩＩＣＴとＭＯ８ゲート容量
を用いたキャパシタとにより構＃：されている。そして
、同一行に配設されたメモリセルのスイッチＭＯ８ＦＥ
Ｔは、ゲート端子が同一のワード線ｗ　　−ｗｈに共通
に接続さ扛、また同一列に配設されたメモリセルのスイ
ッチＭＯ８ＦＦｉＴは、ドレインが同一のビット８ｊＢ
ｒ　　、Ｂｚ　　・・・・・に共通に接続されている。

これらのピッ）＋ｉＢ＋　　−Ｂ２−・・・・・け、Ｙ
スイッチＳＩ　　、Ｓ２＋　・・・・・を弁してコモン
ピント線ＯＢに接続可能にされている。また、Ｙスイッ
チＳ、、Ｓ２　、・・・・・・は、アドレスバッファ６
から供給はれるアドレス信号により動作これるＸデコー
ダ回路７　Ｋよりて一つだけオン状態にされ、アドレス
信号Ａｙヤに対応するーのビット線が選択場れるように
されている。つまシ、ＹスイッチＳＩ。

Ｓ７．・・・・・・のうち一つがオンされて、コモンビ
ット線Ｃ！ＢＫ接続さｔ′Ｌ女ビット線と、上記Ｘデコ
ーダ回路２ａ〜２ｈによって選択レベルにされたワード
線との交点に位置するメモリセル内のスイッチＭＯ８Ｆ
ＩＩｉＴがオンされる。すると、そのメモリセル内のキ
ャパシタに電荷がチャージされているか否かがセンスア
ンプ８によって検知され、データの読出しが行なわれる
。

次に、上記Ｘデコーダ回路２ａ〜２ｈの動作を、第４図
のタイミングチャー？”ｋ用いて説明する。

アドレス信号Ａｘｉが変化されると、パルス発生回路５
がこれ全検出してワンショットパルスφ、。

φ　を発生する。これによって、Ｘデコーダ回路２ａ〜
２ｈは、一時的にトランスファゲートＱ、ｔ＜が閉じら
れて、プリチャージ用ＭＯ８ＦＫＴＱ＋。

がオンされる。しかして、このとき入力ＭＯ８ＦＩｃＴ
　Ｑ　ｚ　〜Ｑ、＋ｇ　に供給されるアドレス信号ａｚ
ｌ。

ａ　Ｘ　Ｌはすべていったんロウレベルにされる。その
タメ、ワンショットパルスφｐφｐによっテＭＯ８ＦＫ
ＴＱ１４がオフされ、Ｑ、＋ｏ　がオンされると、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ、１０を介してノードＮがプリチ
ャージされ、ハイレベルにさ牡る。そして、次に、バル
クφ　がハイレベルニ戻って、トランスフアゲ）Ｑ、１
４が開かれると、新しいアドレスＡｘよに応じて決定さ
ｆ′Ｌ′ｆＣ所定レベルのアドレス信号ａｘｏ〜ａｘ２
が、アドレスバッファ回路１から入力ＭＯ８ＦＫＴＱ、
ｚ〜Ｑ、１３　　に供給さ１．て入力段の出力ノードＮ
のレベルが決定される。

つまり、ノードＮのプリチャージ後に入力されるアドレ
ス信号ａＸＯ”’Ｘ２　がすべてロウレベルのときは、
ノードＮのレベルは、プリチャージされたハイレベルを
そのまま保つ。これがトランスファケートＱ、目を介し
てＣＭＯＳインバータ３ａに供給されると、出力φ７は
ノ・イレベルにされる。

一方、アドレス信号ａｘｏ〜ａＸ２　　のうち少なくと
も一つがハイレベルにされると、ＭＯ８ＦＥＴＱ■〜Ｑ
Ｉ３　の一つ以上がオンさｎ−ｃ、ノードＮの電荷が引
き抜かれ、ノードＮ［ロウレベルにされる。その結果、
０Ｍ０ＥＩインバータ３ａの入力がロウレベルにされて
、出力φ７けロウレベルに固定される。この際、入力Ｍ
Ｏ８ＦＦｉＴＱｚ〜Ｑ１３のうち一つがオンされても、
そのときは既にプリチャージ用ＭＯ８ＦＫＴＱ＋ｏはオ
フされているため、入力段に貫通電流が流されることは
ない。

上記実施９ｊｌのＸデコーダ回路２ａ〜２ｈには、第１
図および第２図に示すように、直列接続された３個の入
力ＭＯＥＩＦＫＴＱ、〜Ｑ、３またはＱ４〜Ｑ６が設け
られていない。そのため、同じ信号速度を得るために必
要な入力ＭＯ８ＦＦｉＴＱｔ＋〜ＱＩ３の寸法を、従来
に比べて１／３程度に小尊くすることができる。しかも
、実施例１０回路では、ｇｍの小さなｐチャンネル形Ｍ
Ｏ５ＦＫＴが入力段に使用されていないとともに、プリ
チャージにより決定はれたレベル（ノードＮ）ｋ出力段
に供給嘔せるようにされている。そのため、ノードＮが
ロウレベルかラノ・イレベルに変化される場合を考える
と、従来のデコーダ回路では、ＣＭＯＢ構成にさｎｆｃ
入力段の出力ノードＮのレベルを反転さぜる穴め、ｐ−
ＭＯ８ＩＦＥＴＱ＋　〜Ｑ３のドライブ能力すなわちｇ
ｎｌｒ大きくする必要があった。

これに対し、本実施ｆｆ１．ｌのデコーダ回路では、Ｍ
（ｌｓＦＥＴＪｏはノードＮをプリチャージさせるだけ
でよいので、Ｍ　０８　Ｆ　Ｅ　Ｔ　Ｑｌｏの寸法を従
来のｐ−ＭＯ８ＦＦｉＴＱ、＋　〜Ｑ３に比べてかなり
小さくすることができるのである。その結果、本実施％
、ｌのデコーダ回路は、特にデコーダ部たる入力段の占
有面積が従来に比べて減少される。

また、第２図の回路では、入力段の出力ノードＮのレベ
ルが少し浮いてしまい、例１えば１．０■になったとす
る。すると、出力が完全に■。。（５Ｖ）壕で上昇され
ず、４．７■程度にされてしまうおそれがある。これに
対し、実施例のデコーダ回路では、プリチャージ方式の
ためノードＮのレベルが浮いてしまうということがない
。

更に、半導体メモリでは、一般にアドレスバッファが動
きっばなしにされるので、従来は、チップ非選択の場合
に、デコーダの動作を停止させるため、チップセレクト
信号Ｏ８Ｋ基づいて内部制御信号を形成して、この制御
信号によりアドレスバッファの出力信号ａｘｌ　ｌ　ａ
ｘｔ　ｋデコーダに供給ζゼないようにコントロールし
ていた。

ところが、上記実施例のようなデコーダ回路を用いたメ
モリでは、デコーダ部たる入力段のトランス７アゲー）
Ｑ、ｔｉのゲート端子をロウレベルに１定してゲートヲ
閉じてやることによシ、アドレスバッファが動いたまま
でも、デコーダ回路の動作を停止させてやることができ
る。

そのため、チップセレクト信号丁ｊに基づいて、アドレ
スバッファの出力をコントロールしてやるような複雑な
論理回路を形成する必要がなくなり、デコーダの周辺回
路数および回路面積も小さくされる。その結果、このよ
うなデコーダ回路を含むメモリ全体のチップサイズが減
少さハる。

この発明は以上説明し友ように構成されているので、回
路特に入力段を構成する素子の寸法を大きくしなくても
、従来のデコーダより信号のスピードを迭くζせること
かでき、こｎによって比較的ｌ」・さな面積でデコーダ
回路を構成することができる。

また、本発明に係るデコーダ回路を適用し友メモリにお
いては、デコーダの周辺回路の占有面積が減少され、こ
れによって、チップサイズを小さくすることができると
いう効果がある。

【図面の簡単な説明】

第１図および第２図は従来のデコーダ回路の一例１に示
す回路図、 第３図は本発明に係るデコーダ回路を含むメモリの一実
施例を示す回路構成図、 第４図１はその回路における各信号のタイミングチャー
トである。 ■・・・アドレスバッファ、２ａ〜２ｈ・・デコーダ回
路、３ａ、３ｂ・・・ＣＭＯＳインパーク、４・・・メ
モリセルアレイ、ＱＩＱ・・・プリチャージ用ＭＯ８Ｆ
ＥＴ、Ｑ目〜Ｑ、　＋　３　　・・・入力ＭＯ８ＦＥＴ
、Ｑ口・・トランスファゲート。 第　　１　　図 第　　２　図

Claims (1)

【特許請求の範囲】
1. １、回路の一方の電源電圧と第１の接続ノードとの間に
   接続されて適当な制御信号によってオン、オフされるプ
   リチャージ用トランジスタと、上記接続ノードと回路の
   他方の電源電圧との間に互いに並列に接続されｆｃ？Ｊ
   ｌ数個の入力トランジスタと、上記接続ノードに接続醤
   れ几トランヌファゲートと、このトランスフアゲ−トラ
   介して上記接続ノードに接続された出力段とによって構
   成されてなること’Ｚ％徴とするデコーダ回路。