KR100424703B1 - Ｄｒａｍ-메모리 내 리시버 회로의 스위칭 전환을 위한 회로 - Google Patents

Abstract

본 발명은 DRAM-메모리 내 리시버 회로의 대기-모드와 동작-모드간 전환을 위한 회로에 관한 것이다. 상기 회로에서는 리시버로서 동작하는 모든 차동 증폭기(6, 7)에 있어서 그의 올바른 동작 지점을 설정하기 위한, 기준 전류(IREF)로부터 유도된 제어 전압이 발생되거나 공급된다. 상기 회로의 특징은, 모든 리시버(6, 7)에 대해 제어 전압 발생을 위한 전류가 공급되는 라인(13) 내에 스위칭 부재(10, 11, 12)가 제공되며, 상기 스위칭 부재가 동작 모드에서는, 제어 전압 발생을 위한 전류를 지속적으로 공급하기 위해 상기 스위칭 부재에 인가되는 릴리스 신호(EN)에 의해 지속적으로 폐쇄되고, 대기-모드에서는 제어 전압(V_BIAS)을 불연속적으로 재생하기 위해 재생 신호(SRF)가 공급됨으로써 불연속적으로 또는 주기적으로 폐쇄된다.

Description

ＤＲＡＭ-메모리 내 리시버 회로의 스위칭 전환을 위한 회로{CIRCUIT ARRANGEMENT FOR SWITCHING-OVER A RECEIVER CIRCUIT IN DRAM-MEMORIES}

본 발명은 DRAM-메모리 내 리시버 회로의 대기-모드와 동작-모드간 전환을 위한 회로에 관한 것으로서, 상기 회로에서는 리시버로서 동작하는 모든 차동 증폭기에 있어서 그의 올바른 동작점을 설정하기 위해, 기준 전류로부터 유추된 제어 전압이 발생되거나 공급된다.

특히 랩탑 또는 노트북 분야의 경우, 그 안에 내장된 메모리 소자, 특히 DRAM-메모리 소자는 파워-다운시에도 또는 대기 모드시에도 소량의 전류를 소비해야 한다. 메모리 소자 내에서 리시버로서 작용하는 차동 증폭기는 그의 올바른 동작점의 설정을 위해 제어 전압을 필요로 한다. DRAM-메모리 소자가 존재하는 경우, 제어 전압은 전류 미러를 통해 분배되는 기준 전류로부터 발생된다. 동작 모드에서 메모리 칩이 재활성화되면 리시버를 즉시, 즉 가능한한 한 클럭 주기 이내에 다시 사용할 수 있게 하기 위해, 파워-다운 모드 내지는 대기 모드에서 상기 리시버가 차단될 수 있는 반면, 분배된 전류는 차단되어서는 안된다.

이는 대기 모드에 있는 동안 지속적으로 꽤 많은 양의 대기 전류가 공지된 메모리 칩을 통해 흐른다는 것을 조건으로 한다. 상기 대기 전류는 랩탑 또는 노트북이 배터리로 작동되는 경우 배터리에 지속적으로 부하로서 작용한다. 전류 미러에 의해 분할된 전류 경로는 각각 리시버에 전류를 공급하는 개별 라인 내에 배치된 스위칭 트랜지스터에 의해 대기 모드에서 차단될 수 있다. 그러나 이미 전술한 바와 같이 대기 모드에서 리시버의 제어 전압이 차단되어서는 안된다. 차단된다면, 리시버가 동작 모드로 전환될 때 충분히 빠르게 재활성화될 수 없기 때문이다.

US 5,557,221A(1-16행, 첨부 도면 1-6)(특히 도 8)에는, 리시버 회로의 스위칭 전환을 위한 회로가 기술되어있는데, 상기 회로의 경우 입력부에 인가되는 주파수 또는 진폭에 상관없이 제 1 동작 모드와 제 2 절전 모드간의 스위칭 전환이 이루어진다.

US 5,920,208 A에는 감지 증폭기용 전환 장치가 공지되어있다. 상기 전환 장치는 데이터 비교를 통해 판독 과정의 종료를 감지하고, 파워-다운 모드로의 전환을 실행한다.

본 발명의 목적은 지금까지의 일반적인, 대기 모드 또는 파워-다운 모드와 동작 모드간의 전환에서 나타났던 전술한 단점들을 예방하고, 대기 전류가 감소되는 대기 모드 또는 파워-다운 모드에서도 리시버의 제어 전압이 유지됨으로써 상기 리시버가 동작 모드로의 전환시 충분히 빠르게, 예컨대 2-3 나노초 이내에 활성화될 수 있는 회로를 제공하는 것이다.

도 1은 본 발명에 따른 회로의 가능 구현예의 개략도.

*도면의 주요 부호 설명*

1, 2 : 전류 미러 3 : 릴리스 트랜지스터

5 : 부하 4₁, 4₂, 4_n: 전류 미러 트랜지스터

6, 7 : 차동 증폭기(리시버)의 트랜지스터

8, 9 : 전류원 10, 11 : 스위칭 트랜지스터

12 : OR-소자 13 : 공급 라인

14 : 커패시터 15 : 재생 신호(REF)

16 : 릴리스 신호(EN) GND : 접지 전위

IREF : 기준 전류 Vin+, Vin- : 입력 전압

Vcc : 부하(5)용 동작 전압

Idis_1, Idis_2, ..., Idis_n : 분배된 전류

상기 목적은 청구항에 따라 달성된다.

본 발명의 본질적인 관점에 따르면 회로는, 각각의 리시버에 대해 제어 전압 발생용 전류를 공급하는 라인 내에 스위칭 부재들이 제공되고, 상기 스위칭 부재들이 동작 모드에서는, 제어 전압 발생을 위한 전류를 지속적으로 공급하기 위해 상기 스위칭 부재에 인가되는 릴리스 신호에 의해 지속적으로 폐쇄되고, 대기-모드에서는 제어 전압을 재생하기 위해 재생 신호가 공급됨으로써 불연속적으로 또는 주기적으로 폐쇄되는 것을 특징으로 한다.

따라서 본 발명에 따른 회로에 의해 리시버 회로로서 작용하는 차동 증폭기용 제어 전압이 불연속적으로 또는 주기적으로 재생된다. 상기 방식으로 리시버용 대기 전류가 현저히 감소된다. 특히 DRAM-메모리의 경우, 바람직하게는 DRAM-메모리의 자기 재생 신호가 사용되는 경우, 스위칭 부재의 접속을 위해 주기적인 재생 신호를 발생시키기 위한 별도의 발생기가 생략될 수 있다. 그러나 자기 재생 주기의 수 배에 달하는 주기를 갖는 스위칭 부재를 위해 자기 재생 신호로부터 유도된 스위치 온 신호도 물론 사용될 수 있다.

불연속적으로 또는 주기적으로 리시버에 공급되는 제어 전압을 안정화하기 위해 각각의 리시버에 할당된, 재생 시간 연장용 커패시터가 사용될 수 있다.

하기에는 도면과 관련하여 본 발명에 따른 회로의 바람직한 실시예가 기술된다.

도 1은 본 발명에 따른 회로의 가능 구현예를 개략적으로 나타낸 것이다. 차동 증폭기(6, 7)는 제어 전압에 의해 동작점이 규정되는 부하(5)용 리시버를 형성하고, 상기 제어 전압은 전류 미러 트랜지스터(2)로부터 릴리스 트랜지스터(3)를 통해 흐르는 전류로부터 발생된다. 상기 릴리스 트랜지스터(3)는 동작 모드에서 릴리스 신호(EN)에 의해 폐쇄된다. 전류원(2)으로부터 흐르는 전류의 강도는 대기 모드에서 커패시터(14)의 전하에 의해 결정되는 기준 전압(V_BIAS)에 의해 정해진다. 용량(C)을 갖는 상기 커패시터(14)는 대기 모드에서 하기에 기술되는 방법으로 공급 라인(13)을 통해 흐르는 전류(Idis_n)에 의해 주기적으로 또는 불연속적으로 충전된다. 상기 전류(Idis_n)는 전류 미러 트랜지스터(4₁, 4₂, ..., 4_n), 트랜지스터(8) 및 기준 전류(IREF)가 흐르는 기준 전류원(9)으로 구성된 전류 미러 회로로부터 발생한다.

동작 모드에서 칩이 재활성화되는 경우 리시버를 수 나노초 이내에 다시 사용할 수 있게 하기 위해, 전술한 바와 같이, 대기 모드에서 커패시터(14)의 전하로부터 차동 증폭기(6, 7)용 제어 전압이 인출된다.

본 발명에 따라 기준 전압(V_BIAS)을 발생시키기 위해 공급 라인(13) 내에 스위칭 부재(10, 11, 12)가 제공된다. 스위칭 부재 (10) 및 (11)은 바람직하게는 MOS-트랜지스터이고, 스위칭 부재 (12)는 대기 모드에서 주기적인 또는 불연속적인 재생 신호(SRF 15)를 수신하고, 동작 모드에서 릴리스 신호(EN)를 수신하는 OR-소자를 형성한다.

또한 상기 커패시터(14)는 기준 전압(V_BIAS)을 안정화함으로써 재생 시간을 연장시킬 수 있도록 설계된다.

"파워-다운" 동안, 즉 대기 모드(EN = 0)에서는 상기 MOS-트랜지스터(10, 11)가 재생 사이클(SRF는 주기적으로 또는 불연속적으로 1과 같다) 내에서만 활성화되고, 라인(13)을 통해 공급된 전류를 트랜지스터(1)에 연결한다.

DRAM-메모리의 경우 상기 재생 신호(15)는 메모리 내에 있던 기존의 주기적인 자기 재생 신호일 수 있다. 따라서 재생 신호(15) 발생용 발생기가 생략될 수있다.

물론 재생 주기는 자기 재생 주기의 수 배가 될 수도 있다.

다른 적용예에서는 커패시터(14)의 용량이 서로 연속하는 2 개의 재생 신호 사이의 최장 기간을 견뎌내기에 충분히 크기만 하다면, 재생 신호(15)가 비주기적일 수도 있다.

전술한, 그리고 도면에 도시된 본 발명에 따른 회로의 실시예에 의해, 파워-다운시 또는 대기 모드시 대기 전류가 현저하게 감소됨에도 불구하고, 리시버가 동작 모드로의 전환시 매우 빠르게 재활성화된다.

물론 본 발명에 따른 회로는 DRAM-메모리뿐만 아니라, 대기 모드에서 리시버를 통해 흐르는 대기 전류의 감소가 요구되는 다른 장치들에도 적용될 수 있다.

본 발명을 통해 지금까지의 일반적인, 대기 모드 또는 파워-다운 모드와 동작 모드간의 전환에서 나타났던 전술한 단점들을 예방하고, 대기 전류가 감소되는 대기 모드 또는 파워-다운 모드에서도 리시버의 제어 전압이 유지됨으로써 상기 리시버가 동작 모드로의 전환시 충분히 빠르게, 예컨대 2-3 나노초 이내에 활성화될 수 있는 회로를 제공하는 것이 보증된다.

Claims (5)

1. 리시버 회로를 대기 모드와 동작 모드 사이에서 전환시키는 회로로서,

   차동 증폭기(6, 7)를 포함하는데, 상기 차동 증폭기는 상기 차동 증폭기의 올바른 동작점을 설정하기 위해 기준 전류 (IREF)로부터 유도된 제어 전압을 수신하는 리시버로서 기능하며;

   상기 제어 전압 발생시키기 위해 전류(Idis_n)를 공급하는 라인(13); 및

   상기 리시버에 대해 상기 라인 내에 배치된 스위칭 부재들(10, 11, 12 )을 포함하며,

   상기 스위칭 부재들은 상기 제어 전압을 발생시키기 위해 지속적으로 상기 전류를 공급하도록 상기 스위칭 부재들에 존재하는 릴리스 신호(EN)에 의해 상기 동작 모드에서 지속적으로 폐쇄되며, 상기 스위칭 부재들은 상기 제어 전압(V_BIAS)을 불연속적으로 재생하기 위해 재생 신호(SRF)를 제공함으로써 상기 대기 모드에서 이산 시간으로 또는 주기적으로 폐쇄되는, 리시버 회로를 대기 모드와 동작 모드 사이에서 전환시키는 회로.
2. 제 1항에 있어서,

   상기 스위칭 부재(10, 11)가 MOS-스위칭 트랜지스터인 것을 특징으로 하는 리시버 회로를 대기 모드와 동작 모드 사이에서 전환시키는 회로.
3. 제 1항 또는 2항에 있어서,

   상기 재생 신호(SRF)가 DRAM-메모리의 메모리-자기 재생 신호이거나, 또는 주기 지속 시간이 자기 재생 신호의 주기의 수 배에 달하는 신호인 것을 특징으로 하는 리시버 회로를 대기 모드와 동작 모드 사이에서 전환시키는 회로.
4. 제 1항 또는 2항에 있어서,

   상기 각 리시버(6, 7)를 위해, 스위칭 부재들로부터 공급된 각 전류(Idis_n)에 의해 재생 신호의 최장 주기 지속시간을 초과하는 기간까지 전하를 저장하기에 충분한 용량(C)을 갖는 적어도 하나의 백업 커패시터(14)를 포함하는 것을 특징으로 하는 리시버 회로를 대기 모드와 동작 모드 사이에서 전환시키는 회로.
5. 제 1항 또는 2항에 따른 회로를 포함하는 것을 특징으로 하는 DRAM-메모리.