KR19990053733A - 램버스 디램의 파워-다운 종료 제어장치 - Google Patents

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Abstract

본 발명은 차세대 메모리인 램버스 디램(Rambus DRAM)의 파워-다운모드에서 인에이블모드로 전환시 필요한 파워-다운 종료 제어장치에 관한 것으로, 특히 파워-다운 모드로 진입함을 알려주는 파워-다운 신호와, 지연동기 루프 회로(delay locked loop : DLL)가 위상동기(phase locking)를 이루어 올바른 클럭발생을 완료하였을 때 트리거되는 락 감지신호(lockdetect)를 클럭 복원회로로부터 제공받아 상기 지연동기 루프회로의 잠금시간만큼의 딜레이를 출력신호에 추가시키는 리세트 수단과, 상기 리세트 수단의 출력과 상기 파워-다운 신호를 입력으로 하여 상기 지연동기 루프회로의 잠금시간만큼의 딜레이가 추가된 파워-다운신호를 출력하는 논리소자를 구비함으로써, 설계면적 감소와 저전력 동작 및 동작시간의 감소를 실현한 램버스 디램의 파워-다운 종료 제어장치에 관한 것이다.

Description

램버스 디램의 파워-다운 종료 제어장치
본 발명은 차세대 메모리인 램버스 디램(Rambus DRAM)의 파워-다운모드에서 인에이블모드로 전환시 필요한 파워-다운 종료 제어장치에 관한 것으로, 불필요한 지연요소를 사용하지 않고 클럭 복원회로의 신호를 직접 이용함으로써 설계면적 감소와 저전력 동작 및 동작시간의 감소를 실현한 램버스 디램의 파워-다운 종료 제어장치에 관한 것이다.
일반적으로, 램버스 디램(Rambus DRAM)의 경우 파워-다운모드(power-down mode)에서 인에이블모드(enable mode)로 전환할 때 지연동기 루프(delay locked loop : DLL)회로와 버스제어 입력 수신기(BusCtrl input receiver)회로에 동일한 파워-다운 종료 제어신호를 사용하게 되면 메모리소자가 오동작을 할 가능성이 있다.
왜냐하면, 파워-다운모드를 탈출할 때 상기 지연동기 루프(delay locked loop : DLL)회로가 정상적인 클럭신호를 발생시키는 데에는 수백 나노초(nano second) 이상의 잠금시간(locking tame)이 요구되기 때문이다.
이론적으로는, 상기 버스제어 입력 수신기에 비정상적인 클럭신호가 인가되더라도 입력되는 데이타가 변하지 않으면 상기 버스제어 입력 수신기의 출력도 변화가 없어야만 하지만, 실제의 경우 파워-다운 종료동안에 상기 버스제어 입력 수신기가 오동작을 할 가능성을 배제할 수 없으며, 만약 그경우 요구 패킷(request packet)의 스타트 비트로 오해되어 메모리 소자를 미지의 상태로 가져갈 수 있는 것이다.
이를 방지하기 위해 파워-다운모드(power-down mode)를 종료한 후 상기 지연동기 루프(delay locked loop : DLL)회로를 잠금(locking)상태로 만들기 전에 상기 버스제어 입력 수신기(BusCtrl input receiver)를 디스에이블시켜 두는 파워-다운 종료 제어장치가 필요한 것이다.
도 1 은 종래에 사용하던 램버스 디램의 파워-다운 종료 제어장치의 회로도를 나타낸 것으로, 지연동기 루프(delay locked loop : DLL)회로와 버스제어 입력 수신기를 인에이블시키는 시간에 차이를 두기 위해 인버터(I1∼I4)와 캐패시터(C1, C2)의 체인을 이용하며, 상기 인버터(I1∼I4)와 캐패시터(C1, C2) 체인에 의한 딜레이의 양은 사용된 지연동기 루프(delay locked loop : DLL)회로의 잠금시간(locking time)과 관계된다.
그리고, 도 2 는 상기 도 1 의 동작 타이밍도를 나타낸 것으로, 파워-다운모드시 (a)의 powerdown신호는 인에이블상태가 되어 ‘하이’출력이 되면 인버터(I1∼I4)와 캐패시터(C1, C2)체인에 의해 DLL(delay locked loop)회로의 잠금시간(locking time)만큼 지연되어 (b)의 X신호가 ‘하이’출력된다.
상기 (a)의 powerdown신호와 (b)의 X신호는 NOR게이트(NOR1)로 모두 입력되고 인버터(I5)를 거쳐 (d)의 최종 출력신호(powerdown_delay)는 입력신호(powerdown)가‘하이’로 인에이블된 구간에 지연동기 루프(DLL)회로의 잠금시간(locking time)만큼 추가가 되어‘하이’출력을 하게 된다.
그결과, 램버스 디램(Rambus DRAM)장치가 파워-다운 모드(power-down mode)를 벗어나 인에이블 상태가 되어도 파워-다운 종료 제어장치의 출력신호(powerdown_delay)가 DDL(delay locked loop)회로의 잠금시간(locking time)만큼 지연되어‘하이’출력되므로, 파워-다운모드를 벗어날 동안 버스제어 입력 수신기가 오동작을 할 가능성을 배제할 수 있게 되는 것이다.
그런데, 종래의 파워-다운 종료 제어장치에서는 상기 지연동기 루프(DLL)회로의 잠금시간(locking time)만큼의 딜레이(delay)를 구현하기 위해 인버터(I1∼I4)와 캐패시터(C1, C2) 체인을 이용하는데 수백 나노초(nano second) 이상의 딜레이를 구현해 내기 위해서는 매우 큰 값의 캐패시터가 필요하며 이는 과다한 레이-아웃면적을 소모하게 되는 문제점이 있다.
또한, 큰값의 캐패시터를 충방전시키기 위해 과다한 전력소모가 야기되는 문제점이 있으며, 딜레이양을 결정할 때에 동작환경에 영향받지 않도록 충분한 마진을 주어 설계해야 하기 때문에 소자의 동작타임이 낭비되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 레이아웃 면적을 줄이고 저전력 소모가 가능한 램버스 디램의 파워-다운 종료 제어장치를 제공하는데 있다.
도 1 은 종래에 사용하던 램버스 디램의 파워-다운 종료 제어장치를 나타낸 회로도
도 2 는 도 1 의 동작 타이밍도
도 3 은 본 발명에 의한 램버스 디램의 파워-다운 종료 제어장치를 나타낸 회로도
도 4 는 도 3 의 동작 타이밍도
<도면의 주요부분에 대한 부호의 설명>
10 : 디 플립-플롭
상기 목적을 달성하기 위하여, 본 발명에 의한 램버스 디램의 파워-다운 종료 제어장치는 파워-다운 모드로 진입함을 알려주는 파워-다운 신호 및 지연동기 루프 회로가 위상동기를 이루어 올바른 클럭발생을 완료하였을 때 트리거되는 락 감지신호를 클럭 복원회로로부터 제공받아 상기 지연동기 루프회로의 잠금시간만큼의 딜레이를 출력신호에 추가시키는 리세트 수단과, 상기 리세트 수단의 출력과 상기 파워-다운 신호를 입력으로 하여 상기 지연동기 루프회로의 잠금시간만큼의 딜레이가 추가된 파워-다운신호를 출력하는 논리소자를 구비한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 램버스 디램의 파워-다운 종료 제어장치를 나타낸 회로도로, 입력 데이타로 전원전압(Vdd)이 입력되고 클럭 복원회로로부터 제공되는 락 감지신호(lockdetect)에 의해 동작이 제어되는 리세트 기능을 갖는 디 플립-플롭(delay flip-flop : 10)과, 파워-다운 모드로 진입할 때 인에이블되고 파워-다운 모드에서 인에이블상태로 전환할 때 디스에이블되는 파워-다운신호(powerdown)를 반전시키는 인버터(I1)와, 상기 디 플립-플롭(10)의 출력과 인버터(I1)의 출력을 입력받아 지연동기 루프회로(DLL)의 잠금시간(locking time)만큼의 딜레이가 추가된 파워-다운신호(powerdown_delay)를 출력하는 낸드 게이트(NAND1)로 구성된다.
도 4 는 상기 도 3 에 도시된 램버스 디램의 파워-다운 종료 제어장치의 동작 타이밍도를 나타낸 것으로, 이를 참조하며 이하, 본 발명의 동작을 알아보기로 한다.
우선, 파워-다운 모드(power-down mode)로 진입하여 (a)의 파워-다운 신호(powerdown)가‘하이’로 트리거되면 (b)의 powerdown_b신호는 인버터(I1)에 의해 ‘로우’로 되며, 낸드게이트(NAND1)의 경로 딜레이(path delay : tD)후 (d)의 최종 출력신호(powerdown_delay)는‘하이’로 트리거된다. 이 때 디 플립-플롭(D flip-flop : 10)의 출력은 ‘로우’로 리세트(reset)된다.
그런데, 파워-다운 모드(power-down mode)에서 인에이블 모드(enable mode)로 전환되어 (a)의 파워-다운신호(powerdown)가 ‘로우’로 떨어져 인버터(I1)에 의해 (b)의 파워-다운바신호(powerdown_b)가 흐르는 노드(N1)가 ‘하이’로 되더라도 지연동기 루프(delay locked loop : DLL)회로가 위상동기를 이루지 못하여 올바른 클럭발생을 하지 못하게 되면 (c)의 락 감지신호(lockdetect)가‘하이’로 트리거되지 않아 낸드게이트(NAND1)의 다른 1입력이 여전히‘로우’가 되기 때문에 파워-다운 종료 제어장치의 최종 출력신호(powerdown_delay)는 ‘하이’상태를 그대로 유지한다.
그런다음, (c)의 락 감지신호(lockdetect)가 ‘하이’로 트리거되면‘하이’의 데이타 입력이 낸드게이트(NAND1)의 입력으로 전달되어 상기 최종 출력신호(powerdown_delay)가 ‘로우’로 출력되면서 불활성화된다.
이후, 락 감지 신호(lockdetect)가 토글링하더라도 디 플립-플롭(D flip-flop)의 입력이‘하이’로 고정되어 있으므로 출력신호(powerdown_delay)는 변화가 없다.
그 결과, 본 발명에 의한 램버스 디램의 파워-다운 종료 제어장치는 불필요한 지연요소를 사용하지 않고 클럭 복원회로의 신호인 락 감지신호(lockdetect)를 직접 이용하여 파워-다운모드(power-down mode)를 종료한 후 지연동기 루프(delay locked loop : DLL)회로를 잠금(locking)상태로 만들기 전에 버스제어 입력 수신기(BusCtrl input receiver)를 디스에이블시켜 둠으로써, 상기 지연동기 루프(delay locked loop : DLL)회로와 버스제어 입력 수신기를 인에이블시키는 시간에 차이를 두어 메모리 소자의 오동작을 방지할 수 있게 되는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 램버스 디램의 파워-다운 종료 제어장치에 의하면, 지연동기 루프회로의 잠금시간만큼의 딜레이 추가를 위한 딜레이부를 용량이 큰 캐패시터가 아니라 디 플립-플롭을 이용해 구현함으로써, 불필요한 지연요소를 제거하여 설계할 수 있게 되어 설계면적을 감소시킬 수 있으며 그로인한 저전력 동작이 가능해지는 매우 뛰어난 효과가 있다.
또한, 위상 동기상태를 지연 동기회로로부터 직접 연락받음으로써 딜레이양의 결정에 충분한 마진을 따로 줄 필요가 없으므로 불필요한 동작시간이 낭비되지 않는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 파워-다운 모드로 진입함을 알려주는 파워-다운 신호와, 지연동기 루프 회로가 위상동기를 이루어 올바른 클럭발생을 완료하였을 때 트리거되는 락 감지신호를 클럭 복원회로로부터 제공받아 상기 지연동기 루프회로의 잠금시간만큼의 딜레이를 출력신호에 추가시키는 리세트 수단과,
    상기 리세트 수단의 출력과 상기 파워-다운 신호를 입력으로 하여 상기 지연동기 루프회로의 잠금시간만큼의 딜레이가 추가된 파워-다운신호를 출력하는 논리소자를 구비하는 것을 특징으로 하는 램버스 디램의 파워-다운 종료 제어장치.
  2. 제 1 항에 있어서,
    상기 리세트 수단은 전원전압을 데이타 입력으로 하는 디 플립-플롭으로 이루어진 것을 특징으로 하는 램버스 디램의 파워-다운 종료 제어장치.
  3. 제 1 항에 있어서,
    상기 논리소자는 낸드게이트로 이루어진 것을 특징으로 하는 램버스 디램의 파워-다운 종료 제어장치.
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