CN100411057C - 延迟锁定回路 - Google Patents

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Abstract

提供了一种延迟锁定回路，包括：延迟单元，用于将由外部芯片组所供应的时钟延迟预定的延迟量；复制件，用于将在该延迟单元中延迟的时钟延迟时钟路径与数据路径的延迟量；以及相位检测器，用于在将由该外部芯片组所供应的时钟与该复制件的输出的相位进行比较时，产生用于控制该延迟单元的延迟量的信号，并通过检测由该外部芯片组所供应的时钟频率的改变而产生复位信号。

Description

延迟锁定回路
技术领域
本发明涉及一种半导体内存装置的延迟锁定回路(delay locked loop；DLL)，更明确地说，涉及一种能够检测由芯片组供应的时钟频率的变化并复位相位检测器的延迟锁定回路.
背景技术
通常，在与外部时钟信号同步操作的半导体内存装置中，如果与该外部时钟信号比较，内部时钟信号延迟恒定时间，则会恶化该半导体内存装置的高频操作性能.尤其是，会增加在施加外部时钟信号后输出数据的时间，即输出数据存取时间(tAC).因此，为了防止半导体内存装置的高频操作性能遭到恶化，需要一电路来精确同步该内部时钟信号的相位与该外部时钟信号的相位，并且为此一般使用延迟锁定回路.另外，该延迟锁定回路广泛用于时钟恢复系统、精确时间至数字转换、以及高速串行连接等等.
同时，依据一种应用，可使用模拟DLL、数字DLL以及混合DLL.尤其是，虽然该模拟DLL的一个主要问题是其锁定于一个假状态之中，即内部时钟信号相对于参考时钟信号，例如外部时钟信号，延迟不止一个周期，但该模拟DLL具有良好的抖动特征.由于抖动累积及增加的噪声敏感性，所以该假状态锁定并不可取.
而且，该延迟锁定回路也用于产生具有CMOS VLSI(互补金属氧化物半导体超大规模集成)电路及DRAM(动态随机存取内存)等的负延迟特征的时钟.因为该延迟锁定回路接收外部时钟、补偿时钟路径与数据路径的延迟组件、以及输出引导该外部时钟的信号，所以该延迟锁定回路用于使得数据输出与该外部时钟一致.
输入至诸如DRAM等的电路的外部时钟由诸如内存控制器等的芯片组来施加.当外部时钟的频率改变时，该延迟锁定回路极有可能出现故障.因而，其问题在于数据输出并未与时钟同步.图1是传统延迟锁定回路的方块图.
延迟单元A将外部时钟延迟预定量，并将其输出.
复制件B是时钟路径与数据路径的拷贝，并且依据该预定量来确定该延迟锁定回路的负延迟量.相位检测器C用于通过延迟单元A与复制件B将该外部时钟与该外部时钟的相位进行比较.时钟驱动器D用作将延迟单元A中已延迟的延迟时钟供应给其它电路的驱动器.
以下将参考图2详细解释图1的延迟锁定回路的操作原理.
在将时钟CLOCK从外部芯片输入到延迟单元A的情况下，延迟单元A会延迟该时钟CLOCK，并产生延迟时钟CLOCK_D.将该延迟时钟CLOCK_D输入到复制件B.复制件B将延迟时钟CLOCK_D延迟该时钟路径与数据路径的延迟量，并产生时钟反馈信号CLOCK_FEEDBACK.该相位检测器C向延迟单元A发送信号，以增加延迟单元A的延迟量，直到时钟CLOCK的相位与时钟反馈信号CLOCK_FEEDBACK的相位相同为止.通过该处理，当时钟CLOCK与时钟反馈信号CLOCK_FEEDBACK彼此一致时，延迟单元A被锁定，并产生延迟同步时钟信号DLL_CLK.因此，有可能补偿时钟路径与数据路径的延迟组件，并输出与外部时钟CLOCK同步的数据DATA.
图3示出了现有技术相位检测器的详细电路，以及图4示出了用于说明该电路的操作的时序图.
最初，将延迟单元A的延迟量设定为“0”，与时钟CLOCK相比，时钟反馈信号CLOCK_FEEDBACK产生滞后复制件B的延迟量的信号.此时，相位检测器C在时钟CLOCK的上升沿比较该相位.例如，在时间T1，NAND门的输出为低状态.NOR门的输出CMP_EN保持高状态，直到穿过延迟单元10及反相器G2的信号变高为止.在时间T1期间，锁存器20的输出节点N1保持低状态，而另一输出节点N2保持高状态.NAND门G3的输出N3变高，而NAND门G4的输出N4变低.因此，锁存器30的输出SHIFT_RIGHT变高.若该输出SHIFT_RIGHT为高状态，则会增加延迟单元A的延迟量.若其输出SHIFT_LEFT为高状态，则会减少延迟单元A的延迟量.重复这些处理，若时钟CLOCK的相位与时钟反馈信号CLOCK_FEEDBACK的相位彼此一致，则显示该延迟锁定回路被锁定的信号DLL_LOCK的相位变高.此情况与图2的时序图相同，并且与时钟CLOCK比较，时钟反馈信号CLOCK_FEEDBACK具有滞后延迟单元A的延迟量D及复制件B的延迟量的相位.即，若该延迟锁定回路被锁定，则D+T＝1T(T：时钟周期).因此，与图2所示时钟的相位比较，延迟单元A的输出具有领先复制件B的延迟量R的相位.
典型地，若该延迟锁定回路被锁定，为了对外部电源的电压变化不敏感，可安装一电路用于执行限定功能，以便不出现延迟量变化.此时，若从外部芯片组输入的时钟CLOCK的频率突增，则如图5所示的最初彼此相同的时钟CLOCK的相位和时钟反馈信号CLOCK_FEEDBACK的相位会彼此不一致.因而，输出数据DATA与时钟CLOCK的相位不一致.在复位该延迟锁定回路之前，会一直存在此问题.
通常，当半导体电路加电时，可由在所有半导体电路均加电时产生的加电信号来复位该半导体电路.即，由于传统延迟锁定回路是由加电时产生的加电信号PWRUP及自刷新操作信号所复位的结构，因此，即使最初彼此一致的时钟CLOCK的相位与时钟反馈信号CLOCK_FEEDBACK的相位因为该时钟的改变而变得不一致，但是只要加电信号并非最近供应，就不能复位该延迟锁定回路.
发明内容
本发明提出了当由外部芯片组供应的时钟频率改变时，将复位到最初状态的一种延迟锁定回路.
依据本发明的一个优选实施例，一种延迟锁定回路包括：延迟单元，用于将由外部芯片组所供应的时钟延迟预定的延迟量；复制件，用于将该延迟单元中延迟的时钟延迟时钟路径与数据路径的延迟量；以及相位检测器，用于在由该外部芯片组所供应的时钟与该复制件的输出的相位比较的情况下，产生用于控制该延迟单元的延迟量的信号，并通过检测由外部芯片组所供应的时钟频率的改变来产生复位信号.
附图说明
图1是示出了现有技术延迟锁定回路的示意性方块图；
图2是用于解释图1的现有技术延迟锁定回路的操作的时序图；
图3是图1的相位检测器的详细电路图；
图4是用于解释图3的相位检测器的操作的时序图；
图5是用于解释该现有技术延迟锁定回路的问题的时序图；
图6是依据本发明的延迟锁定回路中采用的相位检测器的详细电路；以及
图7与8是用于解释图6的操作的时序图.
具体实施方式
以下参考附图来详细解释根据本发明的延迟锁定回路.
除相位检测器外，本发明的延迟锁定回路的结构与图1现有技术的结构相同.因此对该相位检测器解释如下.
图6是依据本发明的延迟锁定回路中采用的相位检测器的详细电路，以下将参考图7与8对其详细解释.
参考图6，本发明的相位检测器包括相位检测单元6A和DLL复位单元6B.与图3所示相同地实现该相位检测单元6A.
根据本发明的DLL复位单元6B利用时钟CLOCK及时钟反馈信号CLOCK_FEEDBACK来产生DLL复位信号DLL_RESET.
1.在不改变时钟频率的情况下
最初，将延迟单元A的延迟量设定为“0”，与时钟CLOCK比较，时钟反馈信号CLOCK_FEEDBACK产生滞后复制件B的延迟量的信号.此时，相位检测器C会在时钟CLOCK的上升沿比较相位.
由于在最初时间内，时钟CLOCK与时钟反馈信号CLOCK_FEEDBACK并不相同，所以NAND门G6的输出为低状态.NOR门G8的输出CMP_EN保持高状态，直到穿过延迟单元40及反相器G7的信号为高状态为止.在此期间，锁存器70的输出节点N1保持低状态，而输出节点N2保持高状态.NAND门G9的输出N7变高，而NAND门G10的输出N8变低.因此，锁存器80的输出SHIFT_RIGHT变高.若输出SHIFT_RIGHT为高状态，则会增加延迟A的延迟量.若输出SHIFT_LEFT为高状态，则会减少延迟单元A的延迟量.通过这些处理，时钟CLOCK的相位与时钟反馈信号CLOCK_FEEDBACK的相位彼此相同，并且表示该延迟锁定回路被锁定的信号DLL_LOCK变高.
2.在增加时钟频率的情况下
在由外部芯片组供应的时钟CLOCK的频率如图7所示突增的情况下，即使时钟CLOCK的相位与时钟反馈信号CLOCK_FEEDBACK的相位彼此相同，时钟反馈信号CLOCK_FEEDBACK的相位仍会在该时钟周期增加后突然领先于时钟CLOCK的相位.时钟反馈CLOCK_FEEDBACK在延迟单元50中被恒定延迟，并随后转换成延迟的时钟反馈信号CLOCK_FEEDBACK_D2.即，与时钟CLOCK的相位比较，延迟的时钟反馈CLOCK_FEEDBACK_D2的相位领先.因此，锁存器90的输出节点N3变低，而输出节点N4变高.NAND门G11的输出N9变高，而NAND门G12的输出N10变低.由于锁存器100的输出SR_LOWFREQ变高，所以OR门G15的输出变高.由于锁定信号DLL_LOCK为高状态，所以NAND门N16的输出DLL_RESET变高.因此，可将延迟锁定回路复位至最初状态.此时，根据操作的系统及电路来确定延迟单元50的延迟量.
3.在减少时钟频率的情况下
由外部芯片组供应的时钟CLOCK的频率如图8所示而突减，即使时钟CLOCK的相位与时钟反馈信号CLOCK_FEEDBACK的相位彼此相同，时钟反馈信号CLOCK_FEEDBACK的相位仍会在该时钟周期增加后突然滞后于该时钟的相位.时钟CLOCK在延迟单元60中恒定延迟，并随后转换成延迟时钟CLOCK_D2.即，与时钟反馈信号CLOCK_FEEDBACK的相位比较，延迟时钟CLOCK_D2的相位被超前.因此，锁存器110的输出节点N5变高，而输出节点N6变低.NAND门G13的输出N11变低，而NAND门G14的输出N12变高.由于锁存器120的输出SL_HIGHWFREQ变高，故OR门G15的输出变高.由于锁定信号DLL_LOCK为高状态，故NAND门G16的输出DLL_RESET变高.因此，可将延迟锁定回路复位至最初状态.输出DLL_RESET连接至延迟锁定回路的一端，该端并未在图中显示.每一锁存器70、80、90、100、110及120最好由SR触发器来实现.
此时，依据该操作的系统及电路来确定延迟单元60的延迟量.
根据以上原理，通过响应于由该外部芯片组供应的时钟频率的突变而复位延迟锁定回路，可防止该延迟锁定回路的故障.
同时，即使通过考虑时钟频率的增加与减少而实现本发明的优选实施例，我们仍不难明白可将其修改为通过增加或减少该时钟频率来复位.
而且，在考虑电路设计时，即使用于DLL的复位部件实现为包括在该相位检测器中，我们仍不难明白，该用于DLL的复位部件可与该DLL分开安装，也可根据本发明进行修改.
依据本发明的前述描述，若在该延迟锁定回路复位并再次锁定时，由外部芯片组供应的时钟周期从一正常状态突增或突减，则可防止内部电路及输出数据的故障.
虽然已参考示例性实施例描述了本发明，但该示例性实施例的各种修改对于参考该描述的本领域普通技术人员是显而易见的.因此期望所附权利要求将覆盖落入本发明真实范围内的任何修改或实施例.

Claims (23)

1. 一种延迟锁定回路，包括：
延迟单元，用于将由外部芯片组供应的时钟延迟预定延迟量；
复制件，用于将在该延迟单元中延迟的时钟延迟时钟路径与数据路径的延迟量；以及
相位检测器，用于在由该外部芯片组所供应的时钟与该复制件的输出的相位的比较中产生用于控制该延迟单元的延迟量的信号，并通过检测由该外部芯片组所供应的时钟频率的改变来产生复位信号。
2. 根据权利要求1的延迟锁定回路，其中该相位检测器包括：
相位检测单元，用于通过比较由该外部芯片组所供应的时钟与该复制件的相位，而产生用于控制该延迟单元的延迟量的信号；
第一检测单元，用于检测由该外部芯片组所供应的时钟频率的增加；
第二检测单元，用于检测由该外部芯片组所供应的时钟频率的减少；以及
复位信号产生单元，用于根据第一与第二检测单元的输出以及延迟锁定回路锁定信号来产生该复位信号。
3. 根据权利要求2的延迟锁定回路，其中该第一检测单元包括：
第一延迟单元，用于延迟该复制件的输出；
第三锁存器，其中输入了所述由外部芯片组供应的时钟和该第一延迟单元的输出；
第三反相单元，用于根据使能信号来反相该第三锁存器的第一输出，并输出第一反相输出；
第四反相单元，用于根据该使能信号来反相该第三锁存器的第二输出，并输出第二反相输出；以及
第四锁存器，用于根据该第三与第四反相单元的输出来产生第一检测信号。
4. 根据权利要求2的延迟锁定回路，其中该第二检测单元包括：
第二延迟单元，用于延迟所述由外部芯片组供应的时钟；
第五锁存器，其中输入了该复制件的输出和该第二延迟单元的输出；
第五反相单元，用于根据使能信号来反相该第五锁存器的第一输出，并输出第一反相输出；
第六反相单元，用于根据该使能信号来反相该第五锁存器的第二输出，并输出第二反相输出；以及
第六锁存器，用于根据该第五与第六反相单元的输出来产生第二检测信号。
5. 根据权利要求2的延迟锁定回路，其中该复位信号产生单元包括：
或OR门，用于接收该第一与第二检测单元的输出；以及
与AND门，用于接收该OR门的输出和该延迟锁定回路锁定信号，并产生该复位信号。
6. 根据权利要求2的延迟锁定回路，其中该相位检测器包括：
使能信号产生单元，用于通过比较所述由外部芯片组供应的时钟与该复制件的输出来产生使能信号；
第一锁存器，其中输入了所述由外部芯片组供应的时钟和该复制件的输出；
第一反相单元，用于根据该使能信号来反相该第一锁存器的第一输出，并输出第一反相输出；
第二反相单元，用于根据该使能信号来反相该第一锁存器的第二输出，并输出第二反相输出；以及
第二锁存器，用于根据所述第一与第二反相单元的输出，来产生用于增加该延迟单元的延迟量的第一偏移信号和用于减少该延迟单元的延迟量的第二偏移信号。
7. 根据权利要求6的延迟锁定回路，其中第一与第二锁存器的每一个包括SR触发器。
8. 根据权利要求6的延迟锁定回路，其中第一与第二反相单元的每一个包括与非NAND门。
9. 根据权利要求6的延迟锁定回路，其中该使能信号产生单元包括：
NAND门，其中输入了所述由外部芯片组供应的时钟和该复制件的输出；
第三延迟单元，用于延迟该NAND门的输出，以及
或非NOR门，用于输入该NAND门的输出和该延迟单元的反相输出，并产生该使能信号。
10. 根据权利要求6的延迟锁定回路，其中该第一检测单元包括：
第一延迟单元，用于延迟该复制件的输出；
第三锁存器，其中输入了所述由外部芯片组供应的时钟和该第一延迟单元的输出；
第三反相单元，用于根据该使能信号来反相该第三锁存器的第一输出，并输出第一反相输出；
第四反相单元，用于根据该使能信号来反相该第三锁存器的第二输出，并输出第二反相输出；以及
第四锁存器，用于根据所述第三与第四反相单元的输出来产生第一检测信号。
11. 根据权利要求10的延迟锁定回路，其中第三与第四锁存器的每一个包括SR触发器。
12. 根据权利要求10的延迟锁定回路，其中第三与第四反相单元的每一个包括NAND门。
13. 根据权利要求6的延迟锁定回路，其中该第二检测单元包括：
第二延迟单元，用于延迟所述由外部芯片组供应的时钟；
第五锁存器，其中输入了该复制件的输出和该第二延迟单元的输出；
第五反相单元，用于根据该使能信号来反相该第五锁存器的第一输出，并输出第一反相输出；
第六反相单元，用于根据该使能信号来反相该第五锁存器的第二输出，并输出第二反向输出；以及
第六锁存器，用于根据所述第五与第六反相单元的输出来产生第二检测信号。
14. 根据权利要求13的延迟锁定回路，其中第五与第六锁存器的每一个包括SR触发器。
15. 根据权利要求13的延迟锁定回路，其中第五与第六反相单元的每一个包括NAND门。
16. 一种延迟锁定回路，包括：
延迟单元，用于将由外部芯片组供应的时钟延迟预定延迟量；
复制件，用于将在该延迟单元中延迟的时钟延迟时钟路径与数据路径的延迟量；
相位检测器，包括相位检测单元，用于将由该外部芯片组所供应的时钟与该复制件的输出的相位进行比较，并控制该延迟单元的延迟量；以及延迟锁定回路DLL复位单元，用于检测由该外部芯片组所供应的时钟频率的改变，并产生复位信号。
17. 根据权利要求16的延迟锁定回路，其中该DLL复位单元包括第一检测单元，用于检测由该外部芯片组所供应的时钟频率的增加。
18. 根据权利要求16的延迟锁定回路，其中该DLL复位单元包括第二检测单元，用于检测由该外部芯片组所供应的时钟频率的减少。
19. 根据权利要求16的延迟锁定回路，其中该DLL复位单元包括：
第一检测单元，用于检测由该外部芯片组所供应的时钟频率的增加；以及
第二检测单元，用于检测由该外部芯片组所供应的时钟频率的减少。
20. 一种延迟锁定回路，包括：
延迟单元，用于将由该外部芯片组供应的时钟延迟预定延迟量；
复制件，用于将在该延迟单元中延迟的时钟延迟时钟路径与数据路径的延迟量；
相位检测单元，用于将由该外部芯片组所供应的时钟与该复制件的输出的相位进行比较，并控制该延迟单元的延迟量；以及
DLL复位单元，用于检测由该外部芯片组所供应的时钟频率的改变，并产生复位信号。
21. 根据权利要求20的延迟锁定回路，其中该DLL复位单元包括第一检测单元，用于检测由该外部芯片组所供应的时钟频率的增加。
22. 根据权利要求20的延迟锁定回路，其中该DLL复位单元包括第二检测单元，用于检测由该外部芯片组所供应的时钟频率的减少。
23. 根据权利要求20的延迟锁定回路，其中该DLL复位单元包括：
第一检测单元，用于检测由该外部芯片组所供应的时钟频率的增加；以及
第二检测单元，用于检测由该外部芯片组所供应的时钟频率的减少。
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