KR100574934B1 - 리프레쉬시 동작차단되는 지연동기회로 - Google Patents

리프레쉬시 동작차단되는 지연동기회로 Download PDF

Info

Publication number
KR100574934B1
KR100574934B1 KR1020000033236A KR20000033236A KR100574934B1 KR 100574934 B1 KR100574934 B1 KR 100574934B1 KR 1020000033236 A KR1020000033236 A KR 1020000033236A KR 20000033236 A KR20000033236 A KR 20000033236A KR 100574934 B1 KR100574934 B1 KR 100574934B1
Authority
KR
South Korea
Prior art keywords
clock signal
signal
output
response
internal clock
Prior art date
Application number
KR1020000033236A
Other languages
English (en)
Other versions
KR20010113112A (ko
Inventor
유창식
이정배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000033236A priority Critical patent/KR100574934B1/ko
Publication of KR20010113112A publication Critical patent/KR20010113112A/ko
Application granted granted Critical
Publication of KR100574934B1 publication Critical patent/KR100574934B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 리프레쉬시 동작차단되는 지연동기회로에 대하여 기술된다. 본 발명은 외부클럭신호와 내부클럭신호의 위상차를 감지하는 지연동기회로를 포함하고, 외부클럭신호에 동기된 데이터를 출력시키는 반도체 메모리 장치에 적용된다. 지연동기회로는 위상검출기와, 저역필터, 그리고 가변지연단을 포함한다. 위상검출기는 노멀동작시 외부클럭신호와 내부클럭신호의 위상차를 감지하고 리프레쉬동작시에는 리프레쉬신호에 응답하여 디세이블된다. 저역필터는 위상검출기의 출력에 응답하여 소정범위를 갖는 제어신호를 발생하고, 가변지연단은 제어신호에 응답하여 외부클럭신호를 소정시간 지연시켜 내부클럭신호를 발생한다. 따라서 본 발명은 리프레쉬 동작 동안에 전원변동이 생기더라도 위상검출기 또는 지연동기회로의 동작이 차단되기 때문에 제어신호가 설정된 범위를 유지한다. 그리하여 내부클럭신호의 지터를 방지하고 출력 데이터의 유효 데이터 윈도우가 작아지는 것을 방지한다.

Description

리프레쉬시 동작차단되는 지연동기회로{Delay locked loop for blocking operation during refresh}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연동기회로를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 반도체 메모리 장치의 개략적인 동작 타이밍도를 나타내는 도면이다.
도 3은 전원전압 변동에 따른 지연동기회로의 동작시간 변화를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 지연동기회로를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 5는 도 4의 위상검출기의 일실시예를 나타내는 도면이다.
도 6은 도 4의 위상검출기의 다른 실시예를 나타내는 도면이다.
도 7은 도 4의 지연동기회로의 다른 예를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리프레쉬시 동작 차단되는 위상검출기를 갖는 지연동기회로에 관한 것이다.
최근에 널리 사용되고 있는 동기식 디램(synchronous DRAM:SDRAM) 이나 램버스 디램(Rambus DRAM:RDRAM)은 클럭(clock) 신호에 동기되어 메모리 셀로 데이터를 입력하거나 메모리 셀 데이터를 출력한다. 클럭 신호는 하나의 핀으로 입력되어 디바이스(device) 전체에 분배되는 데, 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 클럭 신호는 입력 핀에 바로 인접한 부분의 클럭 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 SDRAM 또는 RDRAM 내부의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.
그래서, 지연동기회로(delay locked loop) 또는 위상동기회로(phase lock loop) 등을 이용하여 클럭 신호들 간의 동기를 맞추는 방법이 사용되고 있다. 예를 들면, 정확한 데이터 수신을 위해서 유효 데이터 구간의 중간에서 샘플링(sampling)하는 내부 클럭(internal clock)을, 또는 이상적인 데이터 전송을 위하여 메모리 콘트롤러로 보내지는 외부 클럭(external clock)의 에지에 전송될 데이터의 에지가 맞추어지도록 하는 내부 클럭 등을 생성하는 데 사용된다.
도 1은 이러한 지연동기회로를 구비하는 동기식 디램을 나타내는 도면이다. 동기식 디램(100)은 디램코아블락(110), 클럭버퍼부(120), 지연동기회로부(130) 및 데이터출력버퍼부(140)를 구비한다. 디램코아블락(110)은 통상의 디램과 같은 동작을 하는 것으로, 메모리 셀 블락과 이와 상호 동작하는 주변회로들로 구성된다. 클 럭버퍼부(120)는 외부클럭신호(CLK)를 입력하고 이를 지연동기회로부(13)로 전송한다. 지연동기회로부(130)는 입력된 외부클럭신호(CLK)와 피이드백되는 내부클럭신호(INTCLK)의 위상을 검출하는 위상검출기(131), 위상검출기(131)의 출력에 따라 제어신호(Ctrl)를 발생하는 저역필터(132), 제어신호(Ctrl)에 응답하여 외부클럭신호(CLK)를 소정시간 지연시켜서 내부클럭신호(intCLK)를 발생하는 가변지연단(133) 및 내부클럭신호(intCLK)를 위상검출기(131)로 피이드백시키는 클럭버퍼(134)와 피이드백버퍼(135)를 포함한다. 출력버퍼부(140)는 내부클럭신호(intCLK)에 응답하여 디램코아블락(110)에서 제공되는 데이터(Data)를 출력한다.
동기식 디램(100)의 개략적인 동작 타이밍도를 나타내면 도 2와 같다. 도 2에서, 외부클럭신호(CLK)에 대하여 클럭버퍼(120)의 지연시간 t1 후에 지연동기회로(130)의 입력클럭신호(CLKin)가 발생되고, 입력클럭신호(CLKin)로부터 가변지연단(133)의 지연시간 t3 후에 내부클럭신호(intCLK)가 발생된다. 그리고, 내부클럭신호(intCLK)로부터 이에 응답하는 출력버퍼(140)의 지연시간 t2 후에 데이터(Data)가 출력된다. 이 때, 데이터(Data)의 출력 에지는 외부클럭신호(CLK)의 에지에 동기되는 결과를 가져온다.
이러한 동작을 위하여 지연동기회로부(130, 도 1)는 클럭버퍼(120) 및 출력버퍼(140)의 지연시간을 보상하기 위해 그 내부에 클럭버퍼(134)와 피이드백버퍼(135)를 둔다. 그리하여 가변지연단(133)의 지연시간 t3은 외부클럭신호(CLK)의 주기가 tCC일 때 t3 = tCC - (t1 + t2)으로 결정된다.
그런데, 반도체 제조공정 변화, 전원 변화 그리고 온도 변화에 대하여 지연 시간 t3 값은 변화될 수 있다. 예를 들어 동기식 디램(100) 내부에서 잡음이 순간적으로 크게 발생하여 지연시간 t1과 t2에 급격한 변화를 보였다면 지연시간 t3가 그 변화를 따라 가는 데에 많은 시간이 필요하게 된다. 즉, (t1+ t2)의 변화에 따라 t3가 적응적으로 변화하지 못함으로써, 지연동기회로부의 출력 클럭의 지터가 커지게 된다. 이는 도 3에 도시되어 있다.
한편, 동기식 디램(100)은 일반적인 디램의 동작 중의 하나인 리프레쉬를 수행하여 메모리 셀 데이터를 보존하게 된다. 특히, 자동 리프레쉬 동작은 많은 전류를 소모하므로 그에 따라 전원라인에 잡음이 발생할 확률이 커진다. 이러한 잡음에 의해 (t1+t2)가 변하면 지연동기회로부(130)가 동작하여 t3를 그에 맞추어 변화시키려고 한다. 하지만, 지연동기회로부(130)의 동작이 (t1+t2)의 급격한 변화를 따라가지 못해, 즉 t3가 (t1+t2)의 변화를 제대로 반영하지 못하는 문제가 있다. 이렇게 되면 내부클럭신호(intCLK)에 지터가 커지고 그로 인해 출력 데이터의 유효 데이터 윈도우가 작아진다.
그러므로, 리프레쉬 동작 시 지연동기회로부의 제어신호를 리프레쉬 전의 설정된 값으로 유지시켜 내부클럭신호의 지터를 방지할 수 있는 반도체 메모리 장치가 요구된다.
본 발명의 목적은 리프레쉬 동작 시 지연동기회로부의 제어신호를 리프레쉬 전의 설정된 값으로 유지시켜 내부클럭신호의 지터를 방지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 일실시예에 의하면, 외부클럭신호와 내부클럭신호의 위상차를 감지하는 지연동기회로를 갖고 외부클럭신호에 동기된 데이터를 출력시키는 반도체 메모리 장치에 있어서, 지연동기회로는 노멀동작시 외부클럭신호와 내부클럭신호의 위상차를 감지하고 리프레쉬동작시 리프레쉬신호에 응답하여 디세이블되는 위상검출기와, 위상검출기의 출력에 응답하여 소정범위를 갖는 제어신호를 발생하는 저역필터와, 제어신호에 응답하여 외부클럭신호를 소정시간 지연시켜 내부클럭신호를 발생하는 가변지연단을 구비한다.
상기 목적을 달성하기 위하여 본 발명의 다른 실시예에 의하면, 외부클럭신호와 내부클럭신호의 위상차를 감지하는 지연동기회로를 갖고 외부클럭신호에 동기된 데이터를 출력시키는 반도체 메모리 장치에 있어서, 지연동기회로는 노멀동작시 외부클럭신호와 내부클럭신호의 위상차를 감지하는 위상검출기와, 위상검출기의 출력에 응답하여 소정의 전압범위를 출력하는 차아지펌프와, 노멀동작시 차아지펌프의 출력을 전달하고 리프레쉬동작시 차아지펌프의 출력 전달을 차단하는 스위치와, 스위치에 의하여 전달되는 차아지펌프의 출력에 응답하여 제어신호를 발생하는 저역필터와, 제어신호에 응답하여 외부클럭신호를 소정시간 지연시켜 내부클럭신호를 발생하는 가변지연단을 구비한다.
이와 같은 본 발명에 의하면, 리프레쉬 동작 동안에 전원변동이 생기더라도 위상검출기 또는 지연동기회로의 동작이 차단되기 때문에 제어신호가 설정된 범위를 유지한다. 그리하여 내부클럭신호의 지터를 방지하고 출력 데이터의 유효 데이 터 윈도우가 작아지는 것을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(300)는 도 1의 종래의 반도체 메모리 장치(100)와 거의 동일하게 디램코아블락(310), 클럭버퍼(320), 지연동기회로부(330) 및 출력버퍼(340)를 구비한다. 다만, 도 4의 지연동기회로부(330)는 리프레쉬 동작시 동작차단되는 위상검출기를 구비한다는 점에서 도 1의 지연동기회로부(130)와 차이가 있다. 따라서, 디램코아블락(310), 클럭버퍼(320) 및 출력버퍼(340)의 동작은 도 1에서 이미 설명한 내용과 거의 동일하기 때문에, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.
지연동기회로부(330)는 위상검출기(331), 저역필터(332), 가변지연단(334), 클럭버퍼(334) 및 피이드백버퍼(335)를 구비한다. 위상검출기(331)는 외부클럭신호(CLK)와 내부클럭신호(intCLK)의 위상차를 검출하고 리프레쉬신호(PRFH)에 응답하여 디세이블된다. 저역필터(332)는 위상검출기(331)의 출력에 따라 제어신호(Cntl)를 발생하는 데, 제어신호(Cntl)는 가변지연단(333)으로 제공되어 지연동기회로의 입력클럭신호(CLKin)를 소정시간 지연시킨다. 가변지연단(333)은 일반적으로 다수개의 지연수단들을 구비하고, 제어신호(Cntl)에 응답하여 이들 지연수단들을 선택적으로 연결시킴으로써 내부클럭신호(intCLK)를 발생 시킨다. 클럭버퍼(334)와 피이드백버퍼(335)는 외부클럭신호(CLK)를 입력하는 클럭버퍼(320)의 지연시간 t1과 내부클럭신호(intCLK)에 응답하여 디램코아블락(310)의 데이터를 출력하는 출력버퍼(340)의 지연시간 t2를 각각 보상한다.
지연동기회로부(330) 내의 위상검출기(331)는 리프레쉬동작임을 나타내는 리프레쉬신호(PRFH)에 응답하여 디세이블되고 노멀동작시에는 인에이블된다. 이러한 위상검출기(331)의 구체적인 예가 도 5와 도 6에 도시되어 있다.
도 5는 위상검출기의 한 예를 나타내는 도면이다. 이를 참조하면, 위상검출기(331a)는 입력클럭신호(CLKin)에 응답하는 제1 플립플롭(410)과 내부클럭신호(intCLK)에 응답하는 제2 플립플롭(420)을 포함한다. 그리고, 위상검출기(331a)는 제1 플롭플롭(410)의 출력인 업신호(UP)와 제2 플롭플롭(420)의 출력인 다운신호(DOWN)를 입력으로 하는 2-입력 앤드게이트(430)와 2-입력 논리곱 게이트(430)의 출력과 리프레쉬신호(PRFH)를 입력으로 하는 2-입력 논리합게이트(440)를 포함한다. 업신호(UP)와 다운신호(DOWN)는 외부클럭신호(CLK)와 내부클럭신호(intCLK)의 위상차에 의하여 발생되는 신호들이다.
위상검출기(331a)로 입력되는 리프레쉬신호(PRFH)가 로직 하이레벨로 활성화되면 제1 및 제2 플립플롭(410,420)의 리셋신호(RESET)가 로직 하이레벨이 된다. 로직 하이레벨의 리셋신호(RESET)에 의하여 제1 및 제2 플립플롭(410,420)은 리셋된다. 그리하여 위상검출기(331a)의 동작이 차단된다.
도 6은 도 4의 위상검출기의 다른 예를 나타내는 도면이다. 이를 참조하면, 위상검출기(331b)는 입력클럭신호(CLKin)에 응답하는 제1 플립플롭(410)과 내부클 럭신호(intCLK)에 응답하는 제2 플립플롭(420)을 포함한다. 제1 및 제2 플립플롭(510,520)의 출력들을 입력으로 하는 제1 논리곱게이트(530)를 포함하며 제1 논리곱게이트(530)의 출력은 제1 및 제2 플립플롭(510,520)의 리셋신호(RESET)에 연결된다. 위상검출기(331b)는 제1 플립플롭(510)의 출력과 리프레쉬신호(PRFH)의 반전신호를 입력으로 하는 제2 논리곱게이트(540)과 제2 플립플롭(520)의 출력과 리프레쉬신호(PRFH)의 반전신호를 입력으로 하는 제3 논리곱게이트(540)를 포함한다. 제2 논리곱게이트(540)의 출력은 업신호(UP)가, 제2 논리곱게이트(550)의 출력은 다운신호(DOWN)가 된다.
리프레쉬신호(PRFH)가 로직 하이레벨로 활성화되면 제2 및 제3 논리곱게이트(540,550)의 출력인 업신호(UP) 및 다운신호(DOWN)는 각각 로직 로우레벨이 된다. 즉, 위상검출기(331b)가 동작차단됨을 의미한다.
도 7은 도 4의 제어신호(Cntl)의 변동을 방지하기 위한 지연동기회로의 일부를 나타내는 도면이다. 지연동기회로(600)는 위상검출기(610), 차아지펌프(620), 스위치(630) 및 저역필터(640)를 포함한다. 이외에 지연동기회로(600)에는 도 4에 도시되어 있는 가변지연단을 더 포함한다. 스위치(640)는 리프레쉬신호(PRFH)에 응답하여 온/오프되도록 설정되는 데, 리프레쉬신호(PRFH)가 활성화되면 오프되어 차아지펌프(620)와 저역필터(640)의 연결을 끊는다. 즉, 리프레쉬 동작시에는 저역필터(640)의 출력값 (ctrl)이 변하지 않고 노멀 동작시의 값을 유지한다.
따라서, 본 발명의 실시예에 따른 위상검출기들과 이를 포함하는 지연동기회로에 의하면, 리프레쉬 동작 동안에 지연동기회로 내 제어신호를 발화시키는 동작 이 차단된다. 그리하여, 종래의 리프레쉬 동작 동안 전원변동에 따라 지연동기회로의 동작으로 제어신호가 설정된 범위를 벗어나는 것과는 달리, 본 발명의 제어신호는 설정된 범위를 유지한다. 따라서, 내부클럭신호의 지터를 방지하고 출력 데이터의 유효 데이터 윈도우가 작아지는 것을 방지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 리프레쉬 동작 동안에 전원변동이 생기더라도 위상검출기 또는 저역필터 출력값의 변화 동작이 차단되기 때문에 제어신호가 설정된 범위를 유지한다. 그리하여 내부클럭신호의 지터를 방지하고 출력 데이터의 유효 데이터 윈도우가 작아지는 것을 방지한다.

Claims (5)

  1. 외부클럭신호와 내부클럭신호의 위상차를 감지하는 지연동기회로는
    노멀동작시 상기 외부클럭신호와 상기 내부클럭신호의 위상차를 감지하고, 리프레쉬동작시 리프레쉬신호에 응답하여 디세이블되는 위상검출기;
    상기 위상검출기의 출력에 응답하여 소정범위를 갖는 제어신호를 발생하는 저역필터; 및
    상기 제어신호에 응답하여 상기 외부클럭신호를 소정시간 지연시켜 상기 내부클럭신호를 발생하는 가변지연단을 구비하는 것을 특징으로 하는 지연동기회로.
  2. 제1항에 있어서, 상기 지연동기회로는
    상기 내부클럭신호에 연결되는 클럭버퍼; 및
    상기 클럭버퍼의 출력을 입력으로 하고 그 출력이 상기 위상검출기의 입력으로 연결되고 피이드백버퍼를 더 구비하는 것을 특징으로 하는 지연동기회로.
  3. 제1항에 있어서, 상기 위상검출기는
    상기 외부클럭신호에 응답하여 상기 외부클럭신호가 상기 내부클럭신호에 비하여 앞섬을 나타내는 업신호를 발생하는 제1 플립플롭;
    상기 내부클럭신호에 응답하여 상기 내부클럭신호가 상기 외부클럭신호에 비해 뒤섬을 나타내는 다운신호를 발생하는 제2 플립플롭;
    상기 업신호 및 상기 다운신호를 입력으로 하는 논리곱게이트; 및
    상기 논리곱게이트의 출력 및 상기 리프레쉬신호를 입력으로 하고 그 출력을 상기 제1 및 제2 플립플롭의 리셋신호로 제공하는 논리합게이트를 구비하는 것을 특징으로 하는 지연동기회로.
  4. 상기 제1항에 있어서, 상기 위상검출기는
    상기 외부클럭신호에 응답하는 제1 플립플롭;
    상기 내부클럭신호에 응답하는 제2 플립플롭;
    상기 제1 플립플롭의 출력과 상기 제2 플립플롭의 출력을 입력으로 하고 그 출력이 상기 제1 및 제2 플립플롭의 리셋신호에 연결되는 제1 논리곱게이트;
    상기 제1 플립플롭의 출력과 상기 리프레쉬신호의 반전신호를 입력으로 하고 상기 외부클럭신호가 상기 내부클럭신호에 비하여 앞섬을 나타내는 업신호를 발생하는 제2 논리곱게이트; 및
    상기 제2 플립플롭의 출력과 상기 리프레쉬신호의 반전신호를 입력으로 하고 상기 내부클럭신호가 상기 외부클럭신호에 비해 뒤섬을 나타내는 다운신호를 발생하는 제3 논리곱게이트를 구비하는 것을 특징으로 하는 지연동기회로.
  5. 외부클럭신호와 내부클럭신호의 위상차를 감지하는 지연동기회로는
    노멀동작시 상기 외부클럭신호와 상기 내부클럭신호의 위상차를 감지하는 위상검출기;
    상기 위상검출기의 출력에 응답하여 소정의 전압범위를 출력하는 차아지펌프;
    노멀동작시 상기 차아지펌프의 출력을 전달하고 리프레쉬동작시 상기 차아지펌프의 출력 전달을 차단하는 스위치;
    상기 스위치에 의하여 전달되는 상기 차아지펌프의 출력에 응답하여 제어신호를 발생하는 저역필터; 및
    상기 제어신호에 응답하여 상기 외부클럭신호를 소정시간 지연시켜 상기 내부클럭신호를 발생하는 가변지연단을 구비하는 것을 특징으로 하는 지연동기회로.
KR1020000033236A 2000-06-16 2000-06-16 리프레쉬시 동작차단되는 지연동기회로 KR100574934B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000033236A KR100574934B1 (ko) 2000-06-16 2000-06-16 리프레쉬시 동작차단되는 지연동기회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000033236A KR100574934B1 (ko) 2000-06-16 2000-06-16 리프레쉬시 동작차단되는 지연동기회로

Publications (2)

Publication Number Publication Date
KR20010113112A KR20010113112A (ko) 2001-12-28
KR100574934B1 true KR100574934B1 (ko) 2006-05-02

Family

ID=19672220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000033236A KR100574934B1 (ko) 2000-06-16 2000-06-16 리프레쉬시 동작차단되는 지연동기회로

Country Status (1)

Country Link
KR (1) KR100574934B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733471B1 (ko) * 2005-02-28 2007-06-28 주식회사 하이닉스반도체 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법

Also Published As

Publication number Publication date
KR20010113112A (ko) 2001-12-28

Similar Documents

Publication Publication Date Title
US6323705B1 (en) Double cycle lock approach in delay lock loop circuit
US6452431B1 (en) Scheme for delay locked loop reset protection
US5638016A (en) Adjustable duty cycle clock generator
US7340632B2 (en) Domain crossing device
US7489172B2 (en) DLL driver control circuit
KR100733471B1 (ko) 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법
US6683478B2 (en) Apparatus for ensuring correct start-up and phase locking of delay locked loop
JP2954070B2 (ja) デジタルｐｌｌ回路
KR100362199B1 (ko) 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
US6333959B1 (en) Cross feedback latch-type bi-directional shift register in a delay lock loop circuit
US20030086303A1 (en) Data input circuits and methods of inputing data for a synchronous semiconductor memory device
US7180800B2 (en) Interface circuit for adaptively latching data input/output signal by monitoring data strobe signal and memory system including the interface circuit
US20020000851A1 (en) Timing-control circuit device and clock distribution system
US5793227A (en) Synchronizing logic avoiding metastability
KR20000051784A (ko) 지연동기루프 및 이에 대한 제어방법
US20070210841A1 (en) DLL circuit of semiconductor memory apparatus and method of delaying and locking clock in semiconductor memory apparatus
JP2009278528A (ja) Ｄｌｌ回路、および半導体装置
KR100553833B1 (ko) 지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한지연동기회로 및 반도체 메모리 장치
CN100411057C (zh) 延迟锁定回路
KR20030010747A (ko) 다수의 위상 검출을 수행하는 개선된 지연 동기 루프 동기기법
US20010043102A1 (en) Internal clock signal generating circuit permitting rapid phase lock
US8284880B2 (en) Clock data recovery circuit and method for operating the same
KR100574934B1 (ko) 리프레쉬시 동작차단되는 지연동기회로
US20070216456A1 (en) Delay locked loop and method of locking a clock signal
KR100492794B1 (ko) 램버스디램의파워-다운종료제어장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100413

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee