KR20030010747A - 다수의 위상 검출을 수행하는 개선된 지연 동기 루프 동기기법 - Google Patents

다수의 위상 검출을 수행하는 개선된 지연 동기 루프 동기기법 Download PDF

Info

Publication number
KR20030010747A
KR20030010747A KR1020027017371A KR20027017371A KR20030010747A KR 20030010747 A KR20030010747 A KR 20030010747A KR 1020027017371 A KR1020027017371 A KR 1020027017371A KR 20027017371 A KR20027017371 A KR 20027017371A KR 20030010747 A KR20030010747 A KR 20030010747A
Authority
KR
South Korea
Prior art keywords
clock signal
delay
phase
clock
phase detector
Prior art date
Application number
KR1020027017371A
Other languages
English (en)
Inventor
슈넬요세프
키일올리버
Original Assignee
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 filed Critical 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Publication of KR20030010747A publication Critical patent/KR20030010747A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명에 따른 지연 동기 루프는 다수의 위상 검출기(106)를 포함하며, 각각의 위상 검출기는 제 1 클록 신호(Ref_clock)와 제 2 클록 신호(FB_clock)를 수신한다. 각 위상 검출기는 특정 지연 범위를 포함하여 그 범위 내에서 제 1 클록 신호와 제 2 클록 신호 사이의 위상차를 검출한다. 지연 라인(104)은 입력단과 출력단을 포함한다. 제 1 클록 신호는 입력단에서 수신되며, 제 2 클록 신호는 지연된 제 1 클록 신호를 포함한다. 지연량은 제 1 클록 신호에 적용되며, 위상 검출기의 제어 신호에 따라 지연 라인 내에서 조절된다.

Description

다수의 위상 검출을 수행하는 개선된 지연 동기 루프 동기 기법{IMPROVED DLL LOCK SCHEME WITH MULTIPLE PHASE DETECTION}
종래의 더블 데이터 레이트(double data rate: DDR) 동기식 동적 램(synchronous dynamic random access memories: SDRAM)은 다수의 지연 동기 루프(delay locked loop : DLL) 회로를 사용한다. 이러한 DLL 회로는 두 신호, 예를 들면, 클록 신호와 지연된 클록 신호 사이의 지연을 동기화하기 위해 사용된다.
도 1 에 의하면, DLL(10)이 도시되어 있다. 클록 수신기(11)는 클록 신호(CK/ 및 CK/ 의 보상(complement) 신호인 bCK)을 수신한다. 종래의 DLL의 구현은 일반적으로 클록 동기화를 위해 기준 클록(Ref_clock)과 피드백 클록(FB_clock) 사이의 위상차를 검출하는 하나의 위상 검출기(phase detector : PD)회로(12)를 갖는다. 이러한 위상차에 근거하여, 위상 검출기(12)는 +,- 또는 0 을 출력하며, 지연 라인 제어 유닛(delay line control unit)(14)을 제어하여, 단위 지연량(one delat unit), 예를 들면 회로 구현에 따라 대략 50 에서 100 피코세컨드(pico second : ps)만큼 지연 라인(dealy line : DL)(16)을 증가 또는 감소시킨다. DL(16)의 증가/감소는 매 클록 사이클마다, 또는 필터가 DL 제어 장치(14) 내에서 구현되는 경우에는 매 n 번째 클록 사이클마다 이루어진다.
만약 Ref_clock 및 FB_clock 이 같은 위상이면, PD(12)의 출력은 0 이고 DLL(10)은 동기화된다. DLL(10)이 동기화되는 동안 안정 상태를 유지하기 위해서는 PD(12)는 단위 지연량의 1배 또는 2배의 값을 갖는 "PD 오프셋" 또는 "타이밍 데드 존(timing dead zone)" 을 갖는다.
도 2 는 단위 지연량의 "PD 오프셋" 을 갖는 FB_clock 과 기준 Ref_clock 에 대한 '+' 및 '-' 단위 지연량의 수의 시간적 관련성을 나타낸다. 도 2 에 나타난 지연은 제 1 FB_clock 에지(20)가 대략 2 (+) 단위 지연량 내에서 동기화될 수 있거나, 또한 제 2 FB_clock 에지(22)가 대략 1 (-) 단위 지연량 내에서 동기화될 수 있는 단순한 경우를 나타낸다. 칩 상에서의 노이즈(noise)와 온도 변화에 의해 Ref_clock 과 FB_clock 사이의 위상 변이가 발생한다면, DLL 은 Ref_clock 및 FB_clock 를 동기화하기 위해 많은, 때때로 수백개의 클록 사이클을 필요로 한다.
DDR SDRAM 인 경우, 판독 동작(read operation) 중에 DQ(또는 출력 핀)를 시스템 클록(CK/bCK)에 동기화시키기 위해 DLL 이 필요하다. 종래의 DLL 기법에서는 DLL 의 갱신이 일반적으로 매 클록 사이클마다 수행되며, 따라서 DLL 의 모든 부분이 활성화될 필요가 있다. 결과적으로 전력 감소 모드(power down mode)에서도 DLL이 활성화되어 전력을 소모할 것이다. 전력 감소 모드에서 전력 소비를 줄이기 위해서는 DLL 이 자동적으로 꺼지고, (예를 들면, 지연 제어 장치로부터의) 포인터 세팅(pointer setting) 상태가 "동결(frozen)"이 될 수 있다. (이러한 동작 중에 DLL 리셋(reset)이 수행되지 않음을 주목한다.)
칩에서의 온도와 전압의 변화로 인해, 전력 감소 모드로 진입하는 중의 포인터 세팅은 전력 감소 모드 엑시트(power down mode exit) 후에는 더 이상 정밀하지 못할 수 있다. 온도와 전압의 변화는 일반적으로, 예를 들면 판독/기록 사이클, 뱅크(bank) 활성화 사이클 또는 칩 아이들 모드(chip idle mode)와 같은 서로 다른 동작 모드에 의해 야기된다. 그리고 온도와 전압의 변화는 DLL 내부 타이밍과 포인터 세팅에 영향을 준다. 따라서, 전력 감소 모드 엑시트 후의 즉각적인 판독 사이클은 불가능할 수 있다. 게다가, 하나의 판독 사이클 내에 시스템 클록을 DQ(칩의 출력 핀)에 대해 동기화하는 것은 정확하지 않을 수 있으며, 따라서 필요한 시간 마진(time margin)을 줄이게 된다.
따라서, 신호 동기화 중에 보다 큰 마진을 제공하는 DLL 을 마련하여 신호를 신속하고 정확하게 동기화시킴으로써 시스템의 성능을 향상시킬 필요가 있다.
본 발명은 반도체 장치에 관한 것이며, 좀 더 자세히는, 클록 신호(clock signal)와 지연된 클록 신호 사이의 다수의 위상차를 검출할 수 있는 고속 지연 동기 루프(fast delay locked loop)에 관한 것이다.
후술하는 바람직한 실시예에 대한 상세한 설명을 다음과 같은 도면에 의해 상세히 이루어질 수 있다.
도 1 은 하나의 위상 검출기를 구비하는 종래의 DLL 에 대한 개략적인 도면이다.
도 2 는 도 1 에 도시된 위상 검출기의 타이밍도(timing diagram)를 나타내며, 종래 개술의 제한된 조절 범위를 나타낸다.
도 3 은 본 발명의 일실시예에 따른 다수의 위상 검출기(multiple phase detector)를 구비하는 DLL 에 대한 개략적인 도면을 나타낸다.
도 4 는 본 발명에 따라 고정 상태를 달성하기 위하여 지연 조절이 행해지는 케이스 1, 2a-2c 및 3 에 대한 예시적인 타이밍도를 나타낸다.
도 5 는 본 발명에 따라 도 4 의 지연 조절을 달성하기 위한 케이스 1, 2a-2c 및 3 에 대한 디코딩 출력을 나타낸 표이다.
도 6 은 본 발명에 따른 위상 검출기(PD-8)의 개략적인 도면이다.
도 7은 본 발명에 따라 위상 변이를 결정하기 위해 도 6 에 사용된 관련된 클록 신호를 보여주는 타이밍도이다.
도 8 은 본 발명에 따른 위상 검출기(PD+4)의 개략적인 도면이다.
도 9 는 본 발명에 따라 위상 변이를 결정하기 위해 도 8에 사용된 관련된 클록 신호를 보여주는 타이밍도이다.
본 발명에 따른 DLL 은 다수의 위상 검출기를 포함하며, 각각의 위상 검출기는 제 1 클록 신호와 제 2 클록 신호를 수신한다. 각 위상 검출기는 특정 지연 범위를 포함하여 그 범위 내에서 제 1 클록 신호와 제 2 클록 신호 사이의 위상차를검출한다. 지연 라인은 입력단과 출력단을 포함한다. 제 1 클록 신호는 입력단에서 수신되고, 제 2 클록 신호는 지연된 제 1 클록 신호를 포함한다. 제 1 클록 신호가 일정 지연량만큼 지연이 되고, 제 1 클록 신호는 위상 검출기의 제어 신호에 따라 지연 라인 내에서 조절된다.
다른 실시예에 의하면, 다수의 위상 검출기는 다섯 개의 위상 검출기를 포함한다. 특정 지연 범위가 다수의 단위 지연량에 해당될 수 있다. DLL 은, 제어 신호를 수신하기 위해, 그리고 제 2 클록 신호 내에서 지연량을 조절하기 위해 지연 라인 내의 지연 요소를 활성화 또는 비활성화시키는 지연 라인 제어 신호를 발생하기 위해, 위상 검출기와 커플링된 제어 장치를 포함할 수 있다. DLL 은 위상 검출기와 제어 장치에 커플링된 조절 제어 회로(adjustment control circuit)을 포함할 수 있으며, 이러한 조절 제어 회로는, 제어 장치가 지연량의 변화에 대한 조절 사이즈(adjustment size)를 결정하도록, 위상 검출기로부터 제어 신호를 번역(interpret)하도록 되어 있다. 조절 사이즈는 적어도 두 개의 별개의 값을 가질 수 있다. 제어 신호는 증가 상태, 감소 상태 또는 동기 상태 중의 하나를 포함할 것이다. 위상 검출기 중의 하나의 제어 신호는, 언제 제 2 클록 사이클의 지연 정도를 증가시켜야 할지, 감소시켜야 할지, 또는 동기시킬지를 결정하기 위해 사용될 것이다. 위상 검출기는, 내부 클록 신호(internal clock signal)와 제 1 클록 신호 및 제 2 클록 신호 중의 하나 사이의 위상차를 결정하기 위해 제 1 클록 신호 및 제 2 클록 신호 중의 하나와 위상을 비교하기 위한 내부 클록 신호를 발생시키도록 지연 소자(delay element)를 포함할 수 있다. 위상 검출기는, 내부 클록 신호와 제 1 클록 신호 및 제 2 클록 신호 사이의 위상차에 따라 제어 신호를 출력할 것이다.
본 발명에 따른 다른 DLL 은 입력단과 출력단을 포함하는 지연 라인을 구비한다. 제 1 클록 신호는 입력단에서 수신되며, 제 2 클록 신호는 출력단에서 지연된 제 1 클록 신호를 포함한다. 적어도 두 개의 위상 검출기가 제공된다. 각각의 위상 검출기는 제 1 클록 신호와 제 2 클록 신호를 수신한다. 위상 검출기는 특정 위상차 범위 내에서 제 1 클록 신호와 제 2 클록 신호 사이의 위상차를 결정하고, 위상차에 따라 제어 신호를 출력한다. 조절 회로는 위상 검출기로부터 제어 신호를 번역하기 위해 위상 검출기의 출력단에 커플링된다. 조절 회로는 지연 라인을 증가, 감소, 또는 고정(동기상태로 고정)시킬지에 대해 결정하고, 제 1 클록 신호와 제 2 클록 신호 사이의 위상차를 감소시키기 위해 증가 또는 감소의 사이즈를 결정하도록 사용된다.
다른 실시예에 의하면, 적어도 두 개의 위상 검출기라는 말은 다섯 개의 위상 검출기를 뜻할 수도 있다. 특정 위상차의 범위는 다수의 단위 지연량을 포함할 것이다. 조절 회로는 제 2 클록 신호 내에서 지연량을 조절하기 위해 지연 라인 내의 지연 요소를 활성화 또는 비활성화 시키는 지연 라인 제어 신호(delay line control signal)를 제공한다. 조절 회로는 위상 검출기에 커플링된 조절 제어 회로를 포함한다. 조절 제어 회로는, 제어 유닛이 지연량의 변화에 대해 조절 사이즈를 결정하도록 위상 검출기로부터 제어 신호를 번역하기 위해 사용된다. 조절 사이즈는 적어도 두 개의 개별적인 값을 가질 수 있다. 제어 신호는 증가 상태, 감소 상태 그리고 고정 상태 중의 하나를 포함한다. 위상 검출기 중의 하나의 제어 신호는, 바람직하게는 제 2 클록 사이클의 지연량을 언제 증가, 감소, 또는 고정시키는 지에 대해 결정하도록 사용된다. 위상 검출기는 내부 클록 신호와 제 1 클록 신호 및 제 2 클록 신호 중의 하나 사이의 위상차를 결정하기 위해 제 1 클록 신호 및 제 2 클록 신호 중의 하나와 비교하는 내부 클록 신호를 발생시키는 지연 소자를 포함할 수 있다. 위상 검출기는 내부 클록 신호와 제 1 클록 신호 및 제 2 클록 신호 중의 하나 사이의 위상차에 따라 제어 신호를 출력할 수 있다.
본 발명에 따라 DLL 내의 지연량을 조절하기 위한 방법은, 각각이 제 1 클록 신호와 제 2 클록 신호를 수신하는 다수의 위상 검출기를 포함하는 DLL 을 제공하는 단계를 포함한다. 각각의 위상 검출기는 특정한 지연 범위를 포함하여 제 1 클록 신호와 제 2 클록 신호 사이의 위상차를 이 범위 내에서 검출한다. 지연 라인은 입력단과 출력단을 포함하며, 제 1 클록 신호는 입력단에서 수신되고, 제 2 클록 신호는 지연된 제 1 클록 신호를 포함한다. 이 방법은 각 위상 검출기에 대한 위상차를 결정하는 단계, 위상 검출기로부터 제어 신호를 출력하는 단계, DLL 을 증가, 감소 또는 고정시킬지에 대해 결정하는 단계, 증가 또는 감소의 여부를 결정한 경우 모든 위상 검출기로부터의 제어 신호를 사용하여 증가 또는 감소되는 지연량을 결정하는 단계, 제어 신호에 따라 지연 라인을 조절하는 단계를 더 포함한다. 이 방법은, 하나의 클록 신호 내에서 다수의 단위 지연량에 의해 제 2 클록 사이클의 지연량을 조절하는 단계를 더 포함할 수 있다.
다른 방법에 의하면, 고정 상태를 달성할 때까지 이러한 단계를 반복하는 단계가 포함된다. 특정한 범위의 위상차는 다수의 단위 지연량을 포함 할 수 있다. 증가 또는 감소될 지연량은 적어도 두 개의 개별 값에 의해 조절될 수 있다. 제어 신호는 증가 상태, 감소 상태 그리고 고정 상태 중의 하나를 포함 할 수 있다. 위상 검출기 중의 하나의 제어 신호는, 제 2 클록 사이클의 지연량을 언제 증가, 감소 또는 고정시킬지를 결정하도록 사용된다.
본 발명의 여러가지 목적, 특성 및 장점은 이하에 기술되는 실시예의 상세한 설명에 의해 명백해지며, 이는 첨부 도면에 연관되어 파악된다.
본 발명은 개선된 위상 검출 기능을 제공하는 DLL 회로에 관한 것이다. 본 발명의 위상 검출 회로는 다수의 증가치(감소치)에 걸쳐 연장되는 피드백 사이클과 기준 클록 사이클 사이의 위상 변이를 확인하는 다수의 위상 검출 모듈을 제공한다. 또한, 다수의 위상 검출은 개략 및 미세 위상 조절을 수행하는 고속 DLL 동기 방법을 가능하게 한다. 본 발명에 의하면, DLL 의 갱신은 오토 리프레시(Auto Refresh: AR) 사이클 또는 전력 감소 모드 엑시트(power down mode exit)와 같은 임의의 다른 특정 동작 중에 이루어지는 것이 바람직하다. 전력 감소 모드에서의 전력을 감소시키기 위해서, DLL 의 지연 경로가 비활성화되고 포인터 제어(예를 들면, 제어 유닛)는 그 세팅이 유지된다. 전력 감소 모드 엑시트 후에, 본 발명의 DLL 은 단지 수 사이클만에 고정된다. 이를 종래의 시스템과 비교하면 스타트 업(start up)후의 대기 시간(waiting time)이 감소된다. 이롭게도, 본 발명에 따라처음으로 파워를 ON 시킨후 또는 셀프 리프레시 엑시트(Self Refresh exit) 후의 고속 DLL 을 갱신하는 데에는 DLL 리셋이 이루어진 후에 그다지 많은 클록 사이클을 필요로 하지 않는다. (예를 들면, 10 사이클 미만)
같은 참조 번호로 지칭되는 부분은 수 개의 도면 전체에 있어서 유사하거나 동일한 요소를 나타내는 이제 도면을 상세히 참조함에 있어서, 먼저 도 3 을 참조하면, DLL(100)의 블록도는 본 발명의 한 실시예를 예시적으로 보여준다. DLL(100)은 클록 신호CK/ 와 그 보상 신호 bCK 를 수신하는 수신기(102)를 포함한다. bCK 는 CK/ 와 그 사이즈가 동일하며, 그 극성(polarity)은 반대인 신호이다. 수신기(102)는 바람직하게는 차동증폭기(differential amplifier)를 포함하며, 클록 파형을 디지털 신호로 변환한다. 수신기(102)의 출력단은 지연 라인(104)과 커플링된다. 지연 라인(104)은 다수의 소자, 예를 들면 인버터 또는 RC 회로를 포함하는데, RC 회로는 자기 자신으로 입력되는 클록 신호에 대해 사전 결정된 지연량을 제공한다 (예를 들면, 회로의 설계 구현에 따라 대략 50 - 100 ps). 지연 라인(104)의 증가/감소는 매 클록 사이클마다 또는 지연 라인 제어 유닛(124) 내에 필터가 구현된다면 매 n 번째 클록 사이클마다 수행될 것이다. 수신기(102)의 출력단도 위상 검출기(106)와 커플링된다.
위상 검출기(106)는 클록 신호들, 즉 기준 클록(Ref_clock)과 피드백 클록(FB_clock) 사이의 검출 위상을 조절하기 위한 다수의 제어 신호를 제공하는 다수의 위상 검출기 유닛(107-111)을 포함한다. 도 3 에 도시된 실시예에 의하면, 다섯 개의 위상 검출기 유닛(107-111)이 도시되어 있다. 각 PD 유닛(107-111)은 개략/미세 제어 유닛(108)으로의 입력인 제어 신호를 발생시킨다. 유닛(107-111)으로부터 발생된 제어 신호는 바람직하게는 +,- 또는 0 상태를 포함한다. 각 위상 검출기(107-111)는 Ref_clock 과 FB_clock 신호 사이의 상이한 지연 범위를 검출하도록 상이한 세팅으로 되어 있다. 일단 Ref_clock 과 FB_clock 신호 사이의 위상차가 결정되면, 신호 사이의 지연량의 조절은 개략/미세 제어 유닛(108)과 지연 라인(104)으로부터 수행된다.
한 실시예에 의하면, 유닛(107-111)은 다음과 같은 범위를 갖는데, 유닛(107)은 -8 단위 지연량에서 0 단위 지연량 사이의 범위를 가지며, 유닛(108)은 -4 단위 지연량에서 0 단위 지연량 사이의 범위를 가지며, 유닛(109)은 -2 단위 지연량에서 +2 단위 지연량 사이의 범위를 가지며, 유닛(110)은 0 단위 지연량에서 +4 단위 지연량 사이의 범위를 가지며, 유닛(111)은 0 단위 지연량에서 +8 단위 지연량 사이의 범위를 갖는다. 모든 PD 유닛(107-111)은 동일한 Ref_clock 과 FB_clock 신호를 수신한다. 만약 신호와 신호 사이에서 검출된 위상차가 증가되어야 한다면, '+' 제어 신호가 그 유닛에 대해 발생한다. 환언하면, FB_clock 신호는 Ref_clock 신호와 동기되기 위하여 전방향(forward)으로 이동될 필요가 있다. 마찬가지로, 만약 신호와 신호 사이에서 검출된 위상차가 감소되어야 한다면, '-' 제어 신호가 그 유닛에 대해 발생한다. 신호가 동기화되었다면, '0' 제어 신호가 발생하며, 고정 상태가 DLL(100)에 의하여 달성된다. 모든 PD 유닛이 동일한 Ref_clock 및 FB_clock 신호를 수신하기 때문에, 지연 라인(104)에 대해 얼마만큼의 지연량이 가감되어야 하는지에 대한 정보가 제공된다.
개략/미세 제어 유닛(108)은 PD 유닛(107-111)으로부터의 제어 신호에 따라 지연 라인(104)의 지연량이 증가 또는 감소되어야 할지 여부를 검출한다. 게다가, 얼마만큼의 조절이 필요할지에 대한 정보(예를 들면, 개략적 또는 세밀한, 더 많은 레벨이 또한 숙고된다)가 PD 유닛(107-111)으로부터의 제어 신호에 대한 판단을 통해 제공된다. 개략/미세 제어 회로(108)의 출력신호(122)는 지연 라인 제어 유닛(124)으로 입력되는데, 예를 들면, 이러한 출력신호(122)는 디지털 워드(word)를 포함할 수 있다. 출력 신호(122)는 조절 사이즈 및 조절 방향(증가 또는 감소)에 관한 정보를 포함한다. 지연 라인 제어 유닛(124)은 출력 신호(122)에 따라, 지연 라인(104)에서의 변동을 수행하기 위해 지연 라인(104)을 제어한다. 이러한 과정은 고정 상태가 달성될 때까지 계속된다.
본 발명에 따른 다수의 위상 검출은 개략적 및 세밀한 위상 조절을 수행하는 고속 DLL 동기 기법을 가능하게 한다. Ref_clock 및 FB_clock 신호는 상당히 짧은 클록 사이클 내에 고정 상태를 달성하기 위한 다중 위상 검출기로의 입력이다. 실시예에 따르면 본 발명의 심층적인 장점에 대해 예시한다.
도 4 에 따르면, 예시적인 타이밍도으로서, 클록 동기화를 수행하는 상이한 케이스에 관해 도시하고 있다. Ref_clock 신호(140)는 "PD 오프셋" (00) 영역(142) 내의 중심에 위치하며, FB_clock 신호의 변이는 도 4 내에서 X 로 묘사되어 있다. 도 5 는 도 3 의 PD 유닛(107-111)으로부터의 출력표를 나타낸다. 도 4 및 5 는 케이스 1, 2a-2c 및 3 을 묘사하기 위해 참조될 수 있다. 도 5 는 타이밍도인 도 4 에 대한 디코딩 표로서의 PD 의 출력을 열거한다. 고정 상태는 PD-2 +2 의 출력이0 인 경우에 달성된다. 위상 검출기 PD-2 +2 의 상태(+ 또는 -)는 지연 라인 유닛이 증가 또는 감소될지를 결정한다. 다른 PD 들의 상태는 조절의 스텝 사이즈(예를 들면, 세밀하게 할지 또는 개략적으로 할지)를 결정한다.
케이스 1 에 의하면, FB_clock 신호를 Ref_clock 신호에 동기화시키기 위하여 FB_clock 신호를 증가시킬 필요가 있다. PD 유닛인 PD-8, PD-4, PD-2 +2, PD+4 그리고 PD+8(도 3 에서의 각각의 유닛(107-111))은 초기값으로 모두 '+'를 출력하는데(도 5 의 케이스 1 참조), 이는 FB_clock 신호를 증가시킬 필요가 있음을 나타내고, 8만큼의 조절을 수행한다. 이 경우, 8 단위 지연량 만큼의 증가(도 4 의 개략적인 조절(202))는 지연 라인(104) 내에서의 FB_clock 신호의 지연량을 조절하는데 사용된다(도 3). 다음의 클록 사이클에 있어서, 증가하는 방향으로 미세한 조절이 필요하고, 이는 도 5 에 3 개의 '+' 로서 나타내어진다(케이스 1 의 둘째 줄). 따라서, 미세 조절 신호는 개략/미세 조절 회로(108)로부터의 출력이 되며(도 3), 이는 지연 라인(104)에서의 지연량을 더욱 감소시키도록 제어 유닛(124)을 제어한다. 미세 조절(204)(도 4)이 행해진다. 이는 FB_clock 의 지연량을 PD 오프셋 영역(142)의 중심에 위치하도록 한다. 다음 클록 사이클에서는(도 5 의 케이스 1 의 셋째 줄), 고정 상태가 PD-2 +2 에서 이루어진다 (예를 들면, 도 5 의 케이스 1 의 셋째 줄에서 0 으로 표시되는 부분).
2a-2c 케이스에서는, 4 개의 단위 지연량으로서 개략적 조절이 이루어진다. 도 5 에서는, 최초의 PD 유닛은 4 개의 '+' 을 출력하는데, 이는 개략적 조절(206)이 증가되는 방향으로 이루어짐을 의미한다 (PD-2 +2 는 + 이다). 후속의 클록 사이클에서는, 3 개의 '+' 가 PD 유닛에 대해 존재한다 (도 5). 이는 미세 조절(207)(도 4)을 필요로 함을 뜻한다. 이는 2 단위 지연량의 증가 조절으로는 안된다는 것을 나타낸다. 각 후속의 사이클은 여전히 증가되는 방향으로 조절하는 것이 필요하다는 것을 나타낸다. 따라서, 미세 조절(207)은 고정 상태(PD-2 +2 가 '0' 에 해당하는 경우)가 될 때까지 계속된다.
케이스 3 에서는, 도 5 의 케이스 3 에 나타난 다섯 개의 '-'에 의해 초기값이 도시되었듯이 감소하는 방향으로 조절이 필요하다. 이러한 감소는 8 단위 지연량만큼의 개략 조절(208)에 의해 이루어진다. 다음 단계에서는, 미세 조절(209)에 의해 FB_clock 을 PD 오프셋 영역(142)의 가운데에 오도록 감소시킨다.
각 PD 의 조절 범위와 개략/미세 조절 유닛에서의 PD 출력 신호의 디코딩에 따라, 지연 라인이 증가되거나 n 단위 지연량만큼 개별적으로 감소된다. 상이한 조절 범위와 동기화 단계에 따라 가능한 구현이 결정된다. 하나의 실시예에 의하면, 예를 들면, 조절량은 4 단위 지연량, 2 단위 지연량, 1 단위 지연량을 포함할 수 있다. 다른 예로는 16 단위 지연량, 8 단위 지연량 및/또는 1/2 단위 지연량 또는 기타 임의 사이즈의 지연량을 포함할 수 있다. 다른 디코딩 방법은 PD 유닛에 적용될 수 있는데, 예를 들면, 상이한 수의 PD 유닛은 상이한 위상차 범위를 가지도록 이용될 수 있다.
도 5 의 마지막 열은 예시적으로 도 1 에 나타난 종래기술에 대해 고정 상태를 달성하기 위해 필요한 최소의 단계 수를 나타낸다. 본 발명의 케이스 1 에서는 2 개의 단계가 필요하나, 종래기술에서는 최소 9 개의 단계가 필요하다. 본 발명의케이스 2a 에서는 4 개의 단계가 필요하나, 종래기술에서는 최소 7 개의 단계가 필요하다. 본 발명의 케이스 2b 에서는 5 개의 단계가 필요하나, 종래기술에서는 최소 9 개의 단계가 필요하다. 본 발명의 케이스 2c 에서는 2 개의 단계가 필요하나, 종래기술에서는 최소 5 개의 단계가 필요하다. 본 발명의 케이스 2a 에서는 2 개의 단계가 필요하나, 종래기술에서는 최소 9 개의 단계가 필요하다.
도 6 에 따르면, 본 발명에 따른 PD-8 위상 검출기 유닛(300)의 개략적인 도해가 예시적으로 도시되어 있다. 위상 검출기 유닛(300)은 위상 검출기(302), 예를 들면 종래 기술의 위상 검출기를 포함할 수 있다. 이 실시예에서, Ref_clock 은 위상 검출기(302)의 입력단으로 연결된다. FB_clock 은 지연 회로(304)로 연결된다. 지연 회로(304)는 FB_clock 을 지연시켜 내부 클록 신호 IFB 를 공급하기 위해 제공되는 인버터, RC 회로와 같은 다수의 지연 소자를 포함한다.
지연 회로(304)는 퓨즈에 의해 또는 제조공정 중에 트리밍될 수 있거나(예를 들면, 금속 트리밍 중) 전자적으로 활성화될 수 있는(예를 들면, 논리적으로 스위칭되는) 정수 n 개의 단위 지연량(delay unit : DU)을 포함할 수 있다. 이러한 방법으로, 지연 회로(304)에 대한 동일한 레이아웃(layout)이 본 발명에 따라 상이한 PD 에서 사용될 수 있는데, 이는 지연 회로(304) 내의 적절한 수의 지연 소자를 선택함으로써 가능하다. 이 예에서, 지연 소자의 적절한 수는 PD-8 검출기를 제공하기에 충분하다. FB_clock 신호를 조절하고, PD(302)를 사용하여 위상차를 비교함으로써, Ref_clock 과 FB_clock 의 차이를 결정할 수 있다.
도 7 은, 도 6 에 도시된 클록 신호에 대한 타이밍도이다. Ref_clock 은 PD오프셋 영역(308)의 중심에 위치한다. PD-8 을 사용해서, FB_clock 의 오프셋이 +8 만큼 증가되는데, 이는 도시된 바와 같이 IFB 를 달성하기 위한 것이다. PD(302)에서 IFB 및 Ref_clock 을 비교할때, Ref_clock 에 대해 IFB+8 을 중심으로 이동시키기 위해 증가하는 방향으로 조절이 필요하다. 이러한 상황은 '+' 값을 리턴하여 증가하는 방향으로의 조절이 필요하다는 것을 나타낸다. 이는 개략/미세 조절 회로(108)에 의해 번역된다.
도 8 은 본 발명에 따른 PD+4 위상 검출기 유닛(400)에 대한 예시적인 개략적 도해를 도시한다. 위상 검출기 유닛(400)은, 예를 들면 종래 기술의 위상 검출과 같은 위상 검출기(402)를 포함한다. 이 실시예에 있어서, Ref_clock 은 지연 회로(404)로 연결되며, FB_clock 은 위상 검출기(402)의 입력단으로 연결된다. 지연 회로(404)는 Ref_clock 을 지연시켜 내부 클록 신호 IREF 를 공급하기 위해, 제공되는 인버터, RC 회로와 같은 다수의 지연 소자를 포함한다.
지연 회로(404)는 퓨즈에 의해 또는 제조공정 중에 트리밍될 수 있거나(예를 들면, 금속 트리밍 중) 전자적으로 활성화될 수 있는(예를 들면, 논리적으로 스위칭되는) 정수 n 개의 단위 지연량(delay unit : DU)을 포함할 수 있다. 이러한 방법으로, PD(402)와 지연 회로(404)에 대한 동일한 레이아웃이 본 발명에 따라 상이한 PD 를 제공하도록 사용될 수 있는데, 이는 지연 회로(404) 내의 적절한 수의 지연 소자를 선택함으로써 가능하다. 이 예에서, 지연 소자의 적절한 수는 PD+4 검출기를 제공하기에 충분하다.
도 9 는, 도 8 에 도시된 클록 신호에 대한 타이밍도이다. Ref_clock 은 PD오프셋 영역(408)의 중심에 위치한다. PD+4 를 사용해서, Ref_clock 의 오프셋이 +4 만큼 증가되는데, 이는 도시된 바와 같이 IREF 를 달성하기 위한 것이다. PD(402)의 IREF+4 및 Ref_clock 을 비교할때, Ref_clock 에 대해 IREF+4 을 중심으로 이동시키기 위해 감소하는 방향으로의 조절이 필요하다. 이러한 상황은 '-' 값을 리턴하여 FB-clock 에 대해 감소하는 방향으로의 조절이 필요하다는 것을 나타낸다. 이는 개략/미세 조절 회로(108)에 의해 구현된다.
다중 위상 검출기 기법에서의 PD 의 수는 상기에서 묘사된 실시예에 국한되지 않는다. 본 발명은 고속 조절을 하여 고정 상태를 달성하기 위해 2개 이상의 PD 를 필요로 할 수 있다. 조절의 범위와 단계의 사이즈는 유동적이고 그 응용에 따라 조절될 수 있다.
본 발명은 DLL 을 사용하는 어느 회로에서도 사용될 수 있다. 본 발명은 특히 집적회로에서 활용되고, 더더욱 반도체 메모리에서 활용된다. 새로운 반도체 메모리 구현, 예를 들면 DDR SDRAM 에 있어서, DLL 특성은, 전력 감소(DLL 이 오프된 상태) 모드에서의 노이즈, 온도 변화 등에 의한 위상 변이를 결정하는데 필요하다. DLL 의 갱신은 오토 리프레시(auto refresh : AR)와 같이 필요하다.
본 발명은 전력을 증가시킨후, 예를 들면, 셀프 리프레시 엑시트 후에, 보다 빠른 DLL 동기를 제공한다. DLL 리셋은 확장 모드 레지스터 명령(an extended mode register command)에 의해 수행된다. DLL 리셋 명령은 셀프 리프레시 엑시트 후 또는 파워 온 시퀀스(power on sequence)의 일부로서 수행된다.
본 발명은 또한 노이즈와 온도의 변이에 대해 보상한다. 종래의 DLL 기법은고정된 단위 지연량을 가지고 있는 고정된 단계의 사이즈(예를 들면, 증가 또는 감소)에 의해 위상차를 보상한다. 이롭게도, 본 발명은 클록 축적(clock accumulation)을 제공하는데, 이는 1 클록 사이클 동안 위상 조절을 가능하게 하는 개략적 지연 소자가, 동일한 단계의 사이즈를 달성하기 위해 다수의 클록 사이클을 필요로 하는 미세 지연 소자의 개수로 대체된다는 것을 뜻한다.
다수의 위상 검출(설명을 위한 것으로서 한정적이지 않음)을 하는 개선된 DLL 동기 기법에 대한 바람직한 실시예를 묘사하였지만, 상기의 설명에 근거하여 당업자에 의해 수정 또는 변형이 가해질 수 있다. 따라서, 첨부된 청구항에 의해 경계가 드러나듯이 본 발명의 정신 및 범위 내에서 본 발명의 특별한 실시예에 대해 변형이 가해질 수 있다. 상세하게 본 발명을 묘사하고 특허법에 의한 요청에 의해, 특허로서의 권리로 주장되고 보호받기를 원하는 사항은 첨부된 청구항에 기술한다.

Claims (27)

  1. 각각이 제 1 클록 신호 및 제 2 클록 신호 - 상기 제 2 클록 신호는가 지연된 제 1 클록 신호를 포함함 - 를 수신하며, 특정 지연 범위를 포함하여 그 범위 내에서 상기 제 1 클록 신호와 상기 제 2 클록 신호 사이의 위상차를 검출하는 위상 검출기와,
    상기 제 1 클록 신호가 수신되는 입력단 및 출력단을 포함하는 지연 라인(a delay line) - 상기 제 1 클록 신호에 적용되는 지연량이 상기 위상 검출기의 제어 신호에 따라 상기 지연 라인 내에서 조절됨 - 을 포함하는
    지연 동기 루프(a delay locked loop).
  2. 제 1 항에 있어서,
    상기 다수의 위상 검출기가 다섯 개의 위상 검출기를 포함하는
    지연 동기 루프.
  3. 제 1 항에 있어서,
    상기 특정 지연 범위가 다수의 단위 지연량(a delay unit)을 포함하는
    지연 동기 루프.
  4. 제 1 항에 있어서,
    상기 위상 검출기에 커플링되어 상기 제어 신호를 수신하고 상기 지연 라인 내의 지연 소자를 활성화 또는 비활성화시킴으로써 상기 제 2 클록 신호를 조절하는 지연 라인 제어 신호를 발생시키는 제어 유닛을 더 포함하는
    지연 동기 루프.
  5. 제 4 항에 있어서,
    지연량의 변화를 위한 조절 사이즈를 결정하기 위해, 제어 유닛에 대한 상기 위상 검출기로부터의 상기 제어 신호를 검출하도록 사용되는 조절 제어 회로가 있을 때, 상기 위상 검출기 및 상기 제어 유닛에 대해 커플링된 상기 조절 제어 회로를 더 포함하는
    지연 동기 루프.
  6. 제 5 항에 있어서,
    상기 조절 사이즈가 적어도 두 개의 개별 값을 포함하는
    지연 동기 루프.
  7. 제 1 항에 있어서,
    상기 제어 신호가 증가 상태, 감소 상태 및 고정 상태 중의 하나를 포함하는
    지연 동기 루프.
  8. 제 1 항에 있어서,
    상기 위상 검출기 중 하나의 상기 제어 신호를 사용하여, 상기 제 2 클록 사이클의 상기 지연을 언제 증가, 감소 또는 고정시킬지를 결정하는
    지연 동기 루프.
  9. 제 1 항에 있어서,
    상기 위상 검출기가 내부 클록 신호를 발생시키는 지연 요소를 포함하여 상기 제 1 클록 신호 및 상기 제 2 클록 신호 중 하나와 비교함으로써 상기 내부 클록 신호와 상기 제 1 클록 신호 및 상기 제 2 클록 신호 중 하나 사이의 위상차를 결정하는
    지연 동기 루프.
  10. 제 1 항에 있어서,
    상기 위상 검출기가 상기 내부 클록 신호와 상기 제 1 클록 신호 및 상기 제 2 클록 신호 중 하나 사이의 상기 위상차에 따라 상기 제어 신호를 출력하는
    지연 동기 루프.
  11. 제 1 클록 신호가 수신되는 입력단과 출력단을 포함하는 지연 라인 - 제 2 클록 신호는 출력단에서의 지연된 제 1 클록 신호를 포함함 - 과,
    각각이 상기 제 1 클록 신호 및 상기 제 2 클록 신호를 수신하며, 상기 제 1 클록 신호와 제 2 클록 신호 사이의 위상차를 특정 위상차 범위 내에서 결정하고, 상기 위상차에 따라 제어 신호를 출력하는 적어도 두 개의 상기 위상 검출기와,
    상기 위상 검출기의 출력단에 커플링되어 상기 위상 검출기로부터의 상기 제어 신호를 번역하고, 상기 지연 라인을 증가, 감소 또는 고정시킬지 여부를 결정하며, 상기 제 1 클록 신호와 상기 제 2 클록 신호 사이의 위상차를 감소시키기 위한 증가 또는 감소 사이즈를 결정하는 조절 회로를 포함하는
    지연 동기 루프.
  12. 제 11 항에 있어서,
    상기 적어도 두 개의 상기 위상 검출기가 다섯 개의 위상 검출기를 포함하는
    지연 동기 루프.
  13. 제 11 항에 있어서,
    상기 특정 위상차 범위가 다수의 단위 지연량을 포함하는
    지연 동기 루프.
  14. 제 11 항에 있어서,
    상기 조절 회로가 상기 지연 라인 내의 지연 소자를 활성화 또는 비활성화시키는 지연 라인 제어 신호를 제공하여 상기 제 2 클록 신호에서의 지연을 조절하는
    지연 동기 루프.
  15. 제 14 항에 있어서,
    상기 조절 회로가 상기 위상 검출기에 커플링되어 상기 제어 유닛을 위해 상기 위상 검출기로부터의 상기 제어 신호를 번역함으로써 지연량의 변화를 위한 조절 사이즈를 결정하는 조절 제어 회로를 포함하는
    지연 동기 루프.
  16. 제 15 항에 있어서,
    상기 조절 사이즈가 적어도 두 개의 별개의 값을 갖는
    지연 동기 루프.
  17. 제 11 항에 있어서,
    상기 제어 신호가 증가 상태, 감소 상태 및 고정 상태 중 하나를 포함하는
    지연 동기 루프.
  18. 제 11 항에 있어서,
    상기 위상 검출기 중의 하나의 상기 제어 신호가, 상기 제 2 클록 신호의 상기 지연을 언제 증가, 감소 또는 고정시킬지를 결정하도록 사용되는
    지연 동기 루프.
  19. 제 11 항에 있어서,
    상기 위상 검출기가 내부 클록 신호를 발생시키는 지연 요소를 포함하여 상기 제 1 클록 신호 및 상기 제 2 클록 신호 중 하나와 비교함으로써 상기 내부 클록 신호와 상기 제 1 클록 신호 및 상기 제 2 클록 신호 중 하나 사이의 위상차를 결정하는
    지연 동기 루프.
  20. 제 11 항에 있어서,
    상기 위상 검출기가, 상기 내부 클록 신호와 상기 제 1 클록 신호 및 상기 제 2 클록 신호 중 하나 사이의 상기 위상차에 따라 상기 제어 신호를 출력하는
    지연 동기 루프.
  21. 각각이 제 1 클록 신호 및 제 2 클록 신호를 수신하고 상기 제 1 클록 신호와 상기 제 2 클록 신호 사이의 위상차를 검출하기 위한 특정 범위의 지연량을 포함하는 각 위상 검출기와, 상기 제 1 클록 신호가 수신되는 입력단 - 상기 제 2 클록 신호는 지연된 제 1 클록 신호를 포함함 - 및 출력단을 포함하는 지연 라인을 포함하는 지연 동기 루프를 제공하는 단계와,
    각 위상 검출기에 대한 위상차를 결정하는 단계와,
    상기 위상 검출기로부터 제어 신호를 출력하는 단계와,
    상기 지연 동기 루프를 증가, 감소 또는 고정시킬지에 대해 결정하는 단계와,
    증가 또는 감소시키기로 결정되는 경우, 모든 상기 위상 검출기의 상기 제어 신호를 사용함으로써 증가 또는 감소될 지연량을 결정하는 단계와,
    상기 제어 신호에 따라 상기 지연 라인을 조절하는 단계를 포함하는
    지연 동기 루프에서의 지연 조절 방법.
  22. 제 21 항에 있어서,
    고정 상태(a lock state)가 달성될 때까지 상기 단계를 반복하는 단계를 더 포함하는
    방법.
  23. 제 21 항에 있어서,
    상기 특정 위상차의 범위가 다수의 단위 지연량을 포함하는
    방법.
  24. 제 21 항에 있어서,
    증가 또는 감소되는 상기 지연량이 적어도 두 개의 별개의 사이즈에 의하여 조절될 수 있는
    방법.
  25. 제 21 항에 있어서,
    상기 제어 신호가 증가 상태, 감소 상태 및 고정 상태 중의 하나를 포함하는
    방법.
  26. 제 21 항에 있어서,
    상기 위상 검출기 중의 하나의 상기 제어 신호가 상기 제 2 클록 신호의 상기 지연을 언제 증가, 감소 또는 고정시킬지를 결정하도록 사용되는
    방법.
  27. 제 21 항에 있어서,
    하나의 클록 사이클 내에 있는 다수의 지연 유닛에 의해 상기 제 2 클록 신호 사이클의 상기 지연을 조절하는 단계를 포함하는
    방법.
KR1020027017371A 2000-06-21 2001-06-21 다수의 위상 검출을 수행하는 개선된 지연 동기 루프 동기기법 KR20030010747A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/598,350 2000-06-21
US09/598,350 US6388482B1 (en) 2000-06-21 2000-06-21 DLL lock scheme with multiple phase detection

Publications (1)

Publication Number Publication Date
KR20030010747A true KR20030010747A (ko) 2003-02-05

Family

ID=24395209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027017371A KR20030010747A (ko) 2000-06-21 2001-06-21 다수의 위상 검출을 수행하는 개선된 지연 동기 루프 동기기법

Country Status (5)

Country Link
US (1) US6388482B1 (ko)
EP (1) EP1295395A2 (ko)
KR (1) KR20030010747A (ko)
TW (1) TW511080B (ko)
WO (1) WO2001099281A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065222A (ko) * 2016-12-07 2018-06-18 에스케이하이닉스 주식회사 테스트 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400041B1 (ko) * 2001-04-20 2003-09-29 삼성전자주식회사 정밀한 위상 조절이 가능한 지연 동기 루프 및 위상 조절방법
DE10135582C1 (de) * 2001-07-20 2003-01-16 Infineon Technologies Ag Justierschaltung und Verfahren zum Abstimmen eines Taktsignals
US6717447B1 (en) * 2002-10-15 2004-04-06 Infineon Technologies North America Corp. Delay adjustment circuit
JP2004166114A (ja) * 2002-11-15 2004-06-10 Renesas Technology Corp クロック生成回路
US7443941B2 (en) * 2003-01-22 2008-10-28 Rambus Inc. Method and system for phase offset cancellation in systems using multi-phase clocks
US6853231B2 (en) * 2003-03-31 2005-02-08 Mosaid Technologies Incorporated Timing vernier using a delay locked loop
US7046042B1 (en) 2003-08-11 2006-05-16 Marvell Semiconductor Israel Ltd. Phase detector
US7050341B1 (en) 2003-08-11 2006-05-23 Marvell Semiconductor Israel Ltd. Diagonal matrix delay
DE10345489B3 (de) * 2003-09-30 2005-04-14 Infineon Technologies Ag Vorrichtung zur Verwendung bei der Synchronisation von Taktsignalen, sowie Taktsignal-Synchronisationsverfahren
US20060068054A1 (en) * 2004-09-30 2006-03-30 Kevin Gearhardt Technique for high-speed TDF testing on low cost testers using on-chip or off-chip circuitry for RapidChip and ASIC devices
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
DE102005023427B3 (de) * 2005-05-20 2006-10-12 Infineon Technologies Ag Verzögerungsregelkreis und Verfahren zum Einstellen einer Verzögerungskette
KR100743493B1 (ko) 2006-02-21 2007-07-30 삼성전자주식회사 적응식 지연 고정 루프
TWI325694B (en) * 2006-12-15 2010-06-01 Ind Tech Res Inst All digital delay locked loop
KR100833591B1 (ko) * 2006-12-27 2008-05-30 주식회사 하이닉스반도체 위상 동기 장치 및 위상 동기 신호 생성 방법
US7746134B1 (en) 2007-04-18 2010-06-29 Altera Corporation Digitally controlled delay-locked loops
US7728638B2 (en) * 2008-04-25 2010-06-01 Qimonda North America Corp. Electronic system that adjusts DLL lock state acquisition time
US8368444B2 (en) 2010-10-11 2013-02-05 Apple Inc. Delay locked loop including a mechanism for reducing lock time
KR20180046429A (ko) 2016-10-27 2018-05-09 삼성전자주식회사 오프셋을 제거하는 지연 고정 루프 및 이를 포함하는 메모리 장치
US10217497B2 (en) * 2017-06-07 2019-02-26 Winbond Electronics Corporation Delay locked loop circuit and method of controlling same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2054734C1 (de) 1970-11-06 1980-10-23 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Synchronisation eines Übertragungssystems
US5706057A (en) * 1994-03-21 1998-01-06 Rca Thomson Licensing Corporation Phase detector in a carrier recovery network for a vestigial sideband signal
DE19506007C1 (de) 1995-02-17 1996-02-22 Siemens Ag Schaltungsanordnung zur Phasendifferenzmessung
US5744991A (en) * 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
DE59702398D1 (de) 1996-07-22 2000-11-02 Siemens Ag Phasenregelkreis mit Technologiekompensation
JP3739525B2 (ja) * 1996-12-27 2006-01-25 富士通株式会社 可変遅延回路及び半導体集積回路装置
JP3177637B2 (ja) 1997-02-05 2001-06-18 広島大学長 パルス幅変調演算回路
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
JP2954070B2 (ja) * 1997-03-26 1999-09-27 日本電気アイシーマイコンシステム株式会社 デジタルｐｌｌ回路
JP3560780B2 (ja) * 1997-07-29 2004-09-02 富士通株式会社 可変遅延回路及び半導体集積回路装置
JP3320651B2 (ja) * 1998-05-06 2002-09-03 富士通株式会社 半導体装置
US6043694A (en) 1998-06-24 2000-03-28 Siemens Aktiengesellschaft Lock arrangement for a calibrated DLL in DDR SDRAM applications
JP3439670B2 (ja) * 1998-10-15 2003-08-25 富士通株式会社 階層型ｄｌｌ回路を利用したタイミングクロック発生回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065222A (ko) * 2016-12-07 2018-06-18 에스케이하이닉스 주식회사 테스트 장치

Also Published As

Publication number Publication date
WO2001099281A3 (en) 2002-05-30
EP1295395A2 (en) 2003-03-26
US6388482B1 (en) 2002-05-14
WO2001099281A2 (en) 2001-12-27
TW511080B (en) 2002-11-21

Similar Documents

Publication Publication Date Title
KR20030010747A (ko) 다수의 위상 검출을 수행하는 개선된 지연 동기 루프 동기기법
US6327318B1 (en) Process, voltage, temperature independent switched delay compensation scheme
KR100722775B1 (ko) 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법
US6812760B1 (en) System and method for comparison and compensation of delay variations between fine delay and coarse delay circuits
US6836166B2 (en) Method and system for delay control in synchronization circuits
US6975149B2 (en) Method and circuit for adjusting the timing of output data based on an operational mode of output drivers
US6100733A (en) Clock latency compensation circuit for DDR timing
US7239575B2 (en) Delay-locked loop having a pre-shift phase detector
US8072249B2 (en) Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals
US8339167B2 (en) Apparatus and method for trimming static delay of a synchronizing circuit
US7477715B2 (en) Delay-locked loop circuit of a semiconductor device and method of controlling the same
US7596043B2 (en) Delay locked loop circuit for a synchronous semiconductor memory device and a method of generating information about a load connected to a data pin of a synchronous semiconductor memory device
KR20030037675A (ko) 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
US20020041196A1 (en) Delay locked loop
US7298189B2 (en) Delay locked loop circuit
KR100244466B1 (ko) 클럭 위상 비교기
US6670835B2 (en) Delay locked loop for controlling phase increase or decrease and phase control method thereof
KR20040037798A (ko) 초기 딜레이를 제어하는 디지털 ｄｌｌ 회로
KR100422583B1 (ko) 반도체기억장치용 위상비교기 및 그 제어방법
KR20030014790A (ko) 지연 동기 루프
CA2596269C (en) Process, voltage, temperature independent switched delay compensation scheme
KR20010026122A (ko) 셀프 리프레쉬 탈출 시간 및 전류 소모를 줄일 수 있는 지연동기회로
KR20080002589A (ko) 지연고정루프회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid