TWI287359B - Delay locked loop - Google Patents

Description

1287359 九、發明說明： 【發明所屬之技術領域】 本發明係與一種半導體記憶體裝置之延遲鎖定迴路 ^ay 1()cked loop; dLL)有關，更明確地說，其係與一種 月b夠偵測自一晶片組供應的一時脈頻率之一變化並重設一 相位偵測器的延遲鎖定迴路有關。 【先前技術】 #通常，纟與-外部時脈信號同步操作的一半導體記憶體 裝置中’若與料部時脈信號比較，—㈣時脈信號係延 遲：恆定時間’則會劣化該半導體記憶體裝置之高頻操作 性能。尤其係，其會增加在施加外料脈錢後輸出資料 的-時間’即一輸出資料存取時間（tAC)。因此，為防止半 導體記憶體裝置之高頻操作性能遭到劣化，需要—電路來 精確同步化該内部時脈信號之一相位與該外部時脈信號之 相位，並且為此一般使用—延遲鎖定迴路。另外，該延 遲鎖定迴路係廣泛使用於一時脈恢復系統、一精確時間至 數位轉換以及高速串列連接等等。 同時依據一應用，可使用一類比延遲鎖定迴路、—數位 延遲鎖定迴路以及-混合延遲鎖定迴路。m，雖然類 比延遲鎖定迴路的一主要問題係其係鎖定於一假狀態之 中，即一内部時脈信號相對於一參考時脈信號（例如：一外 部時脈信號）係延遲不止一週期，但類比延遲鎖定迴路具有 良好的抖動特徵。由於抖動累積及雜訊敏感性增加，故該 假狀態鎖定並不可取。 94376.doc 1287359 該延遲鎖定迴路也用於產生具有互補金屬氧化物半導體 (“ Plementary metal oxlde semic〇nductor ; CMOS)超大規 拉積體(very large scale integrated ; VLSI)電路及動態隨機 存取記憶體（dynamic random access memory ; DRAM)等之 負延遲特徵的時脈。當延遲鎖定迴路接收外部時脈、補償 —時脈路徑與一資料路徑之一延遲組件、以及輸出引導= 外部時脈之一信號時，該延遲鎖定迴路係用於引起一資料 輸出與該外部時脈一致。 輸入至諸如DRAM等一電路的外部時脈係自諸如一記憶 體控制裔等的一晶片組來施加。當外部時脈的頻率改變 時，該延遲鎖定迴路極有可能出現故障。因而，其中之問 題在於資料輸出並未與時脈同步。圖丨為一傳統延遲鎖定迴 路的方塊圖。 一延遲單元A將一外部時脈延遲一預定量，並將其輸出。 一複製件B係該等時脈路徑與資料路徑的一拷貝，且該延 遲鎖定迴路的負延遲量係依據該量來決定。一相位谓測器c 係用於穿過延遲單元A與複製件B將該外部時脈與該外部 時脈的相位進行比較。一時脈驅動器〇係用作一驅動器，其 將延遲單元A中已延遲的延遲時脈供應給其他電路。 以下將參考圖2詳細解釋圖1之延遲鎖定迴路的操作原 理。 在將一時脈CLOCK自一外部晶片輸入至延遲單元a的情 況下，延遲單元A會延遲該時脈CLOCK，並產生一延遲時 脈CLOCKED。其將延遲時脈CLOCK—D輸入至複製件b。複 94376.doc 1287359 脈CLOCK的相位與時脈回授信號CL〇CK_FEEDBACK的相 位係互相一致，則顯示該延遲鎖定迴路受到鎖定的一信號 DLL·—LOCK的一相位會變高。此情況係與圖2之時序圖相 同，並且與時脈CLOCK比較，時脈回授信號 CLOCKJFEEDBACK具有滯後延遲單元A之一延遲量D及複 製件B之一延遲量^的一相位。即，若該延遲鎖定迴路遭到鎖 定，則D + IT (T :時脈週期）。因此，與圖2所示時脈的 相位比較，延遲單元A之輸出具有領先複製件B之一延遲量 PL的一^目位。 通常，若該延遲鎖定迴路遭到鎖定，為對一外部電源供 應之一電壓變化不敏感，可安裝一電路，以執行一限定功 能，以便不出現延遲量變化。此時，若自外部晶片組輸入 的時脈CLOCK的一頻率係突增，則如圖5所示的最初係互相 相同的時脈CLOCK之相位及時脈回授信號 CL〇CK_FEEDBACK之相位會互相不一致。因而，輸出資料 DATA係與時脈CLOCK的相位不一致。在重設延遲鎖定迴路 之前，此問題會一直保持。 通常，當一半導體電路的電源開啟時，可藉由在所有半 導體電路的電源均開啟時產生的一電源開啟信號來重設該 半導體電路。即，由於傳統延遲鎖定迴路係藉由在電源開 啟時產生的一電源開啟信號PWRUP及一自主更新操作信 號所重設的一結構，因此，即使最初係互相一致的時脈 CLOCK之相位與日寺脈回授信號CLOCKJFEEDBACK之相位 藉由該時脈的一改變而不會變得一致，只要一電源開啟信 94376.doc 1287359 號並非最近供應，則不能重設該延遲鎖定迴路。 【發明内容】 本發明係針對當自-外部晶片組供應的時脈的-頻率已 改變時欲將其重設至最初狀態的—種延遲鎖定迴路。 依據本發明的^項較佳具體實施例種延遲鎖定迴路 包括：-延遲單元，用於將自—外部晶片組所供應的:時 脈延遲-預定的延遲量；-複製件，用於將該延遲單元中 已延遲的時脈延遲一時脈路徑與一資料路徑之一延遲量； 以及-相位谓測器，用於在自該外部晶片組所供應的時脈 與，複製件之—輸出的—相位之比較中產生用於控制該延 遲單元之延遲量的-信號，並透過偵測自外部晶片組所供 應的一時脈頻率的一改變來產生一重設信號。 【實施方式】 以下參考圖式來詳細解釋依據本發明的一延遲鎖定迴 路。 除相位偵測器外，本發明之延遲鎖定迴路的結構係與圖i 之先前技術結構相同。因此對該相位偵測器解釋如下。 圖6係依據本發明在一延遲鎖定迴路中採用的一相位偵 測器的詳細電路，以下將參考圖7與圖8對其詳細解釋。 參考圖6，本發明之相位偵測器包括一相位偵測單元μ 及一延遲鎖定迴路重設單元6B。相位偵測單元6a係與圖3 中相同地執行。 依據本發明的延遲鎖定迴路重設單元6B利用一時脈 CLOCK及一時脈回授信號CL〇CK—FEEDBACK來產生一延 94376.doc 1287359 遲鎖定迴路重設信號DLL_RESET。 1·在一時脈頻率未改變的情況下 最初，將延遲單元A的一延遲量設定為「0」，與時脈 CLOCK比較，時脈回授信號CLOCK_FEEDBACK會產生滯 後複製件B之一延遲量的一信號。此時，相位偵測器C會在 時脈C L 0 C K的一上升邊緣比較相位。 由於在最初時間内，時脈CLOCK與時脈回授信號 CLOCK—FEEDBACK並不相同，一NAND閘極G6之一輸出係 一低狀態。直到穿過一延遲單元40及一反相器G7的一信號 係高狀態時，一NOR閘極G8之一輸出CMP_EN才會保持一 高狀態。在此時間過程中，一鎖存器70之一輸出節點N1保 持低狀態，而一輸出節點N2保持高狀態。一 NAND閘極G9 之一輸出N7變高，且一NAND閘極G10之一輸出N8會變 低。因此，一鎖存器80之一輸出SHIFT_RIGHT會變高。若 輸出SHIFT_RIGHT為高狀態，則會增加延遲A的延遲量。 若一輸出SHIFT_LEFT為高狀態，則會減少延遲單元A的延 遲量。透過此等程序，時脈CLOCK的相位與時脈回授信號 CLOCK—FEEDBACK的相位係互相相同，貝ij顯示該延遲鎖定 迴路受到鎖定的一信號DLL_L0CK的一相位會變高。 2·在一時脈頻率係增加的情況下 在自外部晶片組供應的時脈CLOCK的頻率係如圖7所示 而突增的情況下，即使時脈CLOCK之相位與時脈回授信號 CLOCK一FEEDBACK之相位係互相相同，時脈回授信號 CLOCK一FEEDBACK的相位仍會在該時脈週期增加後突然 94376.doc -10- 1287359 領先於時脈CLOCK的相位。時脈回授信號 CLOCK_FEEDBACK係在一延遲單元50中恆定延遲，並隨後 轉換成一延遲時脈回授信號CLOCK_FEEDBACK—D2。即， 與時脈CLOCK的相位比較，延遲時脈回授 CLOCK_FEEDB ACK_D2的相位係領先。因此，一鎖存器90 之一輸出節點N3會變低，而一輸出節點N4會變高。一 NAND 閘極G11的一輸出N9變高，而一NAND閘極G12的一輸出 N10變低。由於一鎖存器100的一輸出SR—L0WFREQ變高， 故一 OR閘極G15的一輸出會變高。由於鎖定信號 DLL—LOCK係高狀態，故一 NAND閘極N16的一輸出 DLL一RESET會變高。因此，可將延遲鎖定迴路重設至最初 狀態。此時，延遲單元50的延遲量係依據受操作的系統及 電路來決定。 3·在一時脈頻率係減少的情況下 自外部晶片組供應的時脈CLOCK的一頻率係如圖8所示 而突減，即使時脈CLOCK之相位與時脈回授信號 CLOCKJFEEDBACK之相位係互相相同，時脈回授信號 CLOCK一FEEDBACK的相位仍會在該時脈週期增加後突然 滞後於該時脈的相位。時脈CLOCK係在一延遲單元60中恆 定延遲，並隨後轉換成一延遲時脈CLOCK JD2。即，與時 脈回授信號CLOCK_FEEDB ACK的相位比較，延遲時脈 CL0CK_D2的相位係被其領先。因此，一鎖存器110之一輸 出節點N5會變高，而一輸出節點N6會變低。一 NAND閘極 G13的一輸出Nil變低，而一NAND閘極G14的一輸出N12變 94376.doc 11 1287359 Γ%。由於一鎖存器12〇的一輸出SL—HIGHFREQ變高，故〇R 問極G15的輸出會變高。由於鎖定信號dlljlOCK係高狀 怨’故一NAND閘極G16的一輸出DLL—RESET會變高。因 此’可將延遲鎖定迴路重設至最初狀態。輸出dll_reset 係連接至延遲鎖定迴路之一端子，該端子並未在圖中顯 示。每一該等鎖存器70、8〇、9〇、1〇〇、11〇及12〇較佳係係 藉由一 SR正反器來實施。 此時，延遲單元60的延遲量係依據受操作的系統及電路 來決定。 艮據以上原理，藉由重設延遲鎖定迴路，以回應自該夕j 口P日日片組供應的時脈 斗玄， 于脈之頻率的犬變，可防止該延遲鎖定装 路之故障。 同時，、即使本發明之該較佳具體實施例係藉由考慮時浙 頻率之增加與減少之二者而實施，仍不難明白可將其修 改以藉由或增加或減少該時脈頻率來重設。 :且^考慮電路設計時，即使用於延遲敎迴路的重 ::=:%為包括在該相位谓測器之中，仍不難明白， 參，、亦把攄：迴路的該重設構件可與該相位谓測器分開安 裝亦根據本發明進行修改。 依據本發明夕a 再次鎖定時，自=㈣，若在該延遲鎖定迴路係重設並 狀態突增。戈突減曰曰片组供應的時脈的週期係從-正常 障。 …則可防止内部電路及輸出資料的該等故 雖然已參考該等 說明性具體實施例來說 明本發明，但藉 94376.doc 1287359 由*考此說明’熟習技術人士會明白該等說明性具體 例的各種修改。因此預期隨附巾請專利範圍將涵蓋在=

明之真實範疇内的任何此等修改或具體實施例。 X 【圖式簡單說明】 ' 圖1係顯示一先前技術延遲鎖定迴路立 ^ 思性方塊圖； 圖2係用於解釋圖i之先前技術 序圖； 遲鎖-迴路之操作的時 圖3係圖1之一相位偵測器的詳細電路圖； 圖4係用於解釋圖3之相位偵測器之操作的時序圖· 圖5係用於解釋該先前技術延遲鎖 • 、峪之問碭的時序 圖6係在依據本發明之一延遲鎖定迴路中採用的 偵測器的詳細電路；以及 圖7與圖8係用於解釋圖6之操作的時序圖。 【主要元件符號說明】 A 延遲單元 B 複製件 C 相位偵測器 D 時脈驅動裔 40 、 50及60 延遲單元 70 至 120 鎖存器 94376.doc -13 -

Claims (1)

1287359 十、申請專利範圍·· h 一種延遲鎖定迴路，其包括： -延遲單元，其係用於將自一外部晶片組供應的一時脈 延遲一預定延遲量； 1製件’其係用於將在該延遲單元中延遲的該時脈延 遲—時脈路徑與一資料路徑之一延遲量；以及 相位谓測為，其係用於在自該外部晶片組所供應的該 時脈與該複製件之一輸出的一相位之比較中產生用於控 =該延遲單元之該延遲量的—信號，並透㈣測自該外部 晶片組所供應的一時脈頻率的一改變來產生一重設信號。 2.如申請㈣範圍第1項之延遲鎖定迴路，其t該相位偵測 器包括： -相位制單元，其係用於藉由比較自料部晶片組所 供應的該時脈與該複製件之該相位來產生用m制該延 遲單元之該延遲量的該信號； 一第一偵測單元，其係用於偵測自該外部晶片組所供應 的該時脈頻率之一增加； -第二偵測單元’其係用於偵測自該外部晶片組所供應 的该時脈頻率之一減少；以及 重认k號產生單元，其係用於依據該等第一與第二偵 測單元之輸出及一延遲鎖定迴路鎖定信號來產生該重設 信號。 3.如申請專利範圍第2項之延遲鎖定迴路，其中該第_債測 單元包括： ' Μ 94376.doc 1287359 —第一延遲單元，其係用於延遲該複製件之輸出； 第一鎖存為，其係被輸入該第一延遲單元之該時脈及 該輸出； ^反相單元其係用於依據該致動信號來反向該第 三鎖：器的一第一輸出，並輸出該第一已反向輸出； 一"第四反相單TL，其係用於依據該致動信號來反向該第 三鎖存器的-第二輸出，並輸出該第二已反向輸出；以及 —第四鎖存器，其係用於依據該等第三與第四反相單元 之该等輸出來產_ τ ⑺W |δ f 4. 5. ^申請專利範圍第2項之延遲鎖定迴路，其中該第二债測 單元包括： 一第二延遲單元’其係用於延遲該時脈； -第五鎖存器’其係被輸人該複製件之該輸出及該第二 延遲單元之該輸出； -第五反相單元，其係諸依據該致動信號來反向該第 五鎖存器的一第一輸出，並輸出該第一已反向輸出； 一第六反相單元，其係用於依據該致動信號來反向該第 五鎖存器的-第二輸出，並輸出該第二輸出；以及 五與第六反相單元 ’其中該重設信號 一第六鎖存器，其係用於依據該等第 之該等輸出來產生一第二偵測信號。 如申請專利範圍第2項之延遲鎖定迴路 產生單元包括： 一與第二偵測單元之 一〇R閘極，其係用於接收該等第 該等輸出；以及 94376.doc I287359 ^ AND閘極，其係用於接收該〇R閘極之該輸出及該延 遲鎖定迴路鎖定信號，並產生該重設信號。 如申請專利範圍第2項之延遲鎖定迴路，纟中該相位債測 器包括： 、/' 告一致動信號產生單元，其係用於藉由比較該時脈與該複 製件之該輸出來產生一致動信號； 一第一鎖存器，其係被輸入該時脈及該複製件之該輸出； 苐反相單元’其係用於依據該致動信號來反向該第 鎖存器的一第一輸出，並輸出該第一已反向輪出； 一第二反相單元，其係用於依據該致動信號來反向該第 S鎖存器的一第二輪出，並輸出該第二已反向輸出；以及 一第二鎖存器，其係用於依據該等第一與第二反相單元 該4輸出來產生用以增加該延遲單元之該延遲量的一 偏移彳5號以及用以減少該延遲單元之該延遲量的一 名二偏移信號。 如申請專利範圍第6項之延遲鎖定迴路，其中每一該等第 一與第二鎖存器包括一 SR正反器。 如申請專利範圍第6項之延遲鎖定迴路，其中每一該等第 —與第二反相單元包括一 N AND閘極。 如申請專利範圍第6項之延遲鎖定迴路，其'中該致動信號 產生單元包括： — NAND閘極，其係被輸入該時脈及該複製件之該輸出； 〜延遲單元，其係用於延遲該NAND閘極之一輸出，以及 N〇R閘極’其係用於輸入該NAND閘極之該輸出及該 94376.doc 1287359 延遲單元之該反向輸出，並產生該致動信號。 如申請專利範圍第6項之延遲鎖定迴路，其中該第—偵 單元包括： 、 一第三鎖存器，其係被輸入該第一 該輸出； —第一延遲單元，其係用於延遲該複製件之該輸出； 延遲單元之該時脈及 第—反相單元，其係用於依據該致動信號來反向該第 三鎖存器的一第一輸出’並輸出該第一已反向輸出/ 一一第四反相單元，其係用於依據該致動信號來反向該第 —鎖存器的H出，並輸出該第二已反向輸出；以及 一第四鎖存器，其係用於依據該等第三與第四反相單元 之該等輸出來產生一第一偵測信號。 u.如申請專利範圍第10項之延遲鎖定迴路，其中每一該等第 —與第四鎖存器包括一 SR正反器。 12·如申請專利範圍第10項之延遲鎖定迴路，其_每一該等第 三與第四反相單元包括一NAND閘極。 單元包括： 一第二延遲單元，其係用於延遲該時脈； 13=申請專利範圍第6項之延遲鎖定迴路，其中該第二偵測 一第五鎖存器，其係被輸入該複製件之該輸出及該第二 延遲單元之該輸出； 第五反相單元，其係用於依據該致動信號來反向該第

「出，並輸出該第一已反向輸出； 其係用於依據該致動信號來反向該第 94376.doc 1287359 五：存器的一第二輸出’並輸出該第二輪出，·以及 ;第六鎖存器，其係、用於依據該等第五與第六反相單元 之該等輸出來產生一第二偵測信號。 14·如申請專利範圍第13項之延遲鎖定迴路，其中每—該等第 •五與第六鎖存器包括一 SR正反器。 15.如申言f專利範圍第13項之延遲鎖定迴路，其中每一該等第 五與第六反相單元包括一 NAND閘極。 16·—種延遲鎖定迴路，其包括·· -延遲單元，其係用於將自—外部晶片組供應的一時脈 延遲一預定延遲量； -複製件，其係用於將在該延遲單元中延遲的該時脈延 遲一時脈路徑與一資料路徑之一延遲量； 』-相位偵測器’其包括一相位偵測單元，其係用於將自 該外部晶片組所供應的該時脈與該i製件之一輸出的一 相位進行比較，並控制該延遲單元的該延遲量；以及一延 遲鎖定迴路重設單元，其係用於谓測自該外部晶片組所供 應的一時脈頻率之一改變，並產生一重設信號。 17.如申請專利範圍第16項之延遲鎖定迴路，其中該延遲鎖定 迴路重设早兀包括用於偵測自該外部晶片組所供應的該 時脈頻率之一增加的一第一偵測單元。 1如申請專利範圍第16項之延遲鎖定迴路，其中該延遲鎖定 坦路重设早I包括用於❹】自該外部晶片組所供應的該 時脈頻率之一減少的一第二偵測單元。 19·如申請專利範圍第16項之延遲鎖定迴路，其中該延遲鎖定 94376.doc 1287359 迴路重設單元包括： 一第一㈣單元，其係用於债測自該外部晶片組所供應 的友日守脈頻率的一增加；以及 一第二偵測單元，其係用於偵測自該外部晶片組所供應 的該時脈頻率的一減少。 “ 20·—種延遲鎖定迴路，其包括： 一延遲單元，其係用於將自一外部晶片組供應的一時脈 延遲一預定延遲量； 複製件’其係用於將在該延遲單元中延遲的該時脈延 遲一時脈路徑與一資料路徑之一延遲量； 相位谓測單元，其係用於將自言亥外部晶片、挺所供應的 該時脈與該複製件之一輸出的一相位進行比較，並控制該 延遲單元的該延遲量；以及 一延遲鎖定迴路重設單元，其係用於偵測自該外部晶片 組所供應的一時脈頻率之一改變，並產生一重設信號。 2 1 ·如申凊專利範圍第2〇項之延遲鎖定迴路，#中該延遲鎖定 迴路重設單元包括-第-伯測單元，其係用於伯測自該外 部晶片組所供應的該時脈頻率之增加。 22·如申請專利範圍第2()項之延遲鎖定迴路 迴路重設單元包括-第二谓測單元，其係用於偵測 部晶片組所供應的該時脈頻率之減少。 23.如申請料丨脑第2_之㈣鎖定迴路，其巾該延遲鎖定 迴路重設單元包括： 一第-伯測單元，其係用於偵測自該外部晶片组所供應 94376.doc -6 - 1287359 的該時脈頻率之增加；以及 一第二偵測單元，其係用於偵測自該外部晶片組所供應 的該時脈頻率之減少。 94376.doc