CN110459253B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件。所述半导体器件可以包括：第一内部命令生成电路、第一DLL电路、第二内部命令生成电路和第二DLL电路。所述第一内部命令生成电路可以响应于第一外部命令、第一潜伏时间、第一时钟、第一延迟控制信号和第二时钟来产生第一延迟命令。所述第一DLL电路可以响应于所述第一时钟来产生所述第一延迟控制信号和所述第二时钟。所述第二内部命令生成电路可以响应于第二外部命令、第二潜伏时间、所述第一时钟、第二延迟控制信号和第三时钟来产生第二延迟命令。所述第二DLL电路可以响应于所述第一时钟来产生所述第二延迟控制信号和所述第三时钟。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年5月8日向韩国知识产权局提交的申请号为10-2018-0052760的韩国申请的优先权，其通过引用整体并入本文。
技术领域
各种实施例总体而言涉及半导体集成电路，更具体地，涉及半导体器件。
背景技术
半导体器件可以根据来自外部设备的外部命令来执行操作。半导体器件可以将操作得到的结果输出至外部设备。
为了在半导体器件与诸如控制器或其他半导体器件之类的外部器件之间有效地传输信号，可以将信号传输的预定规则应用于半导体器件和外部设备。
例如，当将命令从外部设备输入至半导体器件中时，半导体器件可以根据预定规则在一个时间点将命令的结果传输至外部设备。根据操作的预定规则可以作为潜伏时间(latency)而被提及。
发明内容
根据本公开的实施例的示例，一种半导体器件可以包括：第一内部命令生成电路、第一DLL电路、第二内部命令生成电路和第二DLL电路。所述第一内部命令生成电路可以响应于第一外部命令、第一潜伏时间、第一时钟、第一延迟控制信号和第二时钟来产生第一延迟命令。所述第一DLL电路可以响应于所述第一时钟来产生所述第一延迟控制信号和所述第二时钟。所述第二内部命令生成电路可以响应于第二外部命令、第二潜伏时间、所述第一时钟、第二延迟控制信号和第三时钟来产生第二延迟命令。所述第二DLL电路可以响应于所述第一时钟来产生所述第二延迟控制信号和所述第三时钟。
根据本公开的实施例的示例，一种半导体器件可以包括：第一内部命令生成电路、第一DLL电路、第二内部命令生成电路、第二DLL电路、第一路径和第二路径。所述第一内部命令生成电路可以根据第一潜伏时间和第一延迟控制信号来将第一外部命令以延迟时间延迟而输出第一延迟命令。所述第一DLL电路可以产生所述第一延迟控制信号。所述第二内部命令生成电路可以根据第二潜伏时间和第二延迟控制信号来将第二外部命令以延迟时间延迟而输出第二延迟命令。所述第二DLL电路可以产生所述第二延迟控制信号。所述第一路径可以将所述第一延迟命令传输至第一内部电路。所述第二路径可以将所述第二延迟命令传输至第二内部电路。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的主题的以上和其他方面、特征和优点，其中：
图1是示出根据实施例的示例的半导体器件的框图。
图2是示出图1中的半导体器件的第一内部命令生成电路的框图。
图3是示出图1中的半导体器件的第一DLL电路的框图。
图4是示出图1中的半导体器件的第二内部命令生成电路的框图。
图5是示出图1中的半导体器件的第二DLL电路的框图。
具体实施方式
将参考附图详细描述本公开的各种实施例。附图是各种实施例(和中间结构)的示意图。因此，可以预计由于例如制造技术和/或公差导致的图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于这里示出的特定配置和形状，而是可以包括不脱离如所附权利要求中限定的本公开的精神和范围的配置和形状的偏差。
这里参考本公开的理想化实施例的横截面和/或平面图示描述了本公开。然而，本公开的实施例不应被解释为限制本发明的构思。尽管将示出和描述本公开的一些实施例，但是本领域普通技术人员将理解，在不脱离本公开的原理和精神的情况下，可以在这些实施例中进行改变。
实施例的示例可以提供能够根据来自外部设备的命令来正常执行操作的半导体器件。
根据实施例的示例，半导体器件可以在设置的定时输出根据外部命令的操作得到的结果。
实施例的示例的半导体器件可以在精确的定时操作内部电路。例如，半导体器件可以执行片上终结(ODT)操作和读取操作等。
图1是示出根据实施例的示例的半导体器件的框图。
参考图1，半导体器件可以包括第一内部命令生成电路110；第一DLL(延迟锁定环)电路120；ODT路径130；第一内部电路，例如ODT电路140；第二内部命令生成电路210；第二DLL电路220；时钟路径230；和第二内部电路，例如数据输出电路240。
第一内部命令生成电路110可以响应于第一外部命令W/O_c、第一潜伏时间WL、第一时钟CLK、第一延迟控制信号D_cA和第二时钟CLK_dllA来产生第一延迟命令ODT_d。例如，第一内部命令生成电路110可以使第一外部命令W/O_c与第二时钟CLK_dllA同步，以输出第一延迟命令ODT_d。第一内部命令生成电路110可以根据第一潜伏时间WL和第一延迟控制信号D_cA来确定第一延迟命令ODT_d的输出定时。
第一DLL电路120可以响应于第一时钟CLK来产生第一延迟控制信号D_cA和第二时钟CLK_dllA。例如，第一DLL电路120可以产生第二时钟CLK_dllA，该第二时钟CLK_dllA具有比第一时钟CLK的相位超前了ODT路径130的延迟时间的相位(即，第一DLL电路120可以产生具有比第一时钟CLK的相位早了ODT路径130的延迟时间的相位的第二时钟CLK_dllA)。第一DLL电路120可以根据第一时钟CLK来输出用于产生第二时钟CLK_dllA的第一延迟控制信号D_cA。
ODT路径130可以对应于第一延迟命令ODT_d可以通过其来到达ODT电路140的电路。
当通过ODT路径130传递的第一延迟命令ODT_d被输入至ODT电路140中时，ODT电路140可以执行第一内部操作，例如ODT操作。ODT操作可以对应于用于使半导体器件的内部阻抗与外部阻抗匹配的操作。当半导体器件将信号输出至外部设备时，ODT操作可以去除由阻抗的失配产生的噪声。
第二内部命令生成电路210可以响应于第二外部命令R_c、第二潜伏时间RL、第一时钟CLK、第二延迟控制信号D_cB和第三时钟CLK_dllB来产生第二延迟命令R_d。例如，第二内部命令生成电路210可以使第二外部命令R_c与第三时钟CLK_dllB同步，以输出第二延迟命令R_d。第二内部命令生成电路210可以根据第二潜伏时间RL和第二延迟控制信号D_cB来确定第二延迟命令R_d的输出定时。
第二DLL电路220可以响应于第一时钟CLK来产生第二延迟控制信号D_cB和第三时钟CLK_dllB。例如，第二DLL电路220可以产生第三时钟CLK_dllB，该第三时钟CLK_dllB具有比第一时钟CLK的相位超前了时钟路径230的延迟时间的相位(即，第二DLL电路220可以产生具有比第一时钟CLK的相位早了时钟路径230的延迟时间的相位的第三时钟CLK_dllB)。第二DLL电路220可以根据第一时钟CLK输出用于产生第三时钟CLK_dllB的第二延迟控制信号D_cB。
时钟路径230可以对应于第三时钟CLK_dllB可以通过其来到达数据输出电路240的电路。
当第二延迟命令R_d被输入至数据输出电路240中时，数据输出电路240可以执行第二内部操作，例如数据输出操作。数据输出操作可以是在其中半导体器件中储存的数据DATA被输出的操作。ODT电路140和数据输出电路240可以连接至同一焊盘PAD。焊盘PAD可以用于将半导体器件的内部电路与外部设备连接。
在实施例的示例中，第一潜伏时间WL可以对应于写入潜伏时间。第一外部命令W/O_c可以对应于写入命令或ODT命令。第一时钟CLK可以对应于外部时钟。第二时钟CLK_dllA可以对应于根据ODT路径130的延迟时间而产生的DLL时钟。第三时钟CLK_dllB可以对应于根据时钟路径230的延迟时间而产生的DLL时钟。第二外部命令R_c可以对应于数据输出命令，即读取命令。第二潜伏时间RL可以对应于读取潜伏时间。ODT路径130的延迟时间和时钟路径230的延迟时间可以彼此不同。
图2是示出图1中的半导体器件的第一内部命令生成电路的框图。
参考图2，第一内部命令生成电路110可以包括第一缓冲器111、第一可变延迟电路112、第一移位寄存器113、第一ODT复制器(replica)114、第一脉冲生成电路115、第一计数器116和第一减法电路117。
第一缓冲器111可以将第一外部命令W/O_c缓冲以输出第一缓冲信号B_A。
第一可变延迟电路112可以根据第一延迟控制信号D_cA来将第一缓冲信号B_A以延迟时间延迟，以输出第一延迟信号D_A。
第一移位寄存器113可以响应于第一延迟信号D_A、第一减法信号S_A和第二时钟CLK_dllA来产生第一延迟命令ODT_d。例如，第一移位寄存器113可以根据第一减法信号S_A来将第一延迟信号D_A以延迟时间延迟，以输出第一延迟命令ODT_d。第一移位寄存器113可以与第二时钟CLK_dllA同步地输出第一延迟命令ODT_d。特别地，第一移位寄存器113可以将第一延迟信号D_A延迟第二时钟CLK_dllA的设置时段，以输出第一延迟命令ODT_d。第一移位寄存器113可以响应于第一减法信号S_A来确定第二时钟CLK_dllA的相位。
第一ODT复制器114可以使第一延迟信号D_A延迟以输出第二延迟信号D_AA。第一ODT复制器114的延迟时间可以对应于图1中的ODT路径130的延迟时间。在一个实施例中，第一DLL电路120的复制延迟时间(例如，第二ODT复制器124的延迟时间)可以对应于第一ODT复制器114的延迟时间。
第一脉冲生成电路115可以响应于第一缓冲信号B_A和第二延迟信号D_AA来产生第一脉冲P_A。例如，当第一缓冲信号B_A被输入至第一脉冲生成电路115中时，第一脉冲生成电路115可以将第一脉冲P_A使能。相反，当第二延迟信号D_AA被输入至第一脉冲生成电路115中时，第一脉冲生成电路115可以将第一脉冲P_A禁止。
第一计数器116可以响应于第一脉冲P_A和第一时钟CLK来产生第一计数码C_cA。例如，每当第一时钟CLK在第一脉冲P_A的使能区段中被转变为特定电平时，第一计数器116都可以增加第一计数码C_cA的码值。
第一减法电路117可以响应于第一计数码C_cA和第一潜伏时间WL来产生第一减法信号S_A。例如，第一减法电路117可以从第一潜伏时间WL的值中减去第一计数码C_cA的码值，以产生第一减法信号S_A。
图3是示出图1中的半导体器件的第一DLL电路的框图。
参考图3，第一DLL电路120可以包括第二可变延迟电路121、第一相位检测电路122、第一延迟控制电路123和第二ODT复制器124。
第二可变延迟电路121可以根据第一延迟控制信号D_cA来将第一时钟CLK以延迟时间延迟，以输出第二时钟CLK_dllA。
第一相位检测电路122可以将第一时钟CLK的相位与第一反馈时钟F_cA的相位彼此进行比较，以产生第一相位检测信号D_pA。
第一延迟控制电路123可以响应于第一相位检测信号D_pA来产生第一延迟控制信号D_cA。
第二ODT复制器124可以将第二时钟CLK_dllA延迟以输出第一反馈时钟F_cA。第二ODT复制器124的延迟时间可以对应于图1中的ODT路径130的延迟时间。第二ODT复制器124的延迟时间可以与图1中的ODT路径130的延迟时间和图2中的第一ODT复制器114的延迟时间实质上相同。在一个实施例中，第一DLL电路120的复制延迟时间可以对应于第二ODT复制器124的延迟时间。
图4是示出图1中的半导体器件的第二内部命令生成电路的框图。
参考图4，第二内部命令生成电路210可以包括第二缓冲器211、第三可变延迟电路212、第二移位寄存器213、第一时钟复制器214、第二脉冲生成电路215、第二计数器216和第二减法电路217。
第二缓冲器211可以将第二外部命令R_c缓冲以输出第二缓冲信号B_B。
第三可变延迟电路212可以根据第二延迟控制信号D_cB来将第二缓冲信号B_B以延迟时间延迟，以输出第三延迟信号D_B。
第二移位寄存器213可以响应于第三延迟信号D_B、第二减法信号S_B和第三时钟CLK_dllB来产生第二延迟命令R_d。例如，第二移位寄存器213可以根据第二减法信号S_B来将第三延迟信号D_B以延迟时间延迟，以输出第二延迟命令R_d。第二移位寄存器213可以与第三时钟CLK_dllB同步地输出第二延迟命令R_d。特别地，第二移位寄存器213可以将第三延迟信号D_B延迟第三时钟CLK_dllB的设置时段，以输出第二延迟命令Rd。第二移位寄存器213可以响应于第二减法信号SB来确定第三时钟CLK_dllB的相位。
第一时钟复制器214可以将第三延迟信号D_B延迟以输出第四延迟信号D_BB。第一时钟复制器214的延迟时间可以对应于图1中的时钟路径230的延迟时间。在一个实施例中，第二DLL电路220的复制延迟时间(例如，第二时钟复制器224的延迟时间)可以对应于第一时钟复制器214的延迟时间。
第二脉冲生成电路215可以响应于第二缓冲信号B_B和第四延迟信号D_BB来产生第二脉冲P_B。例如，当第二缓冲信号B_B被输入至第二脉冲生成电路215中时，第二脉冲生成电路215可以将第二脉冲P_B使能。相反，当第四延迟信号D_BB被输入至第二脉冲生成电路215中时，第二脉冲生成电路215可以将第二脉冲P_B禁止。
第二计数器216可以响应于第二脉冲P_B和第一时钟CLK来产生第二计数码C_cB。例如，每当第一时钟CLK在第二脉冲P_B的使能区段中被转变为特定电平时，第二计数器216都可以增加第二计数码C_cB的码值。
第二减法电路217可以响应于第二计数码C_cB和第二潜伏时间RL来产生第二减法信号S_B。例如，第二减法电路217可以从第二潜伏时间RL的值中减去第二计数码C_cB的码值，以产生第二减法信号S_B。
图5是示出图1中的半导体器件的第二DLL电路的框图。
参考图5，第二DLL电路220可以包括第四可变延迟电路221、第二相位检测电路222、第二延迟控制电路223和第二时钟复制器224。
第四可变延迟电路221可以根据第二延迟控制信号D_cB来将第一时钟CLK以延迟时间延迟，以输出第三时钟CLK_dllB。
第二相位检测电路222可以将第一时钟CLK的相位与第二反馈时钟F_cB的相位彼此进行比较，以产生第二相位检测信号D_pB。
第二延迟控制电路223可以响应于第二相位检测信号D_pB来产生第二延迟控制信号D_cB。
第二时钟复制器224可以将第三时钟CLK_dllB延迟以输出第二反馈时钟F_cB。第二时钟复制器224的延迟时间可以对应于图1中的时钟路径230的延迟时间。第二时钟复制器224的延迟时间可以与图1中的时钟路径230的延迟时间和图4中的第一时钟复制器214的延迟时间实质上相同。因此，当图1中的ODT路径130的延迟时间与时钟路径230的延迟时间不同时，第一ODT复制器114和第二ODT复制器124的延迟时间可以与第一时钟复制器214和第二时钟复制器224的延迟时间不同。例如，对应于第二ODT复制器124的延迟时间的第一DLL电路120的复制延迟时间可以与对应于第二时钟复制器224的延迟时间的第二DLL电路220的复制延迟时间不同。
根据实施例的示例，复制器(诸如第一ODT复制器114和第二ODT复制器124)可以各自对应于根据ODT路径130的延迟时间来延迟信号(例如，分别为第一延迟信号D_A和第二时钟CLK_dllA)的电路。复制器(诸如第一时钟复制器214和第二时钟复制器224)可以各自对应于根据时钟路径230的延迟时间来延迟信号(例如，分别为第三延迟信号D_B和第三时钟CLK_dllB)的电路。
在下文中，将详细说明根据实施例的示例的半导体器件的操作。
参考图1和图3，第一时钟CLK可以被延迟第二可变延迟电路121的延迟时间，以输出第二时钟CLK_dllA。第二可变延迟电路121的延迟时间可以由第一延迟控制信号D_cA来确定。
第二时钟CLK_dllA可以被延迟第二ODT复制器124的延迟时间以输出第一反馈时钟F_cA。
第一相位检测电路122可以将第一时钟CLK的相位与第一反馈时钟F_cA的相位彼此进行比较，以产生第一相位检测信号D_pA。第一延迟控制电路123可以响应于第一相位检测信号D_pA来产生第一延迟控制信号D_cA。
第一相位检测电路122可以输出第一相位检测信号D_pA，该第一相位检测信号D_pA包括第一时钟CLK的相位是否比第一反馈时钟F_cA的相位更快的信息。当第一相位检测电路122检测到第一时钟CLK的相位比第一反馈时钟F_cA的相位更快时，第一延迟控制电路123可以产生用于减小第二可变延迟电路121的延迟时间的第一延迟控制信号D_cA。相反，当第一相位检测电路122检测到第一时钟CLK的相位比第一反馈时钟F_cA的相位更慢时，第一延迟控制电路123可以产生用于增加第二可变延迟电路121的延迟时间的第一延迟控制信号D_cA。
因此，第一DLL电路120可以确定第二可变延迟电路121的延迟时间，以提供具有相同相位的第一时钟CLK和第一反馈时钟F_cA。第一DLL电路120可以将第一时钟CLK延迟第二可变延迟电路121的延迟时间以输出第二时钟CLK_dllA。因此，第一DLL电路120可以产生第二时钟CLK_dllA，该第二时钟CLK_dllA具有使第一时钟CLK的相位超前了第二ODT复制器124的延迟时间的相位。
第二时钟CLK_dllA和第一延迟控制信号D_cA可以被输入至第一内部命令生成电路110中。
参考图2，第一外部命令W/O_c可以被缓冲以输出第一缓冲信号B_A。
第一可变延迟电路112(在其中，延迟时间可以由第一延迟控制信号D_cA来确定)可以将第一缓冲信号B_A延迟所确定的延迟时间以输出第一延迟信号D_A。
第一ODT复制器114可以将第一延迟信号D_A延迟与图1中的ODT路径130的延迟时间实质上相同的延迟时间，以输出第二延迟信号D_AA。
第一脉冲生成电路115可以产生第一脉冲P_A，该第一脉冲P_A具有从第一缓冲信号D_A的输入点至第二延迟信号D_AA的输入点的使能区段。第一计数器116可以在第一脉冲P_A的使能区段期间根据第一时钟CLK来执行计数操作。
第一减法电路117可以从第一计数器116中的第一潜伏时间WL的值中减去第一计数码C_cA的码值，以产生第一减法信号S_A。
第一移位寄存器113可以将第一延迟信号D_A延迟第二时钟CLK_dllA的设置时段，以输出第一延迟命令ODT_d。第一移位寄存器113可以根据第一减法信号S_A来确定第二时钟CLK_dllA的设置时段。
即，图2中的第一内部命令生成电路110可以使第一外部命令W/O_c的相位超前ODT路径130的延迟时间和第一潜伏时间WL的减法结果，以输出第一延迟命令ODT_d。例如，第一内部命令生成电路110可以产生第一延迟命令ODT_d，该第一延迟命令ODT_d具有比第一外部命令W/O_c的相位早了与ODT路径130的延迟时间和第一潜伏时间WL的减法结果相对应的延迟时间的相位。
图3中的第一DLL电路120的配置可以与图5中的第二DLL电路220的配置实质上相同。因此，第二DLL电路220可以产生第三时钟CLK_dllB，该第三时钟CLK_dllB具有比第一时钟CLK的相位超前了第二时钟复制器224的延迟时间的相位。第二DLL电路220可以产生第二延迟控制信号D_cB，以用于控制第四可变延迟电路221的延迟时间以提供具有相同相位的第一时钟CLK和第二反馈时钟F_cB。
第三时钟CLK_dllB和第二延迟控制信号D_cB可以被输入至第二内部命令生成电路210中。
图4中的第二内部命令生成电路210的配置与图2中的第一内部命令生成电路110的配置实质上相同。因此，第二内部命令生成电路210可以使第二外部命令R_c的相位超前时钟路径230的延迟时间和第二潜伏时间RL的减法结果，以输出第二延迟命令R_d。例如，第二内部命令生成电路210可以产生第二延迟命令R_d，该第二延迟命令R_d具有比第二外部命令R_c的相位早了与时钟路径230的延迟时间和第二潜伏时间RL的减法结果相对应的延迟时间的相位。
在实施例的示例中，图1中的第一内部命令生成电路110可以根据ODT路径130的延迟时间和第一潜伏时间WL来使第一外部命令W/O_c的相位超前，以输出第一延迟命令ODT_d。第二内部命令生成电路210可以根据时钟路径230的延迟时间和第二潜伏时间RL来使第二外部命令R_c的相位提前，以输出第二延迟命令R_d。
第一延迟命令ODT_d可以通过ODT路径130而被输入至ODT电路140中。第二延迟命令R_d可以通过时钟路径230而被输入至数据输出电路240中。
因此，当第一外部命令W/O_c通过ODT路径130被输入至ODT电路140中并且第二外部命令R_c通过时钟路径230而被输入至数据输出电路240中时，第一外部命令W/O_c的相位和第二外部命令R_c的相位可能不被改变，使得ODT电路140和数据输出电路240可以在精确的定时被操作。
根据实施例的示例，DLL电路可以与由外部命令操作的内部电路单独连接，使得尽管外部命令向内部电路的传输时间可以彼此不同，但内部电路也可以在精确的定时被操作。
上述实施例旨在说明而非限制本申请。各种替代和等同物是可能的。申请不限于这里描述的实施例。本申请也不限于任何特定类型的半导体器件。鉴于本公开内容，其他添加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (17)

1.一种半导体器件，包括：
第一内部命令生成电路，其被配置为响应于第一外部命令、第一潜伏时间、第一时钟、第一延迟控制信号和第二时钟来产生第一延迟命令；
第一延迟锁定环DLL电路，其被配置为响应于所述第一时钟来产生所述第一延迟控制信号和所述第二时钟；
第二内部命令生成电路，其被配置为响应于第二外部命令、第二潜伏时间、所述第一时钟、第二延迟控制信号和第三时钟来产生第二延迟命令；以及
第二DLL电路，其被配置为响应于所述第一时钟来产生所述第二延迟控制信号和所述第三时钟；
第一路径，其被配置为将所述第一延迟命令传输至第一内部电路；以及
第二路径，其被配置为将所述第二延迟命令传输至第二内部电路。
2.根据权利要求1所述的半导体器件，其中，所述第一DLL电路的复制延迟时间与所述第二DLL电路的复制延迟时间不同。
3.根据权利要求1所述的半导体器件，其中，所述第一内部命令生成电路包括：
缓冲器，其被配置为将所述第一外部命令缓冲以产生缓冲信号；
可变延迟电路，其被配置为响应于所述第一延迟控制信号来确定延迟时间，并且被配置为将所述缓冲信号延迟所确定的延迟时间以产生第一延迟信号；
片上终结ODT复制器，其被配置为将所述第一延迟信号延迟所述第一DLL电路的复制延迟时间以输出第二延迟信号；
脉冲生成电路，其被配置为响应于所述缓冲信号和所述第二延迟信号来产生脉冲；
计数器，其被配置为在所述脉冲的使能区段期间响应于所述第一时钟来执行计数操作，以输出计数结果来作为计数码；
减法电路，其被配置为从所述第一潜伏时间的值中减去所述计数码的码值，以产生减法信号；以及
移位寄存器，其被配置为响应于所述减法信号来确定所述第二时钟的设置时段，并且被配置为将所述第一延迟信号延迟所述第二时钟的所述设置时段以输出所述第一延迟命令。
4.根据权利要求1所述的半导体器件，其中，所述第一DLL电路包括：
可变延迟电路，其被配置为响应于所述第一延迟控制信号来确定延迟时间，并且被配置为将所述第一时钟延迟所确定的延迟时间以输出所述第二时钟；
ODT复制器，其被配置为将所述第二时钟延迟所述第一DLL电路的复制延迟时间以产生反馈时钟；
相位检测电路，其被配置为将所述第一时钟的相位与所述反馈时钟的相位彼此进行比较，以产生相位检测信号；以及
延迟控制电路，其被配置为响应于所述相位检测信号来产生所述第一延迟控制信号。
5.根据权利要求1所述的半导体器件，其中，所述第二内部命令生成电路包括：
缓冲器，其被配置为将所述第二外部命令缓冲以产生缓冲信号；
可变延迟电路，其被配置为响应于所述第二延迟控制信号来确定延迟时间，并且被配置为将所述缓冲信号延迟所确定的延迟时间以产生第一延迟信号；
时钟复制器，其被配置为将所述第一延迟信号延迟所述第二DLL电路的复制延迟时间以输出第二延迟信号；
脉冲生成电路，其被配置为响应于所述缓冲信号和所述第二延迟信号来产生脉冲；
计数器，其被配置为在所述脉冲的使能区段期间响应于所述第一时钟来执行计数操作，以输出计数结果来作为计数码；
减法电路，其被配置为从所述第二潜伏时间的值中减去所述计数码的码值，以产生减法信号；以及
移位寄存器，其被配置为响应于所述减法信号来确定所述第三时钟的设置时段，并且被配置为将所述第一延迟信号延迟所述第三时钟的所述设置时段以输出所述第二延迟命令。
6.根据权利要求1所述的半导体器件，其中，所述第二DLL电路包括：
可变延迟电路，其被配置为响应于所述第二延迟控制信号来确定延迟时间，并且被配置为将所述第一时钟延迟所确定的延迟时间以输出所述第三时钟；
时钟复制器，其被配置为将所述第三时钟延迟所述第二DLL电路的复制延迟时间以产生反馈时钟；
相位检测电路，其被配置为将所述第一时钟的相位与所述反馈时钟的相位彼此进行比较，以产生相位检测信号；以及
延迟控制电路，其被配置为响应于所述相位检测信号来产生所述第二延迟控制信号。
7.一种半导体器件，包括：
第一内部命令生成电路，其被配置为根据第一潜伏时间和第一延迟控制信号来将第一外部命令以延迟时间延迟而输出第一延迟命令；
第一延迟锁定环DLL电路，其被配置为产生所述第一延迟控制信号；
第二内部命令生成电路，其被配置为根据第二潜伏时间和第二延迟控制信号来将第二外部命令以延迟时间延迟而输出第二延迟命令；
第二DLL电路，其被配置为产生所述第二延迟控制信号；
第一路径，其被配置为将所述第一延迟命令传输至第一内部电路；以及
第二路径，其被配置为将所述第二延迟命令传输至第二内部电路。
8.根据权利要求7所述的半导体器件，其中，所述第一内部命令生成电路和所述第一DLL电路分别包括具有与所述第一路径的延迟时间实质相同的延迟时间的复制器。
9.根据权利要求7所述的半导体器件，其中，所述第二内部命令生成电路和所述第二DLL电路分别包括具有与所述第二路径的延迟时间实质相同的延迟时间的复制器。
10.根据权利要求7所述的半导体器件，其中，所述第一内部命令生成电路包括：
缓冲器，其被配置为将所述第一外部命令缓冲以产生缓冲信号；
可变延迟电路，其被配置为响应于所述第一延迟控制信号来确定延迟时间，并且被配置为将所述缓冲信号延迟所确定的延迟时间以产生第一延迟信号；
片上终结ODT复制器，其被配置为将所述第一延迟信号延迟所述第一DLL电路中的复制器的延迟时间以输出第二延迟信号；
脉冲生成电路，其被配置为响应于所述缓冲信号和所述第二延迟信号来产生脉冲；
计数器，其被配置为在所述脉冲的使能区段期间响应于时钟来执行计数操作，以输出计数结果来作为计数码；
减法电路，其被配置为从所述第一潜伏时间的值中减去所述计数码的码值，以产生减法信号；以及
移位寄存器，其被配置为根据所述减法信号来将所述第一延迟信号以延迟时间延迟而输出所述第一延迟命令。
11.根据权利要求10所述的半导体器件，
其中，当所述缓冲信号被输入至所述脉冲生成电路中时，所述脉冲生成电路将所述脉冲使能，以及
其中，当所述第二延迟信号被输入至所述脉冲生成电路中时，所述脉冲生成电路将所述脉冲禁止。
12.根据权利要求7所述的半导体器件，其中，所述第二内部命令生成电路包括：
缓冲器，其被配置为将所述第二外部命令缓冲以产生缓冲信号；
可变延迟电路，其被配置为响应于所述第二延迟控制信号来确定延迟时间，并且被配置为将所述缓冲信号延迟所确定的延迟时间以产生第一延迟信号；
时钟复制器，其被配置为将所述第一延迟信号延迟所述第二DLL电路中的复制器的延迟时间以输出第二延迟信号；
脉冲生成电路，其被配置为响应于所述缓冲信号和所述第二延迟信号来产生脉冲；
计数器，其被配置为在所述脉冲的使能区段期间响应于时钟来执行计数操作，以输出计数结果来作为计数码；
减法电路，其被配置为从所述第二潜伏时间的值中减去所述计数码的码值，以产生减法信号；以及
移位寄存器，其被配置为根据所述减法信号来将所述第一延迟信号以延迟时间延迟而输出所述第二延迟命令。
13.根据权利要求12所述的半导体器件，
其中，当所述缓冲信号被输入至所述脉冲生成电路中时，所述脉冲生成电路将所述脉冲使能，以及
其中，当所述第二延迟信号被输入至所述脉冲生成电路中时，所述脉冲生成电路将所述脉冲禁止。
14.根据权利要求7所述的半导体器件，
其中，所述第一内部电路和所述第二内部电路连接至被配置为提供外部连接性的同一焊盘。
15.根据权利要求7所述的半导体器件，
其中，所述第一外部命令对应于写入命令或片上终结ODT命令，以及
其中，所述第二外部命令对应于读取命令。
16.根据权利要求7所述的半导体器件，其中，所述第一延迟命令具有比所述第一外部命令的相位超前了所述第一路径的延迟时间和所述第一潜伏时间的减法结果的相位。
17.根据权利要求7所述的半导体器件，其中，所述第二延迟命令具有比所述第二外部命令的相位超前了所述第二路径的延迟时间和所述第二潜伏时间的减法结果的相位。
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