JP4852770B2 - 遅延回路のための方法および装置 - Google Patents

Description

本発明は、全体として、電子回路に関する。

電子装置の多くは構成要素の動作を調和させるためクロック信号を用いる。例えば、シンクロナス動的ランダムアクセスメモリ（ＳＤＲＡＭ）を用いる電子システムでは、概してＳＤＲＡＭ出力をシステムクロックと調和させる。したがって、ＳＤＲＡＭや他の構成要素の多くは、システム内の他の構成要素とＳＤＲＡＭ動作を同期させるためシステムクロックを受信する。

しかし、クロックスキューは、システムクロックとＳＤＲＡＭ出力信号間の調和を乱す。クロックスキューは外部から供給されるシステムクロック信号と、出力信号を発生させるためのＳＤＲＡＭ出力回路で用いられる信号との間の遅れである。クロック入力バッファ、ドライバ、その他の抵抗性・容量性回路要素に関連する遅れを含むさまざまな原因がクロックスキューに影響する。

システムクロックとＳＤＲＡＭクロックとの調和を行うため、クロックスキューを補正する複数の解決策がある。例えば、システムクロック信号に対してＳＤＲＡＭ出力データをロックするため、遅延ロックドループ（ＤＬＬ）またはフェーズロックドループ（ＰＬＬ）を用いるシステムがある。しかし、ＤＬＬやＰＬＬでは入力信号に対するロックを行うため比較的長い時間を必要とする。さらに、温度や電圧変動によりＤＬＬやＰＬＬのパフォーマンスが低下することがある。

クロック同期遅延（ＣＳＤ）回路や同期ミラー遅延（ＳＭＤ）回路といった同期遅延回路も、デスキュー解決策としてよく用いられる。同期遅延回路は典型的には、ＤＬＬやＰＬＬよりもロックパフォーマンスが早い。例えば、従来型ＳＭＤ回路では入力信号へのロックを２サイクルで行う；従来型ＣＳＤ回路では入力信号へのロックを１サイクルで行う。

図１を参照すると、従来型ＣＳＤ回路１００は、システムクロック信号受信および該信号の遅延監視回路１０４への供給を行うための入力バッファ１０２と、ラッチ１０６と、可変遅延ライン１０８とを備える。遅延監視回路１０４は、望みの遅延を信号に挿入し、遅延有力信号を測定遅延ライン１１０に供給する。測定遅延ライン１１０は、遅延監視回路１０４からの遅延信号と、システムクロック間の差を測定する。測定された遅延はラッチに送られる。ラッチ１０６は可変遅延ライン１０８により読み込まれ、可変遅延ライン１０８は、測定遅延ライン１１０で測定されたのと同じ遅延分だけ遅延した信号を発生させる。可変遅延ライン１０８からの信号は、その後、同期信号の増幅分配のためクロックドライバ回路１１２に供給される。

測定遅延ライン１１０は、一連のステージを通して入力信号を受信することで適切に遅延を測定するが、各ステージでは、特定のステージが測定された遅延に対応することを示すため単ビット信号を発生させる。例えば、図２を参照すると、測定遅延ライン１１０は一連のステージ２１０を含むが、各ステージはＮＡＮＤゲート２１２とインバータ２１４とを含む。各ステージ２１０は、遅延が首尾よくステージ２１０で測定されたかどうかを示すため、ラッチ１０６に信号を供給する。このように、図３を参照すると、ラッチ１０６はデジタル語を受信する。第１の論理ＨＩＧＨ信号を供給するステージ２１０によりこの遅延は首尾よく測定されるが、この信号はラッチ１０６への入口点３１０として参照される。

携帯型バッテリ駆動装置といった応用システムにおいて、同期遅延回路により過剰な電力消費および／または雑音発生がある。余分な電力消費や雑音発生は、不必要にトグルを行うデジタル遅延要素の一部が原因である。さらに、単体の同期遅延回路が多数のさまざまな周波数での同期で用いられる。特に低速周波数について、同期遅延回路のサンプリング周波数が高いため、入力信号の第１パルスが到着する前に全サンプルが採取され、あふれ条件が発生してしまう。言い換えると、同期遅延回路は特定の制限値を超える遅延を測定できない。

（発明の要旨）
本発明のさまざまな観点による電子システムはデスキュー回路を含む。デスキュー回路は、遅延測定と、この測定された遅延に応じた同期信号発生とを行うよう構成される。さらに、デスキュー回路はあふれ条件の検出と、例えばあふれ信号をアサートすることによりあふれ条件への応答とを行うよう構成される。また、デスキュー回路は、遅延測定が首尾よくできたことを検出し、例えば電力節減および／または雑音減少手順を実行することにより、応答するよう、さらに、もしくは代替法として構成されている。

（代表的実施例の詳細な説明）
本発明のさまざまな観点および特徴は、機能性構成要素およびステップにより説明される。この機能性構成要素およびステップは、特定の機能を実行するよう構成された多数の要素および／またはステップで実現される。例えば、本方法および装置は、さまざまな実施例、応用例、環境においてさまざまに機能するラッチやレジスタ、遅延ライン、論理ゲートといった電子・信号・論理要素を用いる。さらに、本方法および装置は、任意の数の手順やシステムにより実施されるが、ここで説明した装置および方法は単に本発明の代表的応用例である。また、本方法および装置は、設置、利用、作成等のために任意の数の従来技術やその他の技術を用いる。

本発明のさまざまな観点による電子システムは、遅延測定回路と連動して作動する複数の構成要素を含む。この構成要素は、単体ボード上の複数集積回路や電気構成要素、単数集積回路内のさまざまな要素、コンピュータシステムのさまざまな構成要素、その他の構成要素といった遅延測定回路を用いる構成要素を備える。例えば、図４を参照すると、代表的電子システム４００はプロセッサ４１０と、メモリ４１２と、クロック発生回路４１４とを適切に含む。プロセッサ４１０はプログラムに応じて電子システム４００を制御する。プロセッサ４１０は、例えば、インテルペンチアムプロセッサあるいはアドバンストマイクロデバイスアスロンプロセッサといった従来型の中央処理装置を含む。クロック発生回路４１４はシステムクロック信号を発生させ、プロセッサ４１０やメモリ４１２といった電子システム４００のさまざまな構成要素に対してシステムクロック信号を供給する。クロック発生装置４１４は、水晶を用いた従来型時間計測器といったシステムクロック信号を発生させるためのシステムを含む。

メモリ４１２は後の検索用に情報を保存する。メモリ４１２は適当なメモリ、メモリシステムあるいは保存装置もしくはシステムを備える。例えば、メモリ４１２は、メモリ制御装置や複数メモリチップ、関連論理・回路を含むメモリサブシステムを備える。本実施例において、メモリ４１２は、マイクロン・テクノロジーズ社のＤＤＲ ＳＤＲＡＭといったＳＤＲＡＭを備える。

メモリ４１２はデスキュー回路４１６を含む。本実施例において、デスキュー回路４１６はＳＤＲＡＭに統合されているが、デスキュー回路４１６はメモリ４１２の他の構成要素に統合される、もしくは別個の回路として実施してもよい。本発明のさまざまな観点によるデスキュー回路４１６は、第１の信号と第２の信号とを同期させる傾向がある。特に、デスキュー回路４１６は、内部クロック信号もしくはデータ信号を、クロック発生回路４１４で発生させたシステムクロック信号といった外部クロック信号に同期させるよう構成される。デスキュー回路４１６はまた、遅延ロックドループといった他の構成要素を初期化するよう構成されている。デスキュー回路１１６は、遅延ロックドループ（ＤＬＬ）、フェーズロックドループ（ＰＬＬ）、同期ミラー遅延回路、クロック同期遅延（ＣＳＤ）回路、その他のデスキュー回路もしくは適当な回路の組み合わせといった適当なデスキュー回路を備える。

本実施例において、デスキュー回路４１６は、測定制御遅延回路と称されることもあるＣＳＤ回路を備える。例えば、図５を参照すると、本発明のさまざまな観点によるＣＳＤ回路５００は、遅延監視回路５１０；測定遅延ライン５１２；中間要素５１４；可変遅延ライン５１６；演算制御回路５１８を備える。ＣＳＤ回路５００は、入力バッファ５２０、出力ドライバ５２２、および／またはその他の関連回路に関係する遅延の測定と、入力信号と一致するよう測定遅延に基づいて時刻整合されたパルスの発生とを行うことにより入力パルスに同期された出力パルスを発生させるよう適当に構成されている。

遅延監視回路５１０は、初期入力信号の選択期間の伝播遅延の原因となる。選択遅延は望みの期間に対して調節される。本実施例において、入力バッファ５２０（ｄ１）および出力ドライバ回路５２２（ｄ２）に関係する遅延をエミュレートするよう遅延を選択する。遅延監視回路５１０は、例えば一連のドライバやバッファ回路をもちいて望みの遅延（ｄ１＋ｄ２）を誘起するような方法で実行する。

遅延監視回路５１０を通して伝播した後、遅延入力信号は測定遅延ライン５１２を通して伝播する。測定遅延ライン５１２は、デスキュー演算に対する遅延期間を測定するよう適当に構成される。測定遅延ライン５１２により測定される遅延に基づき、ＣＳＤ回路５００入力信号と同期された出力信号を発生させる。測定遅延ライン５１２は、各ステージがある遅延期間に関係する一連の従来ステージを通して信号を伝播するといった適当な方法で遅延を測定する。例えば、測定遅延ライン５１２は、レジスタアレイ、金属ライン、直列結合ＮＡＮＤゲートとインバータの組、あるいはさらに複雑な論理ゲート遅延回路を備える。

測定遅延ライン５１２は、測定された遅延に対応する測定遅延信号を適当に発生させ、測定遅延信号を可変遅延ライン５１６に供給する。本実施例において、例えば、測定遅延ライン５１２は遅延を適当に測定し、測定遅延信号発生のため遅延に対応する時間−デジタル変換を行い、測定遅延信号を中間要素５１４に供給する。測定遅延信号はデジタル語を適当に含むが、このデジタル語は測定遅延ラインから直接あるいは間接的に可変遅延ライン５１６に供給される。

本実施例において、測定遅延信号は、中間要素５１４を経由して可変遅延ライン５１６に供給される。中間要素５１４は測定遅延信号の保存および／または緩衝処理を行う。中間要素５１４は、測定遅延ライン５１２からの測定遅延信号をラッチ、レジスタ、バッファといった可変遅延ライン５１６に転送するため適当な中間要素を備える。さらに、中間要素５１４は、別個の要素であるか、測定遅延ライン５１２または可変遅延ライン５１６のいずれかに統合される。

本実施例において、中間要素５１４は、測定遅延信号をもつデジタル語の各ビットを受信・保存するよう構成される。例えば、中間要素５１４は、デジタル情報を保存するよう構成された従来型取り込みレジスタまたはラッチを適当に備える。代替法として、デスキュー回路４１６が同期ミラー遅延回路もしくはその他の適切な構成要素で実現されている場合、例えばＣＳＤ回路５００がＤＬＬまたはミラー制御回路を初期化する応用例において、中間要素５１４がシフトレジスタとして構成される。

可変遅延ライン５１６は、例えば中間要素５１４を経由して測定遅延ライン５１２から測定遅延信号を受信する。可変遅延ライン５１６はその後、測定遅延信号に基づいて可変遅延信号を発生させる。例えば、可変遅延ライン５１６は、測定遅延信号に対応する遅延で特徴付けられる可変遅延信号を発生することでデジタル−時間変換を行う。測定遅延ライン５１２と同様、可変遅延ライン５１６は、レジスタアレイ、金属ライン、直列結合ＮＡＮＤゲートとインバータの組、あるいはさらに複雑な論理ゲート遅延回路といった適切な方法で実施される。可変遅延信号は出力ドライバ５２２に供給され、得られるデスキュー信号を分配するため、この出力ドライバが可変遅延ライン５１６からのクロック信号またはデータ信号を適当に増幅する。

演算制御回路５１８はＣＳＤ回路５００のさまざまな観点の演算を制御する。演算制御回路５１８は、電力消費および／または雑音の低減もしくはあふれ条件の検出・指示といった適当な方法でＣＳＤ回路５００の選択された観点を制御するよう構成される。例えば、演算制御回路５１８は、電力節減応答および／または非あふれ応答を含む入口点３１０検出時に選択された応答を発生するよう構成される。

本発明のさまざまな観点による演算制御回路５１８はあふれ回路を含む。あふれ回路は、あふれ条件が発生したかどうかを検出するよう適当に構成される。例えば、あふれ回路は、入口点があふれ回路の動作範囲内の信号内にあることを検出し、適当な基準に従って応答するよう構成される。あふれ回路は、入口点が検出されたかどうかを判定するため適当な信号を監視する。あふれ回路はまた、入口点が検出されたかどうかに応じてあふれフラグといったあふれ信号を適切に制御する。

あふれ回路は、選択期間の選択信号を監視するよう構成される。例えば、選択期間は、全継続容量もしくは遅延ラインの他の作動範囲に対応する継続時間にわたって遅延ライン５１２，５１６で初期パルスの受信から適当に延長される。入口点３１０が選択期間中に検出された場合、遅延あふれ条件が発生し、あふれ回路がそれに応じてあふれ信号を調整する。あふれ信号は、あふれ状況を特定して応答するためプロセッサ４１０といった他のシステムで監視もしくは受信される。

例えば、図６を参照すると、本発明のさまざまな観点によるあふれ回路６１２は、測定遅延ラインの最長測定期間内で入口点３１０が検出されない場合、測定遅延ライン５１２の監視と、あふれ信号の活性化とを行うよう構成される。測定遅延ライン５１２は複数セグメントに区画される。各セグメント６１４Ａ〜Ｄは、測定遅延ライン５１２の１つ以上のステージを適切に備え、ステータス出力およびクロック入力を含む。ステータス出力は、対応セグメント６１４Ａ〜Ｄのあるステージが入口点３１０を検出したかどうかに応じてステータス信号６１６Ａ〜Ｄを発生させるよう構成される。入口点３１０は入力信号の適当な特性を備える。例えば、入力点３１０は、測定遅延ライン５１２の出力における第１の論理ＬＯＷから論理ＨＩＧＨへの遷移により適切に示される。これにより、測定遅延ライン５１２による遅延が首尾よく測定されたことが、さまざまなセグメント６１４のステータス信号６１６を監視することで検出される。

ステータス信号６１６は適切な方法で用いられ、構成要素で監視される。例えば、本実施例において、ステータス信号６１６はあふれ回路６１２に供給される。あふれ回路６１２は、適切な基準に従って測定遅延ライン５１２からのステータス信号６１６に応答するよう構成される。本実施例において、入口点が検出されたかどうかを判定するため、あふれ回路６１２はさまざまなセグメントからのステータス信号６１６を受信する。あふれ回路は、入口点が検出されたかどうかに応じてあふれフラグといったあふれ信号６１８を制御する。あふれ回路６１２は、測定遅延ライン５１２の全継続容量に対応する期間に測定遅延ライン５１２により遅延パルスを受信してから続く選択期間の間にステータス信号６１６を監視するよう構成される。ステータス信号６１６が選択期間中に入口点３１０の検出を示さない場合、あふれ条件が発生し、あふれ回路６１２がそれに応じてあふれ信号６１８を調整する。あふれ信号６１８は、あふれ状況を特定して応答するためプロセッサ４１０といった他のシステムにより監視される。

あふれ回路６１２は、あふれ条件の検出と、あふれ信号６１８の発生とを行うよう適当な信号もしくは構成要素と連動して作動するよう構成される。例えば、あふれ回路６１２は他の構成要素の出力信号内のあふれ信号６１８を発生させる。したがって、別個のあふれ信号６１８は供給されないが、それに代わり他の構成要素の出力内に統合される。

例えば、デスキュー回路４１６の中間要素５１４は、あふれ信号６１８を発生させるためあふれ回路６１２と連動して作動する。図８Ａを参照すると、本発明のさまざまな観点による中間要素はシフトレジスタ８１０といったレジスタを含み、あふれ回路６１２がこのレジスタの出力を制御する。中間要素は複数セル５１４を適切に備える。シフトレジスタ８１０は、従来型シフトレジスタといった情報保存用回路を備える。シフトレジスタ８１０は複数のレジスタセル８１２を適切に備える。

あふれ回路６１２はフィル回路を適切に備える。フィル回路は、論理ＨＩＧＨといった選択値に設定される１つ以上のレジスタセル８１２のコンテンツを選択的に発生させる。フィル回路は、あふれ信号を発生させるため適当な方法で実施される。例えば、フィル回路は、あふれ条件検出時に特定のレジスタセル８１２の選択値を保存するよう構成される。

本実施例において、フィル回路は、レジスタセル８１２のコンテンツを制御するため複数のステージ８１４を備える。各フィル回路８１４は対応するレジスタセル８１２と連動して適切に作動する。さらに図８Ａを参照すると、シフトレジスタセル８１２は代表的なフィル回路ステージ８１４に結合されている。シフトレジスタセル８１２は、右側のレジスタセルの出力端に接続された'右入力'入力端と、左側のレジスタセルの出力端に接続された'左入力'入力端とを含む。シフトレジスタセル８１２はまた、測定遅延ライン５１２の対応ステージからの入力を受信するための測定遅延ライン入力を含む。

フィル回路８１４は、フィル回路ステージ８１４を利用可能にするため制御信号（ＦＩＬＬ）に適切に応答する。制御信号が無効化された場合、２つのトランジスタ８２０，８２２がオフにされ、これによりシフトレジスタセル８１２をフィル回路ステージ８１４から隔離する。制御信号が活性化されると、トランジスタ８２０，８２２は、'右入力'入力端においてアサートされた論理ＨＩＧＨ信号上で活性化される。したがって、論理ＨＩＧＨ入口点が検出され右側のレジスタセル８１２に保存されると、'右入力'、'左入力'もしくは測定ライン入力端における入力に関わらず、これにより次のシフトレジスタセル８１２の非反転出力を論理ＨＩＧＨに変える。論理ＨＩＧＨ出力はまた、'右入力'入力端において左の次のレジスタセル８１２に供給され、これにより左側のレジスタセル８１２にわたって論理ＨＩＧＨ値を伝播させる。

フィル回路８１４は、望みの値を保存して望みのあふれ信号を発生させるため適当な方法で実施される。例えば、図８Ｂを参照すると、他のフィル回路８１４ステージは、シフトレジスタセル８１２のインバータの１つの代わりにＮＡＮＤゲート８２４を備える。ＮＡＮＤゲート８２４の第２の入力端は、右側のシフトレジスタセル８１２の反転入力端に接続される。このように、前のシフトレジスタセルの非反転出力が論理ＬＯＷであれば、本シフトレジスタセル８１２は、選択された'右入力''左入力'もしくは測定遅延ライン入力端から受信した値に対応する値を保存する。しかし、前のシフトレジスタセルの非反転出力が論理ＨＩＧＨであれば、ＮＡＮＤゲート８２４の非反転出力は論理ＨＩＧＨである。反転出力からの論理ＬＯＷ出力はまた、'右入力'入力端において左の次のレジスタセルに供給され、これにより左側のレジスタセル８１２にわたって論理ＨＩＧＨ値を伝播させる。

フィル回路８１４はこのように、シフトレジスタ８１０の残りのレジスタセル８１２を通して論理ＨＩＧＨ値を伝播させる。したがって、フィル回路８１４により、あふれ条件が最終のシフトレジスタセル８１２で示されるということを確認できる。入力点３１０が検出された場合、論理ＨＩＧＨ値は最終のレジスタセル８１２に伝播する。一方、入口点３１０が当該作動範囲内で検出されなければ、あふれ条件が発生し、全シフトレジスタセル８１２が論理ＬＯＷ値をもつ。これにより、全測定遅延ライン５１２の期間に対応するタイマの設定期限といった選択期間の最終点で最終のシフトレジスタセル８１２の評価を行うだけであふれ条件が検出される。最終のシフトレジスタ８１２が論理ＨＩＧＨ値を含む場合、入口点３１０が検出され、論理ＨＩＧＨ値を含まない場合、入口点が検出されずあふれ条件が発生する。このように、最終のシフトレジスタセル８１２によりあふれ信号が供給される。

演算制御回路５１８は、中間要素５１４にわたって選択値を伝播させるため適当な方法で構成される。例えば、演算制御回路５１８は、中間要素５１４のコンテンツを変更することなく中間要素５１４の出力を変更する。例えば、図９を参照すると、フィル回路８１４の他の実施例では複数のＯＲゲートを備える。各ＯＲゲートの第１出力端は対応レジスタセル８１２の出力端に接続され、第２出力端は前のＯＲゲートの出力端に接続される。初期のＯＲゲートの第２出力端は論理ＬＯＷ信号に接続される。この構成により、ＯＲゲートの出力は、入口点３１０検出に対応する第１論理ＨＩＧＨがシフトレジスタ８１０から出力されるまで論理ＬＯＷである。第１論理ＨＩＧＨ値がシフトレジスタ８１０におかれた場合、対応するＯＲゲートおよびそれぞれ続くＯＲゲートの出力は、出力整定時間に続いて同様に論理ＨＩＧＨに変えられる。このように、測定遅延ライン５１２の最長時間を越えるまで入力信号を受け入れてから十分経過した時間といった適当な時間に最終レジスタセル８１２を評価することだけであふれ条件が検出される。

他の演算制御回路５１８も同様の結果を得るよう実施される。例えば、図１０を参照すると、フィル回路８１４はＮＡＮＤゲートおよびインバータを用いて実施される。各ＮＡＮＤゲートは、対応レジスタセル８１２の反転出力端に接続される第１出力端と、対応するインバータ経由で前のＮＡＮＤゲートの出力端に接続される第２入力端とをもつ。初期のＮＡＮＤゲートの第２入力端は論理ＨＩＧＨ信号に接続される。この構成により、図９のＯＲゲートの構成と同様に、ＮＡＮＤゲートの出力は、入口点３１０検出に対応する第１論理ＨＩＧＨがレジスタ８１０に保存されるまで論理ＬＯＷである。第１論理ＨＩＧＨ値がレジスタ８１０におかれた場合、フィル回路８１４の対応するＮＡＮＤゲートおよびそれぞれ続くＮＡＮＤゲートの出力は、同様に論理ＨＩＧＨに変えられる。

演算制御回路５１８は、デスキュー回路４１６の電力消費を低減するよう構成される。例えば、演算制御回路５１８は、測定遅延ライン５１２、中間要素５１４、および／または可変遅延ライン５１６といったＣＳＤ回路５００の構成要素に供給される信号を選択的に利用可能および無効化にするためのクロック選択回路を含む。図６を参照すると、クロック選択回路６１０の代表的な実施例は、さまざまなセグメント６１４からのステータス信号に連動して作動する。クロック選択回路６１０は、例えば電力節減および雑音低減を行うため、ステータス信号６１６に応答する。

本実施例において、ステータス信号６１６が入口点検出を指示した場合、クロック選択回路６１０は、１つ以上のセグメント６１４に供給されるクロック信号６２０を無効化するよう構成される。クロック選択回路６１０は、各セグメント６１４Ａ〜Ｄに対応する論理ＮＡＮＤゲート６２２Ａ〜Ｄをもつ論理システムを適切に備える。各ＮＡＮＤゲート６２２Ａ〜Ｄは、クロック信号６２０と、対応するセグメント６１４Ａ〜Ｄに対するステータス信号６１６Ａ〜Ｄとを受信する。ゲート６２２の出力端は、対応するセグメント６１４Ａ〜Ｄのクロック入力端に接続される。このように、ステータス信号が論理ＨＩＧＨであり入口点がセグメント６１４Ａ〜Ｄ出検出されなかったことを示す場合、クロック信号６２０はゲート６２２によりセグメント６１４に送信される。入口点が検出された場合、セグメント６１４はステータス信号を論理ＬＯＷにして、セグメント６１４に供給されるクロック信号６２０を無効化する。

クロック選択回路６１０もまた、ＣＳＤ回路５００の演算を制御するためあふれ回路６１２と連動して作動するよう適切に構成される。例えば、クロック選択回路６１０は、あふれ回路６１２からの信号に応じて測定遅延ライン５１２に供給されるクロック信号６２０を無効化するよう構成される。クロック選択回路６１０は、各セグメント６１４専用の３入力論理ＮＡＮＤゲート６２２をもつ論理システムを備える。各ＮＡＮＤゲート６２２はシステムクロック信号６２０と、対応するセグメント６１４に対するステータス信号６１６とを受信し、ゲート６２２の出力端は、対応するセグメント６１４のクロック入力端に接続される。各ＮＡＮＤゲート６２２の第３の出力端は、あふれ回路６１２からクロック制御信号６２４を受信する。

クロック選択回路６１０は適当な基準に従って応答する。本実施例において、入口点検出時に選択セグメントを無効化するため、あふれ回路６１２がクロック選択回路６１０に信号伝達する。特に、あふれ回路６１２はセグメント６１４からのステータス信号６１６を監視し、セグメント６１４の１つによる入口点検出時に測定遅延ライン５１２の全ての続きのセグメント６１４に対してクロック制御信号６２４を論理ＬＯＷにする。クロック制御信号６２４を論理ＬＯＷにすることにより、特定セグメント６１４に供給されたクロック信号６２０を無効化し、これにより関連セグメント６１４おのおのについて電力消費と雑音発生を低減させる。

演算において、本実施例のデスキュー回路４１６は入口点３１０を検出し、測定遅延ライン５１２の残りのセグメント６１４へのクロック信号を停止する。入口点３１０が検出されなければ、デスキュー回路４１６はあふれ信号を調整し、入口点３１０が検出されなかったことを示す。

例えば、図７を参照すると、図６と関連して説明したデスキュー回路４１６は、バッファ５２０（ステップ７１０）を経由して、例えばクロック発生回路１１４からの入力信号を最初に受信することでデスキュープロセスを実行する。入力信号は遅延監視回路５１０に送信されるが、これは、選択期間（ステップ７１２）の伝播遅延の原因となる。遅延監視回路５１０からの遅延信号はその後、入口点３１０に対する信号を監視するため遅延測定ライン５１２に供給される。

信号は最初に第１セグメント６１４Ａ（ステップ７１４）に入る。入口点３１０が特定セグメントで検出されなかった場合（ステップ７１６）、信号が次のセグメント６１４Ｂ（ステップ７１８）に伝播する。一方、セグメント６１４のあるステージ２１０が入口点３１０を検出すると、セグメント６１４がステータス信号６１６を調整して入口点３１０を検出したことを示す（ステップ７２０）。ステータス信号６１６が入口点３１０を検出したことを示した場合、あふれ回路６１２がステータス信号６１６を受信し、適当な基準に従って応答する。例えば、本実施例において、あふれ回路６１２はあふれ信号６１８を調整し、あふれ条件が発生しなかったことを示す（ステップ７２２）。さらに、あふれ回路６１２はクロック選択回路６１０に信号を供給するが、クロック選択回路は測定遅延ライン５１２の続きのセグメント６１４へのクロック信号を停止する（ステップ７２４）。しかし、入口点３１０の検出なしに測定遅延ライン５１２を通して信号が完全に伝播すると、あふれ回路６１２は、例えばあふれフラグを設定することによりあふれ信号６１８を用いてあふれ条件を示す（ステップ７２８）。

入口点３１０が検出されると、測定遅延ライン５１２は、測定された遅延に対応する測定遅延信号を適切に発生させ、この信号を中間要素５１４に供給する。中間要素５１４は可変遅延ライン５１６に測定遅延信号を供給するが、可変遅延ラインは、測定遅延信号に対応する遅延に応じて可変遅延信号を発生させる。可変遅延信号は出力ドライバ回路５２２により増幅分配される。

本発明のさまざまな観点による演算制御回路５１８についても、デスキュー回路４１６の他の構成要素により起こる電力消費および／または雑音を低減するよう構成される。例えば、演算制御回路５１８は、入口点３１０検出時に可変遅延ライン５１６に与えられるクロック信号を停止するよう構成される。演算制御回路５１８は、測定遅延信号を受信するよう中間要素５１４に対して適切に接続され、可変遅延ライン５１６に供給されるクロック信号を制御するよう可変遅延ライン５１６に適切に接続される。

図１１を参照すると、可変遅延ライン５１６は、望みの遅延を得るため複数のステージを適切に備える。可変遅延ライン５１６の各ステージはＮＡＮＤゲート１１１０，１１１２対といった従来型遅延ステージ１１０８を備える。第１のＮＡＮＤゲート１１１０は、可変遅延信号伝播を受信するよう前のステージ１１０８に接続された第１の入力端と、クロック選択回路に接続された第２の入力端とをもつ。クロック選択回路６１０は選択基準に応じて第１のＮＡＮＤゲート１１１０に対してクロック信号を供給する。ステージ１１０８の第２のＮＡＮＤゲート１１１２は、第１のＮＡＮＤゲート１１１０の出力端に接続された第１の入力端をもつ。第２のＮＡＮＤゲート１１１２もまた、シフトレジスタ８１０の対応レジスタセル８１２の反転出力といった中間用を５１４の体操部の反転出力端に接続された第２の入力端をもつ。

入口点３１０が検出されると、例えば第１のＮＡＮＤゲート１１１０へのクロックを停止するよう適切な基準に応じてクロック信号が第１のＮＡＮＤゲート１１１０に供給される。本実施例において、対応レジスタセル８１２Ｃが論理ＨＩＧＨ値をもち、前のレジスタセル８１２Ｂが論理ＬＯＷ値をもつ場合、入口点３１０が検出される。本実施例において、クロック選択回路６１０は複数のＮＡＮＤゲート１１１６を備え、これにより各ＮＡＮＤゲート１１１６の出力端が可変遅延ラインステージの対応する第１ＮＡＮＤゲート１１１０の入力端に接続される。各クロック選択回路６１０ＮＡＮＤゲート１１１６の第１入力端は、例えばクロック発生回路４１４からのシステムクロック信号に接続される。各クロック選択回路６１０ＮＡＮＤゲート１１１６の第２および第３入力端は、シフトレジスタ８１０の対応ステージの出力端と、中間要素５１４の前のステージの反転出力端とにそれぞれ接続されている。この構成において、入口点３１０に対応する可変遅延ライン５１６のステージだけが可変遅延信号を初期化するよう使用可能にされる。このように、クロック信号は、入口点に対応するステージに対する可変遅延ラインだけに供給される。それに続くステージへのクロック信号は停止される。

さまざまな実施において、中間要素５１４、演算制御回路５１８、および／または可変遅延ライン５１６は、供給された信号および／または関連するコマンドに基づき値を調整するため整定時間が必要である。例えば、中間要素５１４がシフトレジスタ８１０を含む図１１の実施例において、入口点３１０に続くステージの全トグルが停止される。しかし、左シフトコマンドがあった場合、続きのビットが正しくプレコンディションされず、このため出力の立ち下がり端にデューティサイクルエラーが発生する。

デスキュー回路４１６はこういった考えうる問題を修復するよう構成される。例えば、図１２を参照すると、図１１のクロック選択回路６１０を再構成して、各クロック選択回路６１０ＮＡＮＤゲート１１１６の第３の入力端が、関連するセルの２つだけ前のシフトレジスタ８１０セルの反転出力端に接続される。この構成において、遅延ステージのプレコンディションのため入口点３１０に続く可変遅延ライン５１６がクロック信号を受信する。左シフトコマンドがあった場合、可変遅延ライン５１６が適切にプレコンディションされるためデューティサイクルエラーが発生しない。

本発明はさまざまな実施例を参照しながら説明された。しかし、本発明の適用範囲内から逸脱することなくさまざまな代表的実施例に対して変更や改造を行うことができる。こういった、またさらに他の変更や改造は、添付請求項で続けて示す本発明の適用範囲内に含まれることが意図される。

本発明の追加の観点は、添付図面とあわせることにより明細書および請求項で説明された非限定の実施例をレビューすることにより明らかであるが、ここで類似の数値は類似の要素を示している。

図中の要素は簡略化と明確化のために図示したものであり、必ずしも一定比率で描かれたものではない。例えば、本発明の実施例の理解を助けるため、図の要素の中の寸法を他の要素に対して大きく描いている場合がある。

図１は、従来型ＣＳＤ回路である。 図２は、従来型測定遅延回路である。 図３は、従来型レジスタである。 図４は、本発明のさまざまな観点による電子システムのブロック図である。 図５は、代表的な同期遅延回路のブロック図である。 図６は、代表的な演算制御回路の回路ブロック図である。 図７は、代表的な演算プロセスのフローチャートである。 図８Ａは、代表的なフィル回路の回路図である。 図８Ｂは、代表的なフィル回路の回路図である。 図９は、他の代表的なフィル回路の回路図である。 図１０は、他の代表的なフィル回路の回路図である。 図１１は、代表的なクロック選択回路の回路図である。 図１２は、他の代表的なクロック選択回路の回路図である。

Claims (26)

1. 入力信号を受信し、測定された遅延信号を生成するように構成された遅延測定回路と、
   前記測定された遅延信号を受信し、前記測定された遅延信号のあふれ条件を検出し、前記測定された遅延信号の入口点を検出し、前記入口点の検出に応じて信号を無効化するように構成された演算制御回路と
   を備え、
   前記演算制御回路は、前記入口点の検出に応じて、前記遅延測定回路の選択された部分へのクロック信号を無効化するように構成されたクロック選択回路を含む、メモリ。
2. 前記遅延測定回路は、
   前記入力信号の遅延を測定し、前記入力信号の遅延に応じて前記測定された遅延信号を生成するように構成された測定遅延ラインと、
   前記測定された遅延信号を受信し、前記測定された遅延信号に応じて同期信号を生成するように構成された可変遅延ラインと
   を備える、請求項１に記載のメモリ。
3. 前記測定遅延ラインは、前記測定された遅延信号の入口点の検出時にステータス信号を生成するように構成されており、
   前記演算制御回路は、前記ステータス信号を受信し、前記ステータス信号に応答してあふれ信号を活性化するか非活性化するように構成されている、請求項２に記載のメモリ。
4. 前記測定遅延ラインが１つ以上のステージを備え、
   前記演算制御回路が１つ以上のステージを備え、
   前記演算制御回路の各ステージは、対応する測定遅延ラインのステージに接続され、前記測定された遅延信号の少なくとも一部を受信し、
   前記演算制御回路のステージのうちの１つは、最終ステージであり、
   前記最終ステージは、前記あふれ条件の検出に応じてあふれ信号を生成する、請求項２に記載のメモリ。
5. 前記演算制御回路は、前記あふれ条件の検出時に、選択された値を前記最終ステージに格納するように構成されている、請求項４に記載のメモリ。
6. 前記演算制御回路は、前記あふれ条件の検出に応じて選択された出力を前記可変遅延ラインに供給するように構成されている、請求項４に記載のメモリ。
7. 前記演算制御回路は、
   前記測定された遅延信号の第１の部分に応じて第１の選択された出力を前記可変遅延ラインに供給することと、
   前記あふれ条件の検出に応じて第２の選択された出力を前記可変遅延ラインに供給することと
   を行うように構成されている、請求項６に記載のメモリ。
8. 前記演算制御回路は、前記あふれ条件の検出に応じてあふれ信号を活性化するように構成されたあふれ回路を含む、請求項１に記載のメモリ。
9. 前記遅延測定回路が１つ以上の出力ステージを備え、
   前記クロック選択回路が１つ以上の制御ステージを備え、
   前記クロック選択回路の各制御ステージは、対応する出力ステージに接続されている、請求項１に記載のメモリ。
10. 前記クロック選択回路は、
    前記測定された遅延信号を受信することと、
    前記測定された遅延信号の入口点を検出することと、
    前記入口点の検出に応じて前記遅延測定回路の選択された部分へのクロック信号を無効化することと
    を行うように構成されている、請求項１に記載のメモリ。
11. デスキュー回路を有するメモリであって、前記メモリは、
    初期入力信号に応じて遅延された入力信号を生成するように構成された遅延監視回路と、
    前記遅延監視回路に接続された測定遅延ラインであって、前記遅延された入力信号を受信し、前記遅延された入力信号に応じて測定された遅延信号を生成するように構成された測定遅延ラインと、
    前記測定遅延ラインに接続された中間要素であって、前記測定された遅延信号を受信するように構成された中間要素と、
    前記中間要素に接続された可変遅延ラインであって、前記測定された遅延信号を受信するように構成された可変遅延ラインと、
    前記測定遅延ラインと前記中間要素と前記可変遅延ラインとのうちの少なくとも１つに接続された演算制御回路であって、前記測定された遅延信号の入口点を検出するように構成された演算制御回路と
    を備え、
    前記演算制御回路は、
    前記入口点の検出に応じてあふれ信号を活性化するか非活性化するように構成されたあふれ回路と、
    前記入口点の検出に応じて前記測定遅延ラインと前記中間要素と前記可変遅延ラインとのうちの少なくとも１つの選択された部分へのクロック信号を無効化するように構成されたクロック選択回路と
    を備える、メモリ。
12. 前記測定遅延ラインは、前記入口点の検出時にステータス信号を生成するように構成されており、
    前記あふれ回路は、前記ステータス信号を受信し、前記ステータス信号に応答して前記あふれ信号を活性化するか非活性化するように構成されている、請求項１１に記載のデスキュー回路を有するメモリ。
13. 前記中間要素が１つ以上のステージを備え、
    前記あふれ信号は、前記中間要素のステージのうちの１つによって供給された出力信号を含む、請求項１１に記載のデスキュー回路を有するメモリ。
14. 前記あふれ回路は、前記出力信号を供給する前記中間要素のステージに、選択された値を格納するように構成されている、請求項１３に記載のデスキュー回路を有するメモリ。
15. 前記演算制御回路は、
    前記中間要素から出力信号を受信することと、
    前記入口点の検出に応じて選択された出力を前記可変遅延ラインに供給することと
    を行うように構成されている、請求項１１に記載のデスキュー回路を有するメモリ。
16. 前記可変遅延ラインが１つ以上のステージを備え、
    前記演算制御回路は、
    前記入口点の検出に応じて、第１の選択された出力を前記可変遅延ラインのステージの第１のセットに供給し、第２の選択された出力を前記可変遅延ラインのステージの第２のセットに供給するように構成されている、請求項１５に記載のデスキュー回路を有するメモリ。
17. 前記あふれ回路は、前記測定された遅延信号の前記入口点の検出時にクロック制御信号を生成するように構成されており、
    前記クロック選択回路は、前記クロック制御信号に応答して、前記測定遅延ラインと前記中間要素と前記可変遅延ラインとのうちの少なくとも１つの選択された部分への前記クロック信号を無効化するように構成されている、請求項１１に記載のデスキュー回路を有するメモリ。
18. 前記測定遅延ラインと前記中間要素と前記可変遅延ラインとのうちの少なくとも１つが１つ以上の出力ステージを備え、
    前記クロック選択回路が１つ以上の制御ステージを備え、
    前記クロック選択回路の各制御ステージは、対応する出力ステージに接続されている、請求項１１に記載のデスキュー回路を有するメモリ。
19. 前記クロック選択回路は、
    前記中間要素から測定された遅延信号を受信することと、
    前記測定された遅延信号の入口点を検出することと、
    前記入口点の検出に応じて前記可変遅延ラインの選択された部分への前記クロック信号を無効化することと
    を行うように構成されている、請求項１１に記載のデスキュー回路を有するメモリ。
20. プロセッサと、
    前記プロセッサに接続され、クロック信号を生成するように構成されたクロック生成回路と、
    前記プロセッサと前記クロック生成回路とに接続され、デスキュー回路を含むメモリと
    を備える電子システムであって、
    前記デスキュー回路は、
    前記クロック信号と遅延された入力信号とを受信し、測定された遅延信号を生成するように構成された遅延測定回路と、
    構成要素を有する演算制御回路であって、測定された遅延信号のあふれ条件を検出し、あふれ信号を活性化し、前記測定された遅延信号の入口点を検出し、前記構成要素への前記クロック信号を無効化するように構成された演算制御回路と
    を備え、
    前記演算制御回路は、前記入口点の検出に応じて、前記遅延測定回路の選択された部分へのクロック信号を無効化するように構成されたクロック選択回路を含む、電子システム。
21. 前記遅延測定回路は、前記入口点の検出時にステータス信号を生成するように構成された測定遅延ラインを含み、
    前記演算制御回路は、前記ステータス信号を受信し、前記ステータス信号に応答して前記あふれ信号を活性化するか非活性化するように構成されている、請求項２０に記載の電子システム。
22. 前記メモリが１つ以上のステージを備える中間要素を含み、
    前記あふれ信号は、前記中間要素のステージのうちの１つによって供給された出力信号を含む、請求項２０に記載の電子システム。
23. 前記あふれ回路は、前記出力信号を供給する前記中間要素のステージに、選択された値を格納するように構成されている、請求項２２に記載の電子システム。
24. 前記演算制御回路は、
    前記遅延測定回路から出力信号を受信することと、
    前記あふれ条件の検出に応じて前記あふれ信号を含む選択された出力を供給することと
    を行うように構成されている、請求項２０に記載の電子システム。
25. 前記遅延測定回路は、１つ以上のステージを有する可変遅延ラインを含み、
    前記演算制御回路は、前記入口点の検出に応じて、第１の選択出力を前記可変遅延ラインのステージの第１セットに供給し、第２の選択出力を前記可変遅延ラインのステージの第２セットに供給するように構成されている、請求項２０に記載の電子システム。
26. 前記遅延測定回路が１つ以上の出力ステージを備え、
    前記演算制御回路が１つ以上の制御ステージを備え、
    前記演算制御回路の各制御ステージは、対応する出力ステージに接続されている、請求項２０に記載の電子システム。

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