KR20050021000A - 딜레이 회로용 장치 및 방법 - Google Patents

Abstract

본 발명은 딜레이(DELAY) 회로에 관련된 장치 및 방법을 제공한다. 전자 시스템은 딜레이(DELAY)를 측정하고 측정된 딜레이(DELAY)에 따라 동조 신호를 발생시키도록 만들어진 디스큐잉(DESKEWING) 회로(CIRCUIT)를 포함한다. 본 디스큐잉(DESKEWING) 회로는 오버플로어(OVERFLOW) 상태를 탐지하고 예를 들어 오버플로어(OVERFLOW) 신호를 가정함으로써 이에 따른 반응을 측정하도록 만들어졌다. 이에 더하여, 디스큐잉(DESKEWING) 회로는 딜레이(DELAY)의 성공적인 측정을 탐색하고 예를 들어 동력을 절약하고 소음을 줄이는 절차를 이행함으로써 이에 따른 반응을 측정하도록 부가적 또는 대안적인 방식으로 구성될 수 있다.

Description

딜레이 회로용 장치 및 방법{Methods and Apparatus for Delay Circuit}

본 발명은 일반적으로 전자회로에 관련된 것이다.

많은 전자 장치는 부품의 작동을 조정하기 위하여 클록(CLOCK) 신호(Signal)을 사용한다. 예를 들어 에스디램(SDRAM)을 사용하는 전자시스템은 시스템 클록(CLOCK)을 이용하여 에스디램 OUTPUT 값을 조정한다. 따라서 대부분의 에스디램과 기타 컴포넌트는 시스템 내의 다른 컴포넌트와 에스디램의 작동을 동조화하기 위하여 시스템 클록(CLOCK)을 수신한다.

그러나 클록(CLOCK) 스큐는 시스템 클록(CLOCK)과 에스디램의 OUTPUT 신호 사이에서 조정을 방해한다. 클록(CLOCK)스큐는 외부적으로 공급되는 시스템 클록(CLOCK) 신호와 OUTPUT 신호를 발생시키기 위한 에스디램 OUTPUT 회로에 사용되는 회로 신호 사이에서의 딜레이(DELAY)이다. 클록(CLOCK) 입력 버퍼(CLOCK INPUT BUFFER), 드라이버 및 기타 저항형 용량성 회로 엘리먼트(ELEMENT)와 관련된 딜레이(DELAY)를 포함하여 몇 가지 원인으로 인해 이러한 클록(CLOCK) 스큐가 만들어 진다.

에스디램 클록(CLOCK)을 이용하여 시스템 클록(CLOCK)을 조정하기 위하여 클록(CLOCK) 스큐를 교정하는데는 몇 가지 솔루션이 있다. 예를 들어 몇 가지 시스템은 DLLs (Delay-locked loops) 또는 PLLs (Phase-locked loops)를 에스디램 OUTPUT 데이터를 시스템 클록(CLOCK) 신호에 록크(LOCK)하는데 사용된다. 그러나 DLLs과 PLLs은 입력 신호를 록크하는데 비교적 많은 시간을 필요로 한다. 게다가 온도 및 전압차가 이러한 DLLs 및 PLLs의 성능을 변쇠시킬 수 있다.

동조된 딜레이(DELAY) 회로는 CSD(클록 동조 딜레이, CLOCK-SYNCHRONIZED DELAY)회로와 SMD(동조 미러 딜레이, SYNCHRONIZED MIRROR DELAY)회로와 같은 또 다른 일반적인 디스큐잉(DESKEWING) 솔루션이다. 일반적으로 동조된 딜레이(DELAY) 회로는 DLL과 PLL보다 빠른 록크 성능을 제공한다. 예를 들어 일반적인 SMD회로는 입력 신호를 두 개의 사이클에 록크할 수 있지만 CSD회로는 입력신호를 하나의 사이클에 록크한다.

도 1과 관련하여 일반적인 CSD회로(100)는 시스템 클록(CLOCK) 신호를 수신하고 이것을 딜레이(DELAY) 모니터 회로(104), 래치(106)와 가변 딜레이 라인 (Variable Delay Line 108)을 공급하기 위한 INPUT 버퍼(102)로 구성된다. 딜레이(DELAY) 모니터 회로(104)은 목표 딜레이(DELAY)를 본 신호에 삽입하고 딜레이(DELAY)된 INPUT신호를 측정 딜레이 라인(110)에 공급한다. 측정 딜레이(DELAY) 라인(110)은 딜레이(DELAY) 모니터회로(104)으로 부터 나온 신호와 시스템 클록(CLOCK) 사이의 차이를 측정한다. 측정된 딜레이(DELAY)는 래치(106)로 전달된다. 래치(106)은 가변 딜레이(DELAY) 라인(108)에 의해 읽혀지며 가변 딜레이(DELAY) 라인(108)은 측정 딜레이(DELAY) 라인(110)에 의해 측정된 대로 동일한 딜레이(DELAY)에 의해 딜레이(DELAY)된 신호를 발생시킨다. 가변 딜레이(DELAY) 라인(108)에서 나온 신호는 동조된 신호를 증폭시키고 분배하기 위하여 클록(CLOCK) 드라이버 회로(112)에 제공된다.

측정 딜레이(DELAY) 라인(110)은 특정한 스테이지(STAGE)가 측정된 딜레이(DELAY)에 상응하는지를 나타내는 단독 비트(Single-bit)의 신호를 각각 발생시키는 여러 스테이지(STAGE)를 통하여 입력 신호를 받아들임으로써 딜레이(DELAY)를 적절히 측정한다. 예를 들어 도 2를 볼 때 측정 딜레이(DELAY) 라인(110)은 여러 개의 스테이지(STAGE)(210)로 구성되며 각각의 스테이지(STAGE)는 NAND 게이트(212) 와 인버터(214)로 구성된다. 각 스테이지(STAGE)(210)는 딜레이(DELAY)가 스테이지(STAGE)(210)에 의해 성공적으로 측정되었는지를 나타내도록 래치(106)에 신호를 제공한다. 도 3을 참조하여 볼 때 래치(106)는 디지털 워드를 수신한다. 이 딜레이(DELAY)는 Entry Point(310)으로 언급되는 첫 번째 로직 HIGH 신호를 래치(106)에 제공하는 스테이지(STAGE)(210)에 의해 측정된다.

휴대용 배터리가 장착된 장치 등과 같은 몇 가지 적용 예에서, 동조 딜레이(DELAY) 회로는 과다한 동력을 소모하고 소음을 발생 시킬 수 있다 이러한 추가적인 동력소모와 소음의 발생은 불필요한 디지털 딜레이(DELAY) 엘리먼트 토글링(TOGGLING)을 하는 부분 때문에 발생한다. 이에 더하여 단독으로 동조된 딜레이(DELAY) 회로는 여러 주파수에서 동조하도록 사용될 수 있다. 낮은 주파수인 경우에 특별히 동조된 딜레이(DELAY)회로의 샘플 주파수는 아주 높아서 입력신호의 첫 번째 펄스가 도착하기 전에 오버플로어(OVERFLOW)컨디션을 만들어내면서 얻어질 수 있다. 다시 말해 동조된 딜레이(DELAY)회로는 특정한 리미트를 초과하는 딜레이(DELAY)는 측정할 수 없다.

본 명세서와 청구항에 기술된 대로 무제한적으로 실시예를 검토할 경우에 숫자 또는 엘리먼트라는 면에서 첨부된 도면과 연결하여 본 발명의 추가적인 측면이분명하게 나타난다.

도 1은 일반적인 CSD회로이다.

도 2는 일반적인 측정딜레이(DELAY)회로다.

도 3은 일반적인 래지스터이다.

도 4는 본 발명을 여러 측면에서 본 전자시스템 블록 다이어그램이다.

도 5는 기본적인 동조 딜레이(DELAY)회로의 블록 다이어그램이다.

도 6은 기본 작동 컨트롤 회로의 개요 블록 다이어그램이다.

도 7은 기본 작동 프로세스의 Flow 다이어그램이다.

도 8의 A와 B는 기본 필 회로의 개요 다이어그램이다.

도 9는 교류 기본 필 회로의 개요 다이어그램이다.

도 10은 교류 기본 필 회로의 개요 다이어그램이다.

도 11은 기본 클록(CLOCK) 선택 회로의 개요다이어그램이다.

도 12는 교류 기본 클록(CLOCK) 선택 회로의 개요다이어그램이다.

본 도면에 있는 앨리먼트는 명료성과 투명성을 위해 나타낸 것이며 크기부분에 대해서는 명확히 규정될 필요는 없다. 예를 들어 본 도면에 있는 몇 가지 ELEMENT의 치수는 본 발명의 실시예에 대한 이해를 돕기 위하여 다른 앨리먼트와 관련하여 다소 과장될 수 있다.

본 발명은 여러 가지 측면에 따라 전자 시스템이 디스큐잉(DESKEWING)회로를 포함한다. 이러한 디스큐잉(DESKEWING)회로는 딜레이(DELAY)를 측정하고 측정된 딜레이(DELAY)에 따라 동조된 신호를 발생시키도록 만들어진다. 이에 더하여 디스큐잉(DESKEWING)회로는 오버플로어(OVERFLOW)컨디션을 탐지하고 오버플로어(OVERFLOW)신호를 보냄으로써 적절히 이에 반응하도록 구성된다. 게다가 디스큐잉(DESKEWING)회로는 딜레이(DELAY)의 성공적인 측정을 탐지하며 동력을 절약하고 소음을 줄이는 절차를 통해 반응하도록 추가적 또는 이에 대한 대안으로 구성될 수 있다.

본 발명의 여러 측면 및 특성은 기능 컴포넌트와 스텝이라는 측면에서 기술될 수 있다. 이러한 기능컴포넌트와 스텝은 특정한 기능을 수행하도록 만들어진 많은 앨리먼트와 스텝에 의해 실현될 수 있다. 예를 들어 본 방법과 도구는 여러 실시예, 어플리케이션 및 환경에서 다양한 기능을 수행할 수 있는 래치, 레지스터, 딜레이(DELAY)라인 및 로직 게이트와 같이 전자, 신호 및 논리 ELEMENT를 채택한다. 이에 더하여 본 방법 및 도구는 여러 절차와 시스템과 관련하여 사용될 수 있으며 기술된 도구 및 방법은 본 발명에 대한 단순한 기본적인 적용일 뿐이다. 이에 더하여 본 방법 및 도구는 배치사용 및 제조 등을 위하여 수 많은 일반적이거나 특별한 기술을 채택한다.

본 발명의 여러 측면에 따른 전자시스템은 딜레이(DELAY) 측정 회로와 관련되어 작동하는 많은 컴포넌트를 포함한다. 이러한 컴포넌트는 병렬 직접 회로와 싱글 보드 상의 전기 컴포넌트와 같은 딜레이(DELAY)측정회로를 사용하는 컴포넌트와, 싱글 직접 회로(SINGLE INTEGRATED CIRCUIT)에 있는 여러 엘리먼트(ELEMENT) 및 컴퓨터 시스템의 여러 컴포넌트와 기타 컴포넌트를 포함한다. 예를 들어 도 4를 볼 때 기본적인 전자시스템(400)은 프로세스(401), 메모리(412) 및 클록(CLOCK) 제너레이터(414)로 적절히 구성된다. 프로세서(410)은 프로그램에 따라 전자시스템(400)을 통제한다. 프로세서(410)은 인텔 팬티엄 프로세서나 어드밴스드 마이크로 디바이스 (Advanced Micro Device)社의 에스론 프로세서와 같은 전형적인 중앙 처리 장치로 구성된다. 클록(CLOCK) 제너레이터(414)는 시스템클록(CLOCK)신호를 발생하고 프로세서(410)과 메모리(412)와 같은 전자시스템(400)의 여러 부품에 시스템클록(CLOCK)신호를 제공한다. 클록(CLOCK) 제너레이터(414)는 석영 수정을 사용하여 일반적인 타이밍장치와 같은 시스템클록(CLOCK)신호를 발생시키기 위하여 모든 시스템으로 구성된다.

메모리(412)는 이에 수반하는 검색을 위하여 정보를 저장한다. 메모리(412)는 적절한 메모리, 메모리 시스템 또는 저장 장치 또는 시스템으로 구성된다. 예를 들어 메모리(412)는 메모리 컨트롤러 병렬 메모리 칩과 이와 관련된 로직 및 회로 등을 포함한 메모리 서브 시스템으로 구성된다. 본 실시예에서 메모리(412)는 마이크로 테크널러지사가 사용하는 DDR SDRAM과 같은 SDRAM으로 구성된다.

메모리(412)는 디스큐잉(DESKEWING) 회로(416)를 포함한다. 본 실시예에서 비록 디스큐잉(DESKEWING) 회로(416)가 메모리(412)의 컴포넌트로 통합되거나 별도의 회로로 작동할 수 있을지라도 SDRAM으로 통합된다. 본 발명의 여러 측면에 따라 디스큐잉(DESKEWING) 회로(416)는 첫 번째 신호와 두 번째 신호를 동조하는 경향이 있으며 특히 디스큐잉(DESKEWING) 회로(416)는 내부 클록(CLOCK) 신호 또는 데이터 신호를 클록(CLOCK) 제너레이터(414)에 의해 발생하는 시스템 클록(CLOCK)과 같은 외부 클록(CLOCK) 신호에 동조하도록 구성될 수 있다. 디스큐잉(DESKEWING) 회로(416)은 또한 딜레이(DELAY) 로크 루푸와 같은 다른 컴포넌트를 초기화 하도록 구성될 수 도 있다. 디스큐잉(DESKEWING) 회로(416)는 DLLs, PLLs, 동조 미러 딜레이(DELAY) 회로, 클록(CLOCK) 동조 딜레이(DELAY)(CSD)회로 또는 기타 다른 디스큐잉(DESKEWING) 회로와 적절한 회로의 조합과 같은 알맞은 디스큐잉(DESKEWING) 회로로 구성된다.

본 실시예에서 디스큐잉(DESKEWING)회로(416)은 CSD회로를 포함하며 이는 측정 컨트롤된 딜레이(DELAY)회로로 언급될 수 있다. 예를 들어 도 5를 볼 때 본 발명의 여러 측면에 따른 CSD 회로(500)은 딜레이(DELAY) 모니터 회로(510), 측정 딜레이(DELAY) 라인(512), 중간 엘리먼트(ELEMENT)(514), 가변 딜레이(DELAY) 라인(516) 및 작동컨트롤회로(518)로 구성된다. CSD 회로(500)은 INPUT버퍼(520), OUTPUT 드라이버(522)과 기타 다른 관련 회로와 연결된 딜레이(DELAY)를 측정하고 INPUT 신호를 일치시키기 위하여 측정된 딜레이(DELAY)에 기초하여 시간이 설정된 펄스를 발생시킴으로써 INPUT 펄스에 동조된 OUTPUT 펄스를 발생시키도록 구성된다.

딜레이(DELAY)모니터 회로(510)은 최초 INPUT신호에서 선택된 기간의 전파 딜레이(DELAY)를 발생시킨다. 이러한 선택된 딜레이(DELAY)는 목표 기간에 조절될 수 있다. 본 실시예에서 이러한 딜레이(DELAY)는 INPUT버퍼(520)(d1)과 OUTPUT드라이버회로(522)(d2)와 관련된 딜레이(DELAY)을 모방하도록 선택된다. 이 딜레이(DELAY)모니터 회로(510)는 예를 들어 여러 종류의 드라이버와 버퍼 회로를 사용하여 목표 딜레이(DELAY)(d1+d2)를 유도하기 위하여 적합한 방식으로 실시된다.

딜레이(DELAY) 모니터 회로(510)을 통하여 전파한 후에 딜레이(DELAY)된 INPUT신호는 측정딜레이(DELAY)라인(512)를 통해 전파된다. 측정 딜레이(DELAY) 라인(512)는 디스큐잉(DESKEWING) 작동을 위하여 딜레이(DELAY) 시간을 측정하도록 적절히 구성되어 있다. 측정 딜레이(DELAY) 라인(512)에 의해 측정된 딜레이(DELAY)에 기초하여 CSD회로(500)은 OUTPUT신호를 INPUT신호와 동조하여 발생시킨다. 측정 딜레이(DELAY) 라인(512)는 여러 단계의 스테이지(STAGE)를 통하여 전파되며 각각의 이러한 스테이지(STAGE)는 일정한 딜레이(DELAY)시간과 연관되어 있으며 이러한 방식으로 딜레이(DELAY)를 측정할 수 있다. 예를 들어 측정딜레이(DELAY)라인(512)는 레지스터의 배열, 금속라인, 여러 시리즈의 NAND 게이트와 인버터 또는 보다 복잡한 논리 게이트 딜레이(DELAY)회로 등으로 구성된다.

측정 딜레이(DELAY) 라인(512)는 측정된 딜레이(DELAY)에 상응하는 측정된 딜레이(DELAY)신호를 적절히 발생시키며 측정된 딜레이(DELAY) 신호를 가변 딜레이(DELAY) 라인(516)에 제공한다. 본 실시예에서 예를 들면 측정 딜레이(DELAY) 라인(512)는 딜레이(DELAY)를 적절히 측정하고 측정된 딜레이(DELAY)에 신호를 발생시키기 위하여 딜레이(DELAY)에 상응하는 시간 대(對) 디지털변환을 수행하며 측정된 딜레이(DELAY) 신호를 중간 ELEMENT(514)에 제공한다. 측정된 디지털 신호는 측정 딜레이(DELAY) 라인(512)로 부터 직간접적으로 가변 딜레이(DELAY) 라인(516)에 공급될 수 있는 디지털워드로 구성된다. 본 실시예에서 측정된 딜레이(DELAY)신호는 중간 엘리먼트(ELEMENT)(514)를 경유하여 가변 딜레이(DELAY)라인(516)에 제공된다. 중간 엘리먼트(ELEMENT)(514)는 측정된 딜레이(DELAY) 신호를 저장하고 버퍼링 한다. 중간 엘리먼트(ELEMENT)(514)는 측정 딜레이(DELAY)라인(512)로부터 래치, 레지스터 또는 버퍼와 같은 가변 딜레이(DELAY) 라인(516)에 측정된 딜레이(DELAY)신호를 트랜스퍼하기 위하여 적절한 중간 엘리먼트(ELEMENT)로 구성된다. 이에 더하여 중간 엘리먼트(514)는 개별 엘리먼트(ELEMENT)로 될 수 있으며 측정 딜레이(DELAY) 라인(512) 또는 가변 딜레이(DELAY) 라인(516)으로 통합될 수 있다.

본 실시예에서 중간 엘리먼트(ELEMENT)(514)는 측정된 딜레이(DELAY)신호로 구성된 각각의 디지털워드를 수신하고 저장하도록 구성되어 있다. 예를 들어 중간 ELEMENT(514)는 디지털 정보를 저장하도록 만들어진 일반적인 캡쳐 레지스터(Capture Register) 또는 래치로 구성된다. 이에 대한 대안으로 중간 엘리먼트(ELEMENT)(514)는 디스큐잉(DESKEWING) 회로(416)이 동조 미러 딜레이(DELAY)회로 또는 기타 다른 적절한 컴포넌트로 이행된 경우에 DLL 또는 미로컨트롤회로를 초기화하는 CSD회로(500)의 어플리케이션에서 시프트 레지스터로 구성되어 있다. 가변 딜레이(DELAY)라인(516)은 중간ELEMENT(514)를 경유하여 측정 딜레이(DELAY) 라인(512)로부터 측정된 딜레이(DELAY) 신호를 수신한다. 가변 딜레이(DELAY) 라인(516)은 이 때 측정 딜레이(DELAY) 신호에 기초하여 가변 딜레이(DELAY) 신호를 발생시킨다. 에를 들어 가변딜레이(DELAY)라인(516)은 측정 딜레이(DELAY) 신호에 상응하여 딜레이(DELAY)로 특징 지워지는 가변 딜레이(DELAY) 신호를 발생시킴으로써 디지털 대(對) 시간의 컨버젼을 적절히 수행한다. 측정 딜레이(DELAY) 라인(512)와 같이 가변 딜레이(DELAY) 라인(516)은 레지스터 어래이, 금속라인, 여러 시리즈의 NAND게이트와 인버터 또는 보다 복잡한 논리 게이트 딜레이(DELAY) 회로와 같은 적절한 방식으로 실시된다. 가변딜레이(DELAY) 신호는 발생한 디스큐된 신호를 분배하기 위하여 가변 딜레이(DELAY) 라인(516)으로부터 클록(CLOCK)신호 또는 데이터 신호를 적절히 증폭시키는 OUTPUT 드라이버(522)에 제공된다.

오퍼레이션 컨트롤 회로(518)은 CSD회로(500)의 여러 다양한 오퍼레이션을 컨트롤한다. 오퍼레이션컨트롤회로(518)은 동력소모를 줄이고 소음을 감소시키도록 적절한 방식으로 CSD회로(500)의 선택된 면을 컨트롤하고 오버플로어(OVERFLOW)컨디션을 나타내도록 구성되어 있다. 예를 들어 오퍼레이션컨트롤회로(518)은 절전반응 및 넌오버플로어(Non-OVERFLOW) 반응을 포함하여 Entry Point(310)을 탐지 시에 선택된 반응을 발생시키도록 만들어져 있다.

본 발명의 여러 측면에 따라 오퍼레이션 컨트롤 회로(518)은 오버플로어(OVERFLOW) 회로를 포함한다. 오버플로어(OVERFLOW) 회로는 오버플로어(OVERFLOW) 컨디션이 발생했는지를 탐지하도록 적절히 구성되어 있다. 예를 들어 Entry Point가 오버플로어(OVERFLOW) 회로의 작동 범위 내에 있는 신호의 범주 내에 있는지를 탐지하고 이러한 적절한 범주에 따라 반응하도록 구성된다. 오버플로어(OVERFLOW) 회로는 Entry Point가 탐지되었는지를 판단하도록 적절한 신호를 모니터한다. 오버플로어(OVERFLOW) 회로는 또한 Entry Point가 탐지되었는지에 따라 오버플로어(OVERFLOW) 플래그와 같은 오버플로어(OVERFLOW) 신호를 컨트롤한다.

오버플로어(OVERFLOW) 회로는 선택된 기간동안 선택된 신호를 모니터 하도록 구성된다. 예를 들어 선택된 기간은 딜레이(DELAY)라인(512, 516)에 의한 최초 펄스를 접수한 시점으로부터 전체적인 시간 용량 또는 기타 다른 딜레이(DELAY)라인의 작동 범위 등에 상응하는 기간동안 확장된다. 이러한 선택된 기간동안 Entry Point(310)이 탐지되지 않을 경우 딜레이(DELAY) 오버플로어(OVERFLOW)가 발생하며 오버플로어(OVERFLOW) 회로는 오버플로어(OVERFLOW) 신호를 조절한다. 오버플로어(OVERFLOW) 신호는 모니터되지만, 모니터되지 않을 경우에는 오버플로어(OVERFLOW) 상태 및 반응을 확인하기 위하여 프로세서(410)과 같은 다른 시스템에 의해 수신 될 수도 있다.

예를 들어 도 6을 볼 때 본 발명의 여러 측면에 따른 오버플로어(OVERFLOW) 회로 (612)는 Entry Point(310)이 측정 딜레이 라인의 최대측정 기간내에 탐지되지 않을 경우 측정 딜레이(DELAY) 라인(512)를 모니터하고 오버플로어(OVERFLOW) 신호(618)을 활성화하도록 구성된다. 측정딜레이(DELAY)라인(512)는 병렬세그먼트(614 A-D)로 분할된다. 각 세그먼트(614A-D)는 하나 이상의 측정 딜레이(DELAY)라인(512)로 적절히 구성되며 스테이터스OUTPUT 및 클록 INPUT을 포함한다. 스테이터스 OUTPUT은 이에 상응하는 세그먼트(614A~D) 내의 모든 스테이지(STAGE)가 Entry Point(310)을 탐지 했는가에 따라 스테이터스 신호(616A-D)를 발생시키도록 구성된다. Entry Point(310)은 INPUT신호에서 적절한 특성을 포함한다. 에를 들어 Entry Point(310)이 측정 딜레이(DELAY)라인(512)의 OUTPUT에 HIGH 트랜디션을 판단할 경우 첫 번째 로직 LOW에 의해 적절히 표시된다. 따라서 측정 딜레이(DELAY) 라인(512)에 의한 딜레이(DELAY)의 성공적인 측정이 여러 세그먼트(614)의 스테이터스 신호(616)을 모니터링(MONITERING) 함으로써 탐지될 수 있다.

스테이터스 신호(616)은 알맞은 방법으로 사용되며 모든 컴퍼넌트에 의해 모니터 된다. 예를 들어 본 실시예에서 스테이터스 신호(616)은 오버플로어(OVERFLOW) 회로 (612)에 제공된다. 오버플로어(OVERFLOW) 회로(612)는 적절한 범주에 따라 측정 딜레이(DELAY) 라인(512)로부터 스테이터스 신호(616)에 상응하도록 구성된다. 본 실시예에서 오버플로어(OVERFLOW) 회로 (612)는 Entry Point가 탐지되었는지를 결정하기 위하여 여러 세그먼트로부터 스테이터스 신호(616)을 수신한다. 오버플로어(OVERFLOW) 회로 (612)는 Entry Point가 탐지되었는지에 따라 오버플로어(OVERFLOW) 플래그와 같은 오버플로우 신호(618)을 통제한다. 오버플로어(OVERFLOW) 회로(612)는 측정 딜레이(DELAY) 라인(512)의 전체 지속 용량에 상응하는 기간동안 측정 딜레이(DELAY) 라인(512)에 의해 지체된 펄스를 접수한 때로부터 확장하는 선택된 기간동안에 스테이터스 신호 (616)를 모니터하도록 구성된다. 스테이터스 신호 (616)이 선택된 기간동안 Entry Point(310)이 없었으며 오버플로어(OVERFLOW) 컨디션이 발생했음을 나타내면 오버 플로어 회로(612)는 오버플로어(OVERFLOW) 신호(618)을 적절히 조절한다. 오버플로어(OVERFLOW) 신호(618)은 오버플로어(OVERFLOW) 상태와 반응을 규정하기 위하여 프로세서(410)과 같은 다른 시스템에 의하여 모니터 된다.

오버플로어(OVERFLOW) 회로(612)는 오버플로어(OVERFLOW)가 발생했음을 탐지하기 위하여 적절한 신호 및 컴포넌트와 연결되어 작동되고 오버플로어(OVERFLOW) 신호 (618)을 발생시키도록 구성된다. 예를 들어 오버플로어(OVERFLOW) 회로(612)는 다른 컴포넌트의 OUTPUT신호 내에서 오버플로어(OVERFLOW) 신호(618)을 발생시킨다. 그 결과로 독립된 오버플로어(OVERFLOW) 신호(618)이 제공되지는 않지만 그 대신에 다른 컴포넌트의 OUTPUT으로 통합된다.

예를 들어 디스큐잉(DESKEWING) 회로 (416)의 중간 ELEMENT(514)는 오버플로어(OVERFLOW) 신호(618)을 발생시키기 위하여 오버플로어(OVERFLOW) 회로 (612)와 연결하여 작동한다. 도 8-A에서 본 발명의 여러 측면에 따른 중간 ELEMENT는 시프트 레지스터(810)과 같은 레지스터를 포함하며 오버플로어(OVERFLOW) 회로(612)는 레지스터 OUTPUT을 컨트롤한다. 중간 ELEMENT는 적절히 다수의 셀(514)를 구성한다. 시프트 레지스터 (810)은 일반적인 시프트 레지스터와 같이 정보를 저장하기 위하여 회로를 구성한다. 시프트 레지스터(810)은 다수의 레지스터(812)를 구성한다.

오버플로어(OVERFLOW) 회로(612)는 필 회로(Fill Circuit)를 적절히 구성하며 필회로는 로직 HIGH와 같은 선택된 값으로 하나 이상의 레지스터 셀(812)의 내용이 선택적으로 설정되도록 한다. 필회로는 오버플로어(OVERFLOW) 신호를 발생시킬 수 있도록 적절한 방식으로 실시되며 예를 들어 필회로는 오버플로어(OVERFLOW)를 탐지 시에 선택된 값을 특정한 레지스터 셀(812)에 저장하도록 구성된다.

본 실시예에서 필회로는 레지스터 셀(812)의 내용을 컨트롤하기 위하여 다수의 스테이지(STAGE)(814)로 구성된다. 각각의 필회로 스테이지(STAGE)(814)는 이에 상응하는 레지스터 셀(812)와 적절히 결합하여 작동한다. 여전히 도 8A를 참고하여 시프트 레지스터 셀(812)는 기본적인 필회로 스테이지(STAGE)(814)에 결합된다. 시프트 레지스터 셀(812)는 우측으로 레지스터 셀의 OUTPUT에 연결되는 RIGHT IN INPUT을 포함하며 왼쪽으로는 레지스터 셀의 OUTPUT과 연결되는 LEFT IN INPUT을 포함한다. 시프트 레지스터 셀 (812)는 측정 딜레이(DELAY) 라인(512)의 상응하는 스테이지(STAGE)로부터 INPUT을 받아들이기 위하여 측정 딜레이(DELAY) 라인 INPUT을 포함한다.

필 회로 스테이지(STAGE) 회로 (814)는 필 회로 스테이지(STAGE) 회로(814)를 작동시키도록 컨트롤 신호(FILL)에 반응한다. 컨트롤 신호가 비활성화되면 두 개의 트랜지스터(820, 822)이 꺼지게 되며 필회로 스테이지(STAGE)(814)로부터 시프트 레지스터 셀(814)를 절연시킨다. 컨트롤 신호가 활성화되면 트랜지스터(820, 822)이 로직 HIGH 신호가 RIGHT IN INPUT으로 가정될 때 활성화된다. 따라서 로직 HIGH Entry Point가 탐지되고 우측으로 레지스터 셀(812)이 저장되면 RIGHT IN, LEFT IN 또는 측정 딜레이(DELAY) 라인 INPUT에서의 INPUT과 상관없이 이것은 다음 번 시프트 레지스터 셀 (812)의 넌인버팅(Non-Inverting) OUTPUT을 로직 HIGH로 돌리게 된다.

필 회로(814)는 목표 값을 저장하고 목표 오버플로어(OVERFLOW) 신호를 발생시키는 절적한 방식으로 실시된다. 예를 들어 도 8B를 볼 때 교류 필 회로(814) 스테이지(STAGE)는 시프트 레지스터 셀(812) 의 인버터 중 하나 대신에 NAND 게이트(824)로 구성된다. NAND 게이트(824)의 두 번째 INPUT은 오른쪽으로 시프트 레지스터 셀(812)를 INPUT하는 것과 관련된다. 따라서 이전 시프트 레지스터 셀의 넌인버팅 OUTPUT이 로직 LOW이면 본 시프트 레지스터 셀(812)는 선택된 RIGHT IN, LEFT IN 또는 측정 딜레이(DELAY) 라인 INPUT으로부터 받은 값에 상응하게 저장된다. 이전 시프트 레지스터 셀의 넌인버팅 OUTPUT이 로직 HIGH 이면 NAND 게이트(824)의 넌 인버팅 OUTPUT은 로직 HIGH가 된다. 인버팅 OUTPUT으로부터 로직 LOW 신호는 RIGHT IN INPUT 위치에서 왼쪽으로 다음 레지스터 셀에 제공되며. 따라서 로직 HIGH 값이 왼쪽으로 레지스터 셀 (812)를 넘어서 전파하게 된다.

필 회로(814)는 시프트 레지스터(810)의 나머지 레지스터 셀(812)를 통하여 로직 HIGH 값을 전파한다. 이 결과로 필 회로(814)는 오버플로어(OVERFLOW)가 마지막 시프트 레지스터 셀(812)에 의해 표시된다는 것을 보장한다. Entry Point(310)이 탐지될 경우 로직 HIGH 값은 마지막 시프트 레지스터 셀(812)까지 전파된다. 그 반면에 Entry Point(310)이 적절한 작동 범위 내에서 탐지되지 않고 오버플로어(OVERFLOW)가 발생하면 모든 시프트 레지스터 셀(812)는 로직 LOW 값을 갖게 된다. 따라서 전체 측정 딜레이(DELAY) 라인(512) 기간에 상응하여 타이머가 종료하는 경우 선택된 기간의 끝에 마지막 시프트 레지스터 셀(812)만을 접근하게 하여 오버플로어(OVERFLOW)를 탐지할 수 있다. 마지막 시프트 레지스터 셀 (812)가 로직 HIGH 값을 가지면 Entry Point(310)이 탐지되고 그렇지 않으면 Entry Point가 탐지되지 않으며 오버플로어(OVERFLOW)가 일어난다. 따라서 마지막 시프트 레지스터 셀(812)는 오버플로어(OVERFLOW) 신호를 제공한다.

오퍼레이션 컨트롤 회로(518)은 중간 ELEMENT를 넘어서서 선택된 값을 전파하기 위하여 적절한 방식으로 구성된다. 예를 들어 오퍼레이션 컨트롤회로(518)은 중간 ELEMENT(514)의 내용을 바꾸지 않고서 중간 ELEMENT(514)의 OUTPUT을 바꿀 수 있다. 예를 들어 도 9를 보면 변경 가능한 필회로(814)의 실시예는 다수의 OR 게이트로 구성된다. 첫 번째 OR 게이트의 INPUT은 이에 상응하는 레지스터 셀(812)의 OUTPUT에 연결되며 두 번째 INPUT은 이 전의 OR 게이트의 OUTPUT에 연결된다. 최초 OR 게이트의 두 번째 INPUT은 로직 LOW 신호에 연결된다. 이러한 구성에서 Entry Point(310)의 탐지에 상응하여 첫 번째 로직 HIGH가 시프트 레지스터(810)의 OUTPUT이 될 때까지 OR 게이트의 OUTPUT은 로직 LOW가 된다. 첫 번째 로직 HIGH 값이 시프트 레지스터(810)에 놓이면 OUTPUT 정착시간에 따라 이에 상응하는 OR 게이트의 OUTPUT과 각각의 OR 게이트가 로직 HIGH 값으로 운영된다. 따라서 입력신호를 받은 이후에 충분한 시간이 측정 딜레이(DELAY) 라인(512)의 최대시간을 초과하는 것과 같이, 적절한 시간에 최종 레지스터 셀(812)를 접근시킴으로써 오버플로어(OVERFLOW) 컨디션을 단독으로 탐지할 수 있다.

교류 오퍼레이션 컨트롤 회로(518)은 유사한 결과를 얻을 수 있도록 실행된다. 예를 들어 도 10을 볼 때 필(FILL)회로(814)를 NAND 게이트와 인버터를 사용하여 실행 할 수 있다. 각각의 NAND 게이트는 이에 상응하는 레지스터 셀(812)의 인버팅 OUTPUT에 첫 번째 INPUT이 연결되도록 하고 상응하는 인버터를 통하여 이전의 NAND 게이트의 OUTPUT에 두 번째 INPUT이 연결되도록 한다. 최초 NAND 게이트의 두 번째 INPUT이 로직 HIGH 신호에 연결된다. 도 9의 OR 게이트 구성과 같이 이번 구성에서도 NAND 게이트의 OUTPUT은 Entry Point(310)의 탐지에 상응하여 첫 번째 로직 HIGH가 레지스터(810)에 저장될 때까지 로직 LOW가 된다. 첫 번째 로직 HIGH값이 레지스터(810)에 입력될 때 상응하는 NAND 게이트의 OUTPUT과 필회로(814)의 각각 다음에 오는 NAND 게이트의 OUTPUT이 로직 HIGH로 전환된다.

오퍼레이션 컨트롤 회로(518)은 디스큐잉(DESKEWING) 회로(416)의 동력소모를 줄이도록 구성된다, 예를 들어 오퍼레이션 컨트롤 회로(518)은 측정 딜레이(DELAY) 라인(512), 중간 ELEMENT(514) 및 가변 딜레이(DELAY) 라인(516)과 같은 CSD회로(500)의 부품에 제공되는 신호를 선택적으로 ON OFF하도록 하는 클록(CLOCK)선택 회로를 포함한다. 도 6을 다시 참조하여 클록(CLOCK) 선택 회로(610)의 기본 실시예는 여러 세그먼트(614)로부터 나온 상태신호(616)과 연계하여 작동한다. 클록(CLOCK)선택회로(610)은 동력을 절약하고 소음을 줄이기 위하여 상태신호(616)에 반응한다.

본 실시예에서 클록(CLOCK)선택회로(610)은 상태신호(616)이 Entry Point가 탐지됐음을 나타날 때에 하나 이상의 세그먼트(614)에 제공된 클록(CLOCK)신호(620)을 차단하도록 구성된다. 클록(CLOCK)선택회로(610)은 각각의 세그먼트(614A-D)에 상응하는 논리 NAND 게이트(622A-D)를 가지고 있는 논리시스템으로 적절히 구성된다. 각각의 NAND 게이트(622A-D)는 상응하는 세그먼트(614A~D)에 대하여 클록(CLOCK)신호(620)과 상태신호(616A-D)를 수신한다. 게이트(622)의 OUTPUT은 상응하는 세그먼트(614A~D)의 클록(CLOCK) INPUT에 연결된다. 따라서 세그먼트(614A-D)에 의해 Entry Point가 탐지되지 않았다는 것을 나타내는 상태신호가 로직 HIGH일 경우 클록(CLOCK)신호(620)은 게이트(622)에 의해 세그먼트(614)로 전송된다. Entry Point가 탐지되면 세그먼트(614)가 세그먼트(614)에 제공되는 클록(CLOCK) 신호(620)을 중지시키면서 상태신호 로직 LOW 상태로 만든다.

클록(CLOCK) 선택 회로(610) 또한 CSD회로(500)의 작동을 컨트롤하기 위하여 오버플로어(OVERFLOW) 회로(612)와 연계되어 작동하도록 적절히 구성되어 있다. 예를 들어 클록(CLOCK) 선택회로(610)은 오버플로어(OVERFLOW) 회로(612)로부터 나오는 신호에 따라 측정 딜레이(DELAY) 라인(512)에 제공되는 클록(CLOCK)신호(620)을 차단하도록 구성되어 있다. 클록(CLOCK) 선택 회로(610)은 각각의 세그먼트(614)에 연결되어 있는 세 개의 INPUT 논리 NAND 게이트(622)을 가지고 있는 논리 시스템으로 구성된다. 각각의 NAND 게이트(622)는 상응하는 세그먼트(614)에 대하여 시스템 클록(CLOCK)신호(620)과 상태신호(616)을 가지며 게이트(622)의 OUTPUT은 상응하는 세그먼트(614)의 클록(CLOCK)INPUT에 연결된다. 각각의 NAND 게이트(622)의 세 번째 INPUT은 오버플로어(OVERFLOW) 회로(612)로부터 나온 클록(CLOCK) 컨트롤 신호(624)를 수신한다.

클록(CLOCK)선택회로(610)은 적절한 범주에 따라 반응한다. 본 실시예에서 오버플로어(OVERFLOW) 회로(612)는 Entry Point을 탐지 시에 선택된 세그먼트(614)를 차단하기 위하여 클록(CLOCK)선택회로(610)에 적절히 신호한다. 특히 오버플로어(OVERFLOW) 회로(612)는 세그먼트(614)로부터 나온 상태신호(616)을 모니터하며 세그먼트(614) 중 하나의 세그먼트에 의해 Entry Point가 탐지되면 측정 딜레이(DELAY) 라인(512)에 있는 모든 다음 번 세그먼트(614) 대하여 클록(CLOCK) 컨트롤 신호(624)를 로직 LOW 상태로 만든다. 클록(CLOCK) 컨트롤 신호(624)를 로직 LOW 상태로 만드는 것은 특정 세그먼트(614)에 제공된 클록(CLOCK)신호(620)을 차단하게 하며 따라서 관련된 세그먼트(614) 각각에 대하여 동력소모를 줄이고 소음발생을 줄이게 된다.

작동 시에 본 실시예의 디스큐잉(DESKEWING) 회로(416)는 Entry Point(310)을 탐지하고 측정 딜레이(DELAY) 라인(512)의 나머지 세그먼트(614)에 자동적으로 클록(CLOCK)신호를 종결시키게 된다. Entry Point(310)이 탐지되지 않는 경우 디스큐잉(DESKEWING) 회로(416)은 Entry Point(310)이 탐지되지 않았다는 것을 나타내는 오버플로어(OVERFLOW) 신호를 조절한다. 예를 들어 도 7을 참조하여 도 6과 연계하여 기술된 디스큐잉(DESKEWING)회로(416)은 버퍼(520, 스텝 710) 에 의해 클록(CLOCK) 제너래이터(114)로부터 나온 입력신호를 최초에 접수함으로써 디스큐잉(DESKEWING) 프로세서(700)을 수행한다. 입력신호는 선택된 기간(스텝 712)의 전파 딜레이(DELAY)를 유발하는 딜레이(DELAY) 모니터(510)에 전송된다. 딜레이(DELAY) 모니터 회로(510)으로부터 나온 딜레이(DELAY)된 신호는 Entry Point(310)에 대한 신호를 모니터하기 위하여 딜레이(DELAY) 측정라인(512)에 제공된다.

본 신호는 최초에 첫 번째 세그먼트(614A)(스텝 714)에 입력된다. 특정 세그먼트(스텝 716)에서 Entry Point(310)이 탐지되지 않으면 본 신호는 다음번 세그먼트(614B, 스텝 718)에 전파된다. 그 반면에 세그먼트(614)에 있는 스테이지(STAGE)(210)이 Entry Point(310)을 탐지하면 Entry Point(310, 스탬 720)의 탐지를 나타내는 상태신호(616)을 조절한다. 상태신호(616)이 Entry Point(310)의 탐지를 나타내면 오버플로어(OVERFLOW) 회로(612)는 상태신호(616)을 접수하고 절적한 범주에 따라 반응한다. 예를 들어 본 실시예에서 오버플로어(OVERFLOW) 회로(612)는 오버플로어(OVERFLOW)가 나타나지 않았음(스텝 722)을 나타내는 오버플로어(OVERFLOW) 신호(618)을 조절한다. 이에 더하여 오버플로어(OVERFLOW) 회로(612)는 측정 딜레이(DELAY) 라인(512, 스텝 724)의 다음번 세그먼트(614)에 클록(CLOCK)신호를 종결시키는 클록(CLOCK)선택회로(610)에 이 신호를 제공한다. 이 신호가 Entry Point(310)을 탐지(스텝 726)하지 않고 측정 딜레이(DELAY) 라인(512)를 통하여 전파된 경우 오버플로어(OVERFLOW) 회로(612)는 예를 들어 오버플로어(OVERFLOW) 플래그를 설정하는 등의 방식으로 오버플로어(OVERFLOW) 신호(618, 스텝 728)을 사용하여 오버플로어(OVERFLOW) 을 나타낸다.

Entry Point(310)이 탐지되면 측정 딜레이(DELAY) 라인(512)는 측정된 딜레이(DELAY)에 상응하는 측정 딜레이(DELAY) 신호를 발생시키고 이 신호를 중간 ELEMENT(514)에 제공한다. 중간 ELEMENT(514)는 측정 딜레이(DELAY) 신호에 상응하여 이 딜레이(DELAY)를 따라서 가변 딜레이(DELAY) 신호를 발생시키는 가변 딜레이(DELAY)라인(516)에 측정 딜레이(DELAY) 신호를 제공한다. 가변 딜레이(DELAY) 신호는 증폭되며 OUTPUT 드라이버 회로(522)에 의해 분배된다. 오퍼레이션 컨트롤 회로(518)은 본 실시예의 여러 측면에 따라 디스큐잉(DESKEWING) 회로(416)의 다른 컴포넌트에 의해 발생하는 소음을 줄이고 동력를 절약하는 방식으로 구성되어 있다. 예를 들어 오퍼레이션 컴포넌트(518)은 Entry Point(310)이 탐지될 경우 가변 딜레이(DELAY) 라인(516)에 적용된 클록(CLOCK) 신호를 종료하도록 구성되어 있다. 오퍼레이션 컨트롤회로(518)은 측정 딜레이(DELAY) 신호를 받아들이도록 중간 ELEMENT(514)에 적절히 연결되어 있으며 가변 딜레이(DELAY) 라인(516)에 제공된 클록(CLOCK)신호를 컨트롤하기 위하여 가변 딜레이(DELAY) 라인(516)에도 연결되어 있다.

도 11을 참조하여 볼 때 가변 딜레이(DELAY) 라인(516)은 목표 딜레이(DELAY)를 만들어 내기 위해 병렬 스테이지(STAGE)로 적절히 구성되어 잇다. 가변 딜레이(DELAY) 라인(516)의 각각의 스테이지(STAGE)는 한 쌍의 NAND 게이트(1110, 1112)와 같은 일반적인 딜레이(DELAY) 스테이지(STAGE)(1108)로 구성되어 있다. 첫 번째 NAND 게이트(1110)은 가변 딜레이(DELAY) 신호를 전파하는 것을 접수하도록 이전의 스테이지(STAGE)(1108)에 첫 번째 INPUT을 연결시키고 두 번째 INPUT은 클록(CLOCK)선택회로(610)에 연결시킨다. 클록(CLOCK)선택회로(610)은 선택 범위에 따라 첫 번째 NAND 게이트(1110)에 클록(CLOCK)신호를 제공한다. 스테이지(STAGE)(1108)의 두 번째 NAND 게이트(1112)은 첫 번째 NAND 게이트(1110)의 OUTPUT에 첫 번째 INPUT을 연결하고 있다. 두 번째 NAND 게이트(1112) 또한 시프트 레지스터(810)의 레지스터 셀(812)에 상응하는 인버팅 OUTPUT과 같은 중간 ELEMENT(514) 상응부의 인버팅 OUTPUT에 연결된 두 번째 INPUT을 포함한다.

클록(CLOCK)신호는 Entry Point(310)이 탐지되는 경우 클록(CLOCK)을 첫 번째 NAND 게이트(1110)에서 종료시키기 위하여 적당한 범주에 따라 첫 번째 NAND 게이트(1110)에 전달된다. 본 실시예에서 상응하는 레지스터 셀(812C)가 로직 HIGH 값을 가지고 이 전의 레지스터 셀 (812B)가 로직 LOW 값을 가지면 Entry Point(310)이 탐지된다. 본 실시예에서 클록(CLOCK)선택회로(610)은 NAND 게이트(1116)의 OUTPUT이 가변 딜레이(DELAY) 라인 스테이지(STAGE)의 상응하는 첫 번째 NAND 게이트 (1110)의 INPUT에 연결되도록 하기 위하여 병렬 NAND 게이트(1116)으로 구성된다. 각각의 클록(CLOCK)선택 회로(610) NAND 게이트 (1116)의 첫 번째 INPUT이 클록(CLOCK) 제너fp이터(414)로부터 발생한 시스템 클록(CLOCK)신호로 연결된다. 각각의 클록(CLOCK)선택 회로(610) NAND 게이트 (1116)의 두 번째 및 세 번째 INPUT은 시프트 레지스터(810)의 OUTPUT과 중간 ELEMENT(514)의 이전 스테이지(STAGE)의 인버팅 OUTPUT에 각각 연결된다. 이러한 구성에서 Entry Point(310)에 상응하는 가변 딜레이(DELAY) 라인(516)의 스텝만이 가변 딜레이(DELAY) 신호를 초기화 할 수 있다. 따라서 클록(CLOCK)신호는 Entry Point에 상응하는 스테이지(STAGE)에 대하여 가변 딜레이(DELAY) 라인(516)에 제공되기만 한다. 다음 스테이지(STAGE)에 대한 클록(CLOCK)신호는 종결된다.

여러 실행 과정에서 중간 ELEMENT(514), 오퍼레이션 컨트롤회로(518) 및 가변 딜레이(DELAY) 라인(516)은 제공된 신호 및 관련 명령에 기초하여 데이터 값을 조정하기 위하여 설정 시간을 필요로 한다. 예를 들어 중간 ELEMENT(514)가 시프트 레지스터(810)을 포함하고 있는 도 11의 실시예에서 Entry Point(310) 이후에 나타나는 모든 토글링(TOGGLING) 스테이지(STAGE)는 종료된다. 시프트 LEFT 명령이 내려지면 이 후의 비트(bit)는 OUTPUT의 폴링엣지(falling edge) 상에서 듀티싸이클(duty cycle) 에러를 유발하면서 정확히 사전에 조정될 수 없다.

디스큐잉(DESKEWING) 회로(416)은 이러한 중요한 문제점을 수정하도록 구성되어 있다. 예를 들어 도 11을 볼 때 도 11의 클록(CLOCK)선택회로(610)은 각각의 클록(CLOCK)선택회로(610) NAND 게이트(1116)의 입력 값이 이전의 관련된 두 개의 셀에 선행하는 시프트 레지스터 (810)의 인버팅 OUTPUT에 연결되도록 재구성 될 수 있다. 이 구성에서 Entry Point(310)에 부가되는 가변 딜레이(DELAY) 라인(516) 스테이지(STAGE)는 딜레이(DELAY) 스테이지(STAGE)를 사전에 조정하기 위하여 클록(CLOCK)신호를 받는다. 시프트 LEFT 명령이 주어지면 가변 딜레이(DELAY) 라인 (516)은 듀티싸이클 에러가 발생하지 않도록 적절히 사전에 조정된다.

본 발명은 여러 가지 선호되는 실시예를 참조하여 기술되었다. 본 발명의 범위 내에서 기본적인 실시예에 대한 수정 및 보완이 이루어 질 수 있다. 본 발명에 대한 이러한 수정 및 보완 내용은 첨부할 청구항에 기술하도록 하겠다.

Claims (41)

1. INPUT 신호를 수신하고 측정된 딜레이(DELAY) 신호를 발생시키도록 구성된 딜레이(DELAY) 측정 회로와;

   상기 측정된 딜레이(DELAY) 신호를 수신하고 (a) 상기 측정 딜레이(DELAY) 신호에서 오버플로어(OVERFLOW) 컨디션을 탐지하거나 (b) 상기 측정된 딜레이(DELAY) 신호에서 Entry Point을 탐지하고 상기 Entry Point의 탐지에 따라 신호를 종료하는 것 중 하나를 수신하도록 구성된 오퍼레이션 컨트롤회로를 포함하는 것을 특징으로 하는 메모리.
2. 제 1항에 있어서,

   상기 딜레이(DELAY) 측정 회로는

   상기 INPUT신호에 있어서 딜레이(DELAY)를 측정하고 상기 INPUT 신호 상의 딜레이(DELAY)에 따라 상기 측정된 딜레이(DELAY) 신호를 발생시키도록 구성된 측정 딜레이(DELAY) 라인과;

   상기 측정된 딜레이(DELAY) 신호를 수신하고 상기 측정된 딜레이(DELAY)신호에 따라 동조화된 신호를 발생시키도록 구성된 가변 딜레이(DELAY)를 포함하는 것을 특징으로 하는 메모리.
3. 제 2항에 있어서,

   상기 측정 딜레이 라인은 상기 측정된 딜레이(DELAY) 신호에서 Entry Point를 탐지하였을 때 상태신호를 발생시키도록 구성되고;

   상기 오퍼레이션 회로는 상기 상태신호를 수신하고 상기 상태신호에 따라 오버플로어(OVERFLOW) 신호를 조절하도록 구성되는 것을 특징으로 하는 메모리.
4. 제 2항에 있어서,

   상기 측정 딜레이(DELAY) 라인은 하나 이상의 스테이지(STAGE)를 포함하고;

   상기 오퍼레이션 컨트롤 회로는 상응하는 측정 딜레이(DELAY) 라인 스테이지(STAGE)에 연결되어 최소 일정부분에 상기 측정된 딜레이(DELAY) 신호를 받아들이는 각각의 오퍼레이션 컨트롤 회로 스테이지(STAGE)와 상기 오퍼레이션 컨트롤 회로 스테이지(STAGE)중 하나가 최종 스테이지(STAGE)이며 상기 최종 스테이지(STAGE)가 오버플로어(OVERFLOW) 컨디션의 탐지에 따라 오버플로어(OVERFLOW) 신호를 발생시키는 스테이지(STAGE) 중 하나 이상을 포함하는 것을 특징으로 하는 메모리.
5. 제 4항에 있어서,

   상기 오퍼레이션 컨트롤 회로는 상기 오버플로어(OVERFLOW) 컨디션 탐지 시에 상기 최종 스테이지(STAGE)에 선택된 값을 저장하도록 구성되는 것을 특징으로 하는 메모리.
6. 제 4항에 있어서,

   상기 오퍼레이션 컨트롤 회로는 상기 오버플로어(OVERFLOW) 컨디션의 탐지에 따라 선택된 OUTPUT을 가변 딜레이(DELAY) 라인에 공급하도록 구성되는 것을 특징으로 하는 메모리.
7. 제 6항에 있어서,

   상기 오퍼레이션 컨트롤 회로는

   상기 측정된 딜레이(DELAY) 신호의 첫 번째 부분에 따라 첫째로 선택된 OUTPUT을 가변 딜레이(DELAY)에 제공하고;

   상기 오버플로어(OVERFLOW) 컨디션의 탐지에 따라 두 번째 선택된 OUTPUT을 가변 딜레이 라인에 제공하도록 구성되는 것을 특징으로 하는 메모리.
8. 제 1항에 있어서,

   상기 오퍼레이션 컨트롤 회로는 상기 오버플로어(OVERFLOW) 컨디션의 탐지에 따라 오버플로어(OVERFLOW) 신호를 조절하도록 구성된 오버플로어(OVERFLOW) 회로를 포함하는 것을 특징으로 하는 메모리.
9. 제 1항에 있어서,

   상기 오퍼레이션 컨트롤 회로는 상기 Entry Point의 탐지에 따라 클록(CLOCK)신호를 상기 딜레이(DELAY) 측정 회로의 선택된 부분에 종결하도록 구성된 클록(CLOCK) 선택 회로를 포함하는 것을 특징으로 하는 메모리.
10. 제 9항에 있어서,

    상기 딜레이(DELAY) 측정 회로는 한개 이상의 OUTPUT 스테이지(STAGE)를 포함하고;

    각각의 클록(CLOCK)선택 회로 스테이지(STAGE)가 이에 상응하는 OUTPUT 스테이지(STAGE)에 연결될 때에 상기 클록(CLOCK)선택 회로는 하나 이상의 컨트롤 스테이지(STAGE)를 포함하는 것을 특징으로 하는 메모리.
11. 제 9항에 있어서,

    상기 클록(CLOCK)선택 회로는 상기 측정된 딜레이(DELAY) 신호를 수신하고 상기 측정된 딜레이(DELAY) 신호에 있어서 상기 Entry Point을 탐지하며 상기 Entry Point의 탐지에 따라 상기 딜레이(DELAY) 측정회로의 선택된 부분에 클록(CLOCK)신호를 종료시키도록 구성되는 것을 특징으로 하는 메모리.
12. 최초 입력 신호에 따라 딜레이된 입력신호를 발생시키도록 구성된 딜레이 모니터 회로와;

    상기 딜레이된 INPUT 신호를 수신하고 상기 딜레이된 입력신호에 따라 측정된 딜레이(DELAY) 신호를 발생시키도록 구성되고 상기 딜레이(DELAY) 모니터 회로에 연결된 측정 딜레이(DELAY)라인과;

    상기 측정 딜레이(DELAY)라인에 연결되고 상기 측정된 딜레이(DELAY) 신호를 받아들이도록 구성된 중간 ELEMENT와;

    상기 중간 ELEMENT에 연결되고 상기 측정된 딜레이(DELAY) 신호를 받아들이도록 구성된 가변 딜레이(DELAY) 라인과;

    상기 측정 딜레이(DELAY) 라인, 중간 ELEMENT, 가변 딜레이(DELAY) 라인 중 최소 하나에 연결되고, 상기 Entry Point의 탐지에 따라 오버플로어(OVERFLOW) 신호를 조절하도록 구성된 오버플로어(OVERFLOW) 회로와 상기 측정 딜레이(DELAY)라인, 중간 ELEMENT와 가변 딜레이(DELAY) 라인 중 최소 하나의 선택된 부분에 상기 Entry Point의 탐지에 따라 클록(CLOCK) 신호를 종결 시키도록 구성된 클록(CLOCK) 선택 회로를 포함하며, 측정된 딜레이(DELAY) 신호에 있어서 Entry Point을 탐지하도록 구성된 오퍼레이션 컨트롤 회로를 포함하는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
13. 제 12항에 있어서,

    상기 측정 딜레이 라인은 상기 Entry Point의 탐지 시에 상태신호를 발생시키도록 구성되고;

    상기 오버 플로어 회로는 상기 상태신호를 수신하고 상태신호에 따라 상기 오버플로어(OVERFLOW) 신호를 조절하도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
14. 제 12항에 있어서,

    상기 중간 엘리먼트는 하나 이상의 스테이지(STAGE)를 포함하고;

    상기 오버 플로우 신호는 상기 중간 ELEMENT 스테이지(STAGE)중 하나에 의해 제공된 OUTPUT신호를 포함하는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
15. 제 14항에 있어서,

    상기 오버플로어(OVERFLOW) 회로는 상기 OUTPUT 신호를 제공하는 상기 중간 ELEMENT 스테이지(STAGE)에 있어서 선택된 값을 저장하도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
16. 제 12항에 있어서,

    상기 오퍼레이션 컨트롤 회로는 상기 중간 ELEMENT로부터 OUTPUT 신호를 수신하고;

    상기 Entry Point의 탐지에 따라 상기 가변 딜레이(DELAY) 라인에 선택된 OUTPUT을 제공하도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
17. 제 16항에 있어서,

    가변 딜레이(DELAY) 라인은 하나 이상의 스테이지(STAGE)를 포함하고;

    상기 오퍼레이션 컨트롤 회로는 상기 Entry Point의 탐지에 따라 첫 번째 선택된 OUTPUT을 상기 가변 딜레이(DELAY) 라인 스테이지(STAGE)의 첫 번째 세트에 제공하고 두 번째 선택된 OUTPUT을 상기 가변 딜레이(DELAY) 라인 스테이지(STAGE)의 두 번째 세트에 제공하도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
18. 제 12항에 있어서,

    상기 오버플로어(OVERFLOW) 회로는 상기 측정된 딜레이(DELAY) 신호에서 상기 Entry Point을 탐지했을 때 클록(CLOCK) 컨트롤 신호를 발생시키도록 구성되고;

    상기 클록(CLOCK) 선택 회로는 상기 클록(CLOCK) 컨트롤 신호에 반응하여 상기 측정 딜레이(DELAY) 라인, 중간 ELEMENT 및 가변 딜레이(DELAY) 라인 중 최소 하나의 선택된 부분에 상기 클록(CLOCK)신호를 종결시키도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
19. 제 12항에 있어서,

    상기 측정 딜레이(DELAY) 라인, 중간ELEMENT 및 가변 딜레이(DELAY) 라인 중 최소 하나는 하나 이상의 OUTPUT 스테이지(STAGE)를 포함하고;

    상기 클록(CLOCK) 선택 회로는 하나 이상의 컨트롤 스테이지(STAGE)를 포함하는데 각각의 클록(CLOCK)선택 회로 컨트롤 스테이지(STAGE)는 상응하는 OUTPUT 스테이지(STAGE)에 연결되어 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
20. 제 12항에 있어서,

    상기 클록(CLOCK)선택 회로는 상기 중간 ELEMENT로부터 상기 측정된 딜레이(DELAY) 신호를 수신하고 상기 측정된 딜레이(DELAY) 신호에서 상기 Entry Point을 탐지하며 상기 Entry Point의 탐지에 따라 상기 가변 딜레이(DELAY) 라인의 선택된 부분에 상기 클록(CLOCK) 신호를 종결시키도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING)회로를 가진 메모리.
21. 프로세서와;

    상기 프로세서에 연결되며 클록(CLOCK)신호를 발생시키도록 구성된 클록(CLOCK) 제너레이터와;

    상기 프로세서와 상기 클록(CLOCK) 제너레이터에 연결된 메모리와 디스큐잉(DESKEWING) 회로를 포함하고, 상기 디스큐잉(DESKEWING) 회로는 상기 클록(CLOCK)신호와 딜레이된 INPUT 신호를 수신하고 측정된 딜레이(DELAY) 신호를 발생시키도록 구성된 딜레이(DELAY) 측정회로와; (a) 상기 측정된 딜레이(DELAY) 신호에 있어서 오버플로어(OVERFLOW) 컨디션을 탐지하고 오버플로어(OVERFLOW) 신호를 조절하며 (b) 상기 측정된 딜레이(DELAY) 신호에 있어서 Entry Point을 탐지하고 상기 클록(CLOCK)신호를 컴포넌트에 종결시키는 것 중 최소 하나로 구성되며 컴포넌트를 가지고 있는 오퍼레이션 컨트롤 회로를 포함하는 것을 특징으로 하는 전자 시스템.
22. 제 21항에 있어서,

    상기 딜레이(DELAY) 측정 회로는 상기 Entry Point의 탐지시에 상태 신호를 발생시키도록 구성된 측정 딜레이(DELAY) 라인을 포함하고;

    상기오퍼레이션 컨트롤 회로는 상기 상태 신호에 따라 상기 상태 신호를 수신하고 상기 오버플로어(OVERFLOW) 신호를 조절하도록 구성되는 것을 특징으로 하는 전자 시스템.
23. 제 21항에 있어서,

    상기 메모리는 하나 이상의 스테이지(STAGE)를 가지는 중간 ELEMENT를 포함하고;

    상기 오버플로어(OVERFLOW) 신호는 상기 중간 ELEMENT 스테이지(STAGE) 중 하나에 의해 제공된 OUTPUT 신호를 포함하는 것을 특징으로 하는 전자 시스템.
24. 제 23항에 있어서,

    상기 오버플로어(OVERFLOW) 회로는 상기 OUTPUT신호를 제공하는 상기 중간 ELEMENT 스테이지(STAGE)에 선택된 값을 저장하도록 구성되는 것을 특징으로 하는 전자 시스템.
25. 제 21항에 있어서,

    상기 오퍼레이션 컨트롤 회로는

    상기 딜레이(DELAY) 측정 회로로부터 OUTPUT 신호를 수신하고;

    상기 오버플로어(OVERFLOW) 컨디션의 탐지에 따라 상기 오버플로어(OVERFLOW) 신호를 포함하는 선택된 OUTPUT을 제공하도록 구성되는 것을 특징으로 하는 전자 시스템.
26. 제 21항에 있어서,

    상기 딜레이(DELAY) 측정 회로는 하나 이상의 스테이지(STAGE)를 가지고 있는 가변 딜레이(DELAY) 라인을 포함하고;

    상기 Entry Point의 탐지에 따라 상기 오퍼레이션 컨트롤 회로는 첫 번째 선택된 OUTPUT을 상기 가변 딜레이(DELAY) 라인 스테이지(STAGE)의 첫 번째 세트에 제공하며 두 번째 선택된 OUTPUT을 상기 가변 딜레이(DELAY) 라인 스테이지(STAGE)의 두 번째 세트에 제공하도록 구성되는 것을 특징으로 하는 전자 시스템.
27. 제 21항에 있어서,

    상기 딜레이(DELAY) 측정 회로는 하나 이상의 OUTPUT 스테이지(STAGE)를 포함하고;

    상기 오퍼레이션 컨트롤 회로는 하나 이상의 컨트롤 스테이지(STAGE)를 포함하는데 각각의 오퍼레이션 컨트롤 회로 컨트롤 스테이지(STAGE)는 상응하는 OUTPUT 스테이지(STAGE)에 연결되는 것을 특징으로 하는 전자 시스템.
28. 디스큐잉(DESKEWING) 회로가 상기 측정된 딜레이(DELAY) 신호 중 오버플로어(OVERFLOW) 컨디션을 탐지하고, 상기 측정된 딜레이(DELAY) 신호에서 Entry Point을 탐지하며, 상기 컴포넌트에 클록(CLOCK)신호를 종결시키는 것 중 최소 하나로 구성되는 것을 특징으로 하는, 컴포넌트에 연결되고 측정된 딜레이(DELAY) 신호를 받아들이도록 구성된 디스큐잉(DESKEWING) 회로.
29. 제 28항에 있어서,

    상기 Entry Point 탐지 시에 오버플로어(OVERFLOW) 신호를 비활성화 하도록 구성된 오버플로어(OVERFLOW) 회로를 추가로 포함하는 것을 특징으로 하는 디스큐잉(DESKEWING) 회로.
30. 제 29항에 있어서,

    상기 오버플로어(OVERFLOW) 회로는 상기 Entry Point의 탐지에 따라 선택된 데이터 세트를 발생시키도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING) 회로.
31. 제 29항에 있어서,

    하나 이상의 스테이지(STAGE)를 가지는 딜레이(DELAY) 라인과 하나 이상의 셀을 가지는 중간 ELEMENT중 최소 하나를 추가로 포함하는데:

    상기 오버플로어(OVERFLOW) 신호는 상기 딜레이(DELAY) 라인과 중간 ELEMENT 중 최소 하나로 최종 스테이지(STAGE)의 OUTPUT을 포함하고;

    상기 오버플로어(OVERFLOW) 회로는 상기 Entry Point의 탐지 시에 상기 딜레이(DELAY) 라인과 중간 ELEMENT 중 최소 하나의 최종 스테이지(STAGE)로부터 선택된 OUTPUT을 발생시키도록 구성되는 것을 특징으로 하는 디스큐잉(DESKEWING) 회로.
32. 첫 번째 신호와 두 번째 신호 사이에 딜레이(DELAY)를 측정하고;

    상기 측정된 딜레이(DELAY)에 상응하는 측정된 딜레이(DELAY) 신호를 발생시키는 것과;

    상기 측정된 딜레이(DELAY) 신호에 있어서 오버플로어(OVERFLOW) 컨디션을 탐지하는 것과;

    상기 오버플로어(OVERFLOW) 컨디션이 탐지되었을 때 오버플로어(OVERFLOW) 신호를 조절하는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
33. 제 32항에 있어서,

    상기 측정된 딜레이(DELAY) 신호에서 상기 오버플로어(OVERFLOW) 컨디션을 탐지하는 것은 Entry Point에 대해 선택된 기간동안 상기 측정 딜레이(DELAY) 신호를 모니터링(MONITERING)하는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
34. 제 33항에 있어서,

    상기 오버플로어(OVERFLOW) 컨디션이 탐지되었을 때 상기 오버플로어(OVERFLOW) 신호를 조절하는 것은 상기 Entry Point가 선택된 기간 동안 상기 측정된 딜레이(DELAY) 신호에서 탐지되지 않았을 경우에 오버플로어(OVERFLOW) 신호를 주장하는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
35. 제 32항에 있어서,

    상기 측정된 딜레이(DELAY) 신호에서 상기 오버플로어(OVERFLOW) 컨디션을 탐지하는 것은 상기 측정 딜레이(DELAY) 신호의 최종 부분에 접근하는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
36. 제 35항에 있어서,

    상기 오버플로어(OVERFLOW) 컨디션이 탐지되었을 때 상기 오버플로어(OVERFLOW) 신호를 조절하는 것은 상기 측정 딜레이(DELAY) 신호의 최종 부분으로부터 선택된 값을 제공하는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
37. 제 32항에 있어서,

    상기 측정된 딜레이(DELAY) 신호에 따라 입력신호를 종결시키는 것을 추가로 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
38. 제 37항에 있어서,

    상기 측정된 딜레이(DELAY) 신호에 따라 상기 입력신호를 종결하는 것은:

    Entry Point에 대해 상기 측정된 딜레이(DELAY) 신호를 모니터링(MONITERING)하고;

    상기 Entry Point 탐지 시에 상기 입력신호를 종결하는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
39. 첫 번째 신호와 두 번째 신호 사이의 딜레이(DELAY)를 측정하고;

    상기 측정된 딜레이(DELAY)에 따라 측정된 딜레이(DELAY) 신호를 발생시키는 것과;

    상기 측정된 딜레이(DELAY) 신호에 따라 입력신호를 종결시키는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
40. 제 39항에 있어서,

    상기 측정된 딜레이(DELAY) 신호에 따라 상기 입력신호를 종결하는 것은:

    Entry Point에 대해 상기 측정된 딜레이(DELAY) 신호를 모니터링(MONITERING)하는 것과;

    상기 Entry Point 탐지 시에 상기 입력신호를 종결하는 것을 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.
41. 제 39항에 있어서,

    상기 측정된 딜레이(DELAY) 신호에 있어서 오버플로어(OVERFLOW) 컨디션을 탐지하는 것과;

    상기 오버플로어(OVERFLOW) 컨디션이 탐지되었을 때 오버플로어(OVERFLOW) 신호를 조절하는 것을 추가로 포함하는 것을 특징으로 하는 첫 번째 신호를 두 번째 신호에 동조 시키는 방법.