JPH02302989A - ダイナミック型記憶装置 - Google Patents
ダイナミック型記憶装置Info
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- JPH02302989A JPH02302989A JP1121396A JP12139689A JPH02302989A JP H02302989 A JPH02302989 A JP H02302989A JP 1121396 A JP1121396 A JP 1121396A JP 12139689 A JP12139689 A JP 12139689A JP H02302989 A JPH02302989 A JP H02302989A
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- 230000000052 comparative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶データの保持を低消費電力で行なうことが
可能なダイナミック型記憶装置に関するものである。
可能なダイナミック型記憶装置に関するものである。
（従来の技術）
近年ダイナミック型記憶装置においてはＣＭＯＳプロセ
スの採用、回路の工夫により大幅な低消費電力化が達成
されてきている。特に内部アドレスカウンタにより、リ
フレッシュアドレスを発生させ外部と非同期にリフレッ
シュ動作を行うセルフリフレッシュ機能は、低消費電力
化を実現することにより電池による記憶情報の保持を可
能とし、ダイナミック型記憶装置の用途を広げる重要な
機能である。
スの採用、回路の工夫により大幅な低消費電力化が達成
されてきている。特に内部アドレスカウンタにより、リ
フレッシュアドレスを発生させ外部と非同期にリフレッ
シュ動作を行うセルフリフレッシュ機能は、低消費電力
化を実現することにより電池による記憶情報の保持を可
能とし、ダイナミック型記憶装置の用途を広げる重要な
機能である。
以下に従来のダイナミック型記憶装置について説明する
。第２図は従来のダイナミック型記憶装置のアドレス、
データ入力部のブロック図および比較基準信号発生のた
めの定電圧発生回路図を示したものである。１は外部ア
ドレス人力信号Ａｎ。
。第２図は従来のダイナミック型記憶装置のアドレス、
データ入力部のブロック図および比較基準信号発生のた
めの定電圧発生回路図を示したものである。１は外部ア
ドレス人力信号Ａｎ。
２は外部入力データ入力信号Ｄｎ、３は非同期リフレッ
シュ制御回路、４は内部アドレスカウンタ、５は内部ア
ドレスカウンタの出力Ｃｎ、６は非同期リフレッシュ時
に内部アＩ〜レスカウンタを動作させるための制御信号
φ１．７は非同期リフレッシュ時に外部アドレス入力の
取り込みを禁止し、内部アドレスカウンタの出力をリフ
レッシュアドレスとして取り込むための制御信号φ３．
８，９はそれぞれアドレス人力信号およびデータ人力信
号を高速にＭＯＳレベルに変換するための差動増幅器Ｓ
Ａｎ、ＳＤｎ、１０．１１は差］す」増幅器を起ηすＪ
するための制御信号φ３．φ４．１２，１．３はそれぞ
れＭＯＳレベルに変換されたアドレス人力信号ａｎ、デ
ータ入力信号ｄｎ、１４は比較基準信号を発生するため
の定電圧発生回路、１５は電源電位ＶＣＣ１１６，１７
は定抵抗Ｒ，，Ｒ７，１８は負荷容量Ｃ１１９は比較基
準信号Ｖｌ１１．２０は接地電位である。以上のように
構成された従来のダイナミック型記憶装置について以下
その動作を説明する。
シュ制御回路、４は内部アドレスカウンタ、５は内部ア
ドレスカウンタの出力Ｃｎ、６は非同期リフレッシュ時
に内部アＩ〜レスカウンタを動作させるための制御信号
φ１．７は非同期リフレッシュ時に外部アドレス入力の
取り込みを禁止し、内部アドレスカウンタの出力をリフ
レッシュアドレスとして取り込むための制御信号φ３．
８，９はそれぞれアドレス人力信号およびデータ人力信
号を高速にＭＯＳレベルに変換するための差動増幅器Ｓ
Ａｎ、ＳＤｎ、１０．１１は差］す」増幅器を起ηすＪ
するための制御信号φ３．φ４．１２，１．３はそれぞ
れＭＯＳレベルに変換されたアドレス人力信号ａｎ、デ
ータ入力信号ｄｎ、１４は比較基準信号を発生するため
の定電圧発生回路、１５は電源電位ＶＣＣ１１６，１７
は定抵抗Ｒ，，Ｒ７，１８は負荷容量Ｃ１１９は比較基
準信号Ｖｌ１１．２０は接地電位である。以上のように
構成された従来のダイナミック型記憶装置について以下
その動作を説明する。
アドレス入力部においては、読み出しおよび書き込み動
作時に非同期リフレッシュ制御回路３は停止し、制御信
号φユ６は発生されず内部アドレスカウンタ４も停止状
態となる。また制御信号φ、７ば低レベルとなり、内部
アドレスカウンタの出力Ｃｎ５は差動増幅器５Ａｎ８に
入力されず、外部アドレス入力信号Ａｎ３−と定抵抗Ｒ
１１６，Ｒ２１７により分圧された比較基準信号■１ｌ
Ｒ１９が差動増幅器５Ａｎ８に入力され、制御信号φ３
１０により差動増幅を行いＭＯＳレベルに変換されたア
ドレス入力信号ａ ｎ ］、 ２を発生する。データ入
力部においては、外部データ入力信号Ｄｎ２と上記比較
基準信号■ＲＲ１９が差動増幅器５Ｄｎ９に入力され、
書き込み動作時にのみ発生する制御信号φ４］１により
差動増幅を行いＭＯＳレベルに変換されたデータ入力信
号ｄｎ１３を発生する。非同期リフレッシュ動作いわゆ
るセルフリフレッシュ動作時にはアドレス入力部におい
て非同期リフレッシュ制御回路３が起動され、制御信号
φ１６しこより内部アドレスカウンタ４を動作させ、そ
の出力Ｃｎ５が内部リフレッシュアドレスとして発生さ
れる。この時制御信号φ２７は高レベルとなり、外部ア
ドレス入力信号Ａ ｎ ｉと比較基準信号Ｖ’ ｕ Ｒ
］ ９の取り込みを禁止し、内部アドレスカウンタの出
力Ｃｎ５とその反転信号が差動増幅器Ｓ Ａ ｎ ８に
入力され、制御信号φ１１０により差動増幅を行いＭＯ
Ｓレベルに変換されたアドレス入力部；； ａｎ＋２を
発生し、リフレッシュアドレスとして使用する。一方デ
ータ入力部においては、制御信号φ４１１が発生されず
差動増幅は行なわれない。
作時に非同期リフレッシュ制御回路３は停止し、制御信
号φユ６は発生されず内部アドレスカウンタ４も停止状
態となる。また制御信号φ、７ば低レベルとなり、内部
アドレスカウンタの出力Ｃｎ５は差動増幅器５Ａｎ８に
入力されず、外部アドレス入力信号Ａｎ３−と定抵抗Ｒ
１１６，Ｒ２１７により分圧された比較基準信号■１ｌ
Ｒ１９が差動増幅器５Ａｎ８に入力され、制御信号φ３
１０により差動増幅を行いＭＯＳレベルに変換されたア
ドレス入力信号ａ ｎ ］、 ２を発生する。データ入
力部においては、外部データ入力信号Ｄｎ２と上記比較
基準信号■ＲＲ１９が差動増幅器５Ｄｎ９に入力され、
書き込み動作時にのみ発生する制御信号φ４］１により
差動増幅を行いＭＯＳレベルに変換されたデータ入力信
号ｄｎ１３を発生する。非同期リフレッシュ動作いわゆ
るセルフリフレッシュ動作時にはアドレス入力部におい
て非同期リフレッシュ制御回路３が起動され、制御信号
φ１６しこより内部アドレスカウンタ４を動作させ、そ
の出力Ｃｎ５が内部リフレッシュアドレスとして発生さ
れる。この時制御信号φ２７は高レベルとなり、外部ア
ドレス入力信号Ａ ｎ ｉと比較基準信号Ｖ’ ｕ Ｒ
］ ９の取り込みを禁止し、内部アドレスカウンタの出
力Ｃｎ５とその反転信号が差動増幅器Ｓ Ａ ｎ ８に
入力され、制御信号φ１１０により差動増幅を行いＭＯ
Ｓレベルに変換されたアドレス入力部；； ａｎ＋２を
発生し、リフレッシュアドレスとして使用する。一方デ
ータ入力部においては、制御信号φ４１１が発生されず
差動増幅は行なわれない。
（発明が解決しようとする課題）
しかしながら−１−記従来の構成では、」に同期リフレ
ッシュ動作時にアドレスおよびデータ入力部で比較基準
イｉＭ号Ｖ ａ ＲＩ ９を使用した差動増幅を行なわ
ないにもかかわらず、常時定電圧発生回路］４が１ｌｉ
ｌ＋作し、電源電位■。ｏ１５を定抵抗Ｒ，ｊ、６．１
２，１．７により分圧して上記比較基準信号を発生しＲ
，１６，Ｒ２１７に貫通電流が流れ、非同期リフレッシ
ュ動作時の低消費電力化を達成できないという問題点を
イイしていた。
ッシュ動作時にアドレスおよびデータ入力部で比較基準
イｉＭ号Ｖ ａ ＲＩ ９を使用した差動増幅を行なわ
ないにもかかわらず、常時定電圧発生回路］４が１ｌｉ
ｌ＋作し、電源電位■。ｏ１５を定抵抗Ｒ，ｊ、６．１
２，１．７により分圧して上記比較基準信号を発生しＲ
，１６，Ｒ２１７に貫通電流が流れ、非同期リフレッシ
ュ動作時の低消費電力化を達成できないという問題点を
イイしていた。
本発明は」−記問題点を解決するもので、非同期リフレ
ッシュ動作時の低消費電力化を実現することのできるダ
イナミック型記憶装置を提供することを目的とする。
ッシュ動作時の低消費電力化を実現することのできるダ
イナミック型記憶装置を提供することを目的とする。
（課題を解決するための手段）
この目的を達成するために本発明のダイナミック型記憶
装置は、非同期リフレッシュ動作時に比較基準信号ｖｌ
ｌ□１９を発生する定電圧発生回路１４を間欠動作させ
る制御回路を設けた構成とするものである。
装置は、非同期リフレッシュ動作時に比較基準信号ｖｌ
ｌ□１９を発生する定電圧発生回路１４を間欠動作させ
る制御回路を設けた構成とするものである。
（作 用）
この構成により、非同期リフレッシュ動作時の低消費電
力化を達成することができ、さらに非同期リフレッシュ
動作後、通常の読み出し書き込み動作を行っても安定し
て比較基準信号を供給することができる。
力化を達成することができ、さらに非同期リフレッシュ
動作後、通常の読み出し書き込み動作を行っても安定し
て比較基準信号を供給することができる。
（実施例）
以下、本説明の実施例について図面を参照しながら説明
する。第１図は本実施例におけるダイナミック型記憶装
置のアドレス、データ入力部のフロック図および比較基
準信号発生のための定電圧発生回路図を示したものであ
る。］は外部アアドレス入力信号Ａｎ２は外部データ入
力信号Ｉｎｎ、３は非同期リフレッシュ制御回路、４は
内部アドレスカウンタ、５は内部アドレスカウンタの出
力Ｃｎ、６は非同期リフレッシュ時に内部アドレスカウ
ンタを動作させるための制御信号φ１．７は非同期リフ
レッシュ時に外部アドレス入力の取り込みを禁止し、内
部アドレスカウンタの出力をリフレッシュアドレスとし
て取り込むための制御信号φ２．８，９はそれぞれアド
レス入力信号およびデータ入力信号を高速にＭＯＳレベ
ルに変換するための差動増幅器ＳＡｎ、ＳＤｎ、１．０
．１１は差動増幅器を起動するための制御信号φ３．φ
４．１２．１３はそれぞれＭＯＳレベルに変換されたア
ドレス入力信号ａ ｎ ＋データ入力信号ｄｎ、１４は
比較基準信号を発生するための定電圧発生回路、１５は
電源電位Ｖ。。、１６．１７は定抵抗Ｒ１，Ｒ２，１８
は負荷容量Ｃ１１９は比較信号ＶＲＲ１２０は接地電位
、２１は非同期リフレッシュ動作時に発生するリフレッ
シュ制御信号φ５．２２．２３はＭｏＳトランジスタＱ
工、Ｑ２である。
する。第１図は本実施例におけるダイナミック型記憶装
置のアドレス、データ入力部のフロック図および比較基
準信号発生のための定電圧発生回路図を示したものであ
る。］は外部アアドレス入力信号Ａｎ２は外部データ入
力信号Ｉｎｎ、３は非同期リフレッシュ制御回路、４は
内部アドレスカウンタ、５は内部アドレスカウンタの出
力Ｃｎ、６は非同期リフレッシュ時に内部アドレスカウ
ンタを動作させるための制御信号φ１．７は非同期リフ
レッシュ時に外部アドレス入力の取り込みを禁止し、内
部アドレスカウンタの出力をリフレッシュアドレスとし
て取り込むための制御信号φ２．８，９はそれぞれアド
レス入力信号およびデータ入力信号を高速にＭＯＳレベ
ルに変換するための差動増幅器ＳＡｎ、ＳＤｎ、１．０
．１１は差動増幅器を起動するための制御信号φ３．φ
４．１２．１３はそれぞれＭＯＳレベルに変換されたア
ドレス入力信号ａ ｎ ＋データ入力信号ｄｎ、１４は
比較基準信号を発生するための定電圧発生回路、１５は
電源電位Ｖ。。、１６．１７は定抵抗Ｒ１，Ｒ２，１８
は負荷容量Ｃ１１９は比較信号ＶＲＲ１２０は接地電位
、２１は非同期リフレッシュ動作時に発生するリフレッ
シュ制御信号φ５．２２．２３はＭｏＳトランジスタＱ
工、Ｑ２である。
つぎに本実施例のダイナミック型記憶装置についてその
動作を説明する。非同期リフレッシュ動作時においては
非同期リフレッシュ制御回路３が起動され、リフレッシ
ュ動作を行うための制御信号φ５２１が発生される。こ
の制御信号は低レベルの期間が数百μｓ程度と長く、高
レベルの期間が１００ｎｓ以下となる周期の極めて長い
信号であり、記憶装置は制御信号φ５２１が低レベルの
時に待機状態、高レベルの時にリフレッシュ動作状態と
なる。制御信号φ、２１を定抵抗Ｒ１１６，Ｒ２１７の
間に挿入、直列接続されたＭｏ８）ランジスタＱ１２２
゜Ｑ２２３のゲートに入力することにより、定電圧発生
回路１４は制御信号φ、、２１により制御されて間欠動
作を行い、非同期リフレッシュ動作時の大部分の期間は
ＭＯＳトランジスタＱ□２２．Ｑ２２３はオフ状態とな
り、定抵抗Ｒ１１６，Ｒ２１７を貫通する電流を遮断す
ることができる。また非同期リフレッシュ動作時に比較
基準信号■ＲＲ１９は大部分の期間高インピーダンス状
態になるが、制御信号φ、２１が高レベルとなる短期間
には定電圧発生回路１４が動作し、ＭＯＳトランジスタ
Ｑ□２２．Ｑ２２３はオン状態となり負荷容量Ｃ１８の
充電を行うことができ、信号Ｖ□１９のレベル低下を防
止できる。これにより、非同期リフレッシュ動作の後、
通常の読み出し、書き込み動作を行なった場合に、Ｍｏ
８＋−ランジス５１個を設けて貫通電流を遮断する方法
よりも安定して比較基準信号ｖＲＲ１９を供給すること
ができる。なお、本実施例では定抵抗を用いた定電圧発
生回路をあげたが、定抵抗の代わりに１ヘランジスタで
負荷を形成した場合も同様である。
動作を説明する。非同期リフレッシュ動作時においては
非同期リフレッシュ制御回路３が起動され、リフレッシ
ュ動作を行うための制御信号φ５２１が発生される。こ
の制御信号は低レベルの期間が数百μｓ程度と長く、高
レベルの期間が１００ｎｓ以下となる周期の極めて長い
信号であり、記憶装置は制御信号φ５２１が低レベルの
時に待機状態、高レベルの時にリフレッシュ動作状態と
なる。制御信号φ、２１を定抵抗Ｒ１１６，Ｒ２１７の
間に挿入、直列接続されたＭｏ８）ランジスタＱ１２２
゜Ｑ２２３のゲートに入力することにより、定電圧発生
回路１４は制御信号φ、、２１により制御されて間欠動
作を行い、非同期リフレッシュ動作時の大部分の期間は
ＭＯＳトランジスタＱ□２２．Ｑ２２３はオフ状態とな
り、定抵抗Ｒ１１６，Ｒ２１７を貫通する電流を遮断す
ることができる。また非同期リフレッシュ動作時に比較
基準信号■ＲＲ１９は大部分の期間高インピーダンス状
態になるが、制御信号φ、２１が高レベルとなる短期間
には定電圧発生回路１４が動作し、ＭＯＳトランジスタ
Ｑ□２２．Ｑ２２３はオン状態となり負荷容量Ｃ１８の
充電を行うことができ、信号Ｖ□１９のレベル低下を防
止できる。これにより、非同期リフレッシュ動作の後、
通常の読み出し、書き込み動作を行なった場合に、Ｍｏ
８＋−ランジス５１個を設けて貫通電流を遮断する方法
よりも安定して比較基準信号ｖＲＲ１９を供給すること
ができる。なお、本実施例では定抵抗を用いた定電圧発
生回路をあげたが、定抵抗の代わりに１ヘランジスタで
負荷を形成した場合も同様である。
（発明の効果）
以−ヒのように本発明によれば、非同期リフレッシュ動
作時に外部アドレス入力信号およびデータ入力信号を高
速にＭＯＳレベルに変換する差動増幅器の比較基準信号
を発生する定電圧発生回路の＝８− 動作を間欠動作させる制御装置を設けることにより、非
同期リフレッシュ動作の低消費電力化が可能なダイナミ
ック型記憶装置が実現できる。
作時に外部アドレス入力信号およびデータ入力信号を高
速にＭＯＳレベルに変換する差動増幅器の比較基準信号
を発生する定電圧発生回路の＝８− 動作を間欠動作させる制御装置を設けることにより、非
同期リフレッシュ動作の低消費電力化が可能なダイナミ
ック型記憶装置が実現できる。
第１図は本発明の実施例におけるダイナミック型記憶装
置のアドレス、データ入力部のブロック図および比較基
準信号発生のための定電圧発生回路図、第２図は従来例
におけるダイナミック型記憶装置のアドレス、データ入
力部のブロック図および比較基準信号発生のための定電
圧発生回路図である。 １・・・外部アドレス入力信号Ａｎ、 ２・・・外部デ
ータ入力信号Ｄｎ、 ３・・・非同期リフレッシュ制
御回路、 ４・・・内部アドレスカウンタ、 ５・・内
部アドレスカウンタの出力Ｃｎ、 ６・・内部アドレス
カウンタ起動制御信号φ□、 ７・・アドレス入力取り
込み切換え制御信号φ２、８・・・アドレス入力部差動
増幅器ＳＡｎ、 ９・・データ入力部差動増幅器ＳＤｎ
、 １０・・差動増幅揺起動制御信号φ３、１１・差動
増幅器起動制御信号φ４、１２・ＭＯＳレベルに変換さ
れたアドレス入力信号ｉｎｎ、 １３Ｍ０Ｓレベルに変
換されたデータ人力信号ｄｎ、１．４・定電圧発生回路
、 １５ 電源電位Ｖ。Ｃ１１６・・定抵抗Ｒ３、１
７定抵抗Ｒ２、１８・負荷容量Ｃ１１１］・・比１咬基
準信号ｖＲ，１，２０・接地電位、 ２１・非同期リフ
レッシュ動作制御信号φ５、２２・ＭＯ８１〜ランジス
タＱ３、２３・ＭＯＳトランジスタＱ、。
置のアドレス、データ入力部のブロック図および比較基
準信号発生のための定電圧発生回路図、第２図は従来例
におけるダイナミック型記憶装置のアドレス、データ入
力部のブロック図および比較基準信号発生のための定電
圧発生回路図である。 １・・・外部アドレス入力信号Ａｎ、 ２・・・外部デ
ータ入力信号Ｄｎ、 ３・・・非同期リフレッシュ制
御回路、 ４・・・内部アドレスカウンタ、 ５・・内
部アドレスカウンタの出力Ｃｎ、 ６・・内部アドレス
カウンタ起動制御信号φ□、 ７・・アドレス入力取り
込み切換え制御信号φ２、８・・・アドレス入力部差動
増幅器ＳＡｎ、 ９・・データ入力部差動増幅器ＳＤｎ
、 １０・・差動増幅揺起動制御信号φ３、１１・差動
増幅器起動制御信号φ４、１２・ＭＯＳレベルに変換さ
れたアドレス入力信号ｉｎｎ、 １３Ｍ０Ｓレベルに変
換されたデータ人力信号ｄｎ、１．４・定電圧発生回路
、 １５ 電源電位Ｖ。Ｃ１１６・・定抵抗Ｒ３、１
７定抵抗Ｒ２、１８・負荷容量Ｃ１１１］・・比１咬基
準信号ｖＲ，１，２０・接地電位、 ２１・非同期リフ
レッシュ動作制御信号φ５、２２・ＭＯ８１〜ランジス
タＱ３、２３・ＭＯＳトランジスタＱ、。
Claims (2)
- （１）内部アドレスカウンタにより発生したリフレッシ
ュアドレスを用いた非同期リフレッシュ動作時に、外部
アドレス入力信号および外部データ入力信号を高速にＭ
ＯＳレベルに変換する差動増幅器の比較基準信号を発生
する定電圧発生回路の動作を間欠動作させる制御装置を
備えたことを特徴とするダイナミック型記憶装置。 - （２）制御装置は、２個のＭＯＳトランジスタを直列に
接続し、第１、第２のＭＯＳトランジスタのゲート入力
信号として内部アドレスカウンタを用いたリフレッシュ
動作時に発生するリフレッシュ制御信号を入力して共用
し、上記第１のＭＯＳトランジスタのドレインを、一端
を電源電位と接続した定抵抗あるいは負荷として用いた
トランジスタと接続し、上記第２のＭＯＳトランジスタ
のソースを、一端を接地電位と接続した定抵抗あるいは
負荷として用いたトランジスタと接続し、上記第１のＭ
ＯＳトランジスタのソースと上記第２のＭＯＳトランジ
スタのドレインを接続し、この電位を比較基準信号出力
とする請求項（１）記載のダイナミック型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121396A JPH02302989A (ja) | 1989-05-17 | 1989-05-17 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121396A JPH02302989A (ja) | 1989-05-17 | 1989-05-17 | ダイナミック型記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02302989A true JPH02302989A (ja) | 1990-12-14 |
Family
ID=14810155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121396A Pending JPH02302989A (ja) | 1989-05-17 | 1989-05-17 | ダイナミック型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02302989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093172A (ja) * | 2000-07-03 | 2002-03-29 | Infineon Technologies Ag | レシーバ回路、特にｄｒａｍメモリにおけるスイッチのための回路配置物 |
-
1989
- 1989-05-17 JP JP1121396A patent/JPH02302989A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093172A (ja) * | 2000-07-03 | 2002-03-29 | Infineon Technologies Ag | レシーバ回路、特にｄｒａｍメモリにおけるスイッチのための回路配置物 |
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