JPS589512B2 - Ｃ−ｍｏｓセンスアンプ回路 - Google Patents
Ｃ−ｍｏｓセンスアンプ回路Info
- Publication number
- JPS589512B2 JPS589512B2 JP52137708A JP13770877A JPS589512B2 JP S589512 B2 JPS589512 B2 JP S589512B2 JP 52137708 A JP52137708 A JP 52137708A JP 13770877 A JP13770877 A JP 13770877A JP S589512 B2 JPS589512 B2 JP S589512B2
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- Japan
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- mos
- transistors
- voltage
- channel mos
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は同期式Ｃ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）一Ｍ
ＯＳ ＲＡＭのセンスアップ回路に関するものである。
ＯＳ ＲＡＭのセンスアップ回路に関するものである。
まず、センスアンプ回路の機能を簡単に説明すると、こ
の回路はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）の読み出し時、１個のメモリーセルが選択され
、ビットラインがハイ（Ｈｉｇｈ）電圧からロー（Ｌｏ
ｗ）電圧に変化し、この電圧を検出するものである。
の回路はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）の読み出し時、１個のメモリーセルが選択され
、ビットラインがハイ（Ｈｉｇｈ）電圧からロー（Ｌｏ
ｗ）電圧に変化し、この電圧を検出するものである。
従来のこの種の回路の一例を第１図に示し説明すると、
図において、ＮＧ１，ＮＧ２はナンドゲート、ＢＬ，Ｂ
Ｌはビットライン、ＯＵＴ１，ＯＵＴ２は第１および第
２出力である。
図において、ＮＧ１，ＮＧ２はナンドゲート、ＢＬ，Ｂ
Ｌはビットライン、ＯＵＴ１，ＯＵＴ２は第１および第
２出力である。
そして、この回路は２人カナンドゲートＮＧ１，ＮＧ２
より構成されるＲＳフリツプフロツプである。
より構成されるＲＳフリツプフロツプである。
第２図は横軸に時間ｔ、縦軸に電圧■をとって表わした
第１図の動作説明図で、第１図の回路におけるタイミン
グ波形を示すものである。
第１図の動作説明図で、第１図の回路におけるタイミン
グ波形を示すものである。
図において、ａはビットラインの電圧波形を示したもの
であり、ｂは第１出力ＯＵＴ１の電圧波形を示したもの
である。
であり、ｂは第１出力ＯＵＴ１の電圧波形を示したもの
である。
なお、Ｃはビットラインのロー電圧を示し、ｄは検出時
間を示す。
間を示す。
つぎに第１図に示す回路の動作を第２図を参照して説明
する。
する。
まず、ビットラインＢＬがハイ電圧からロー電圧に変化
する場合を考える。
する場合を考える。
このとき、ビットラインＢＬはハイ電圧を保持する。
そして、検出はビットラインの電圧がＡの遷移電圧に等
しくなった時点で開始され、遷移電圧を越えると第１出
力ＯＵＴ１−０電圧、第２出力ＯＵＴ２一電源電圧（以
下、ＶＤＤと略称する）となり完了する。
しくなった時点で開始され、遷移電圧を越えると第１出
力ＯＵＴ１−０電圧、第２出力ＯＵＴ２一電源電圧（以
下、ＶＤＤと略称する）となり完了する。
つぎに、ナンドゲートの遷移電圧について説明する。
ビットラインの電圧を十分ロー電圧（そ０）にするｉ合
、読出し時能動状態となる図示しないメモリーセル内Ｎ
チャンネルＭＯＳ｝ランジスタとビットラインに接続さ
れるＰ，ＮチャンネルＭＯＳトランジスタの抵抗分割比
が十分得られるべく設計すればよいが、その結果メモリ
ーセル内ＮチャンネルＭＯＳ｝ランジスタのチャンネル
幅を犬としなければならないため、チップサイズが大き
くなる。
、読出し時能動状態となる図示しないメモリーセル内Ｎ
チャンネルＭＯＳ｝ランジスタとビットラインに接続さ
れるＰ，ＮチャンネルＭＯＳトランジスタの抵抗分割比
が十分得られるべく設計すればよいが、その結果メモリ
ーセル内ＮチャンネルＭＯＳ｝ランジスタのチャンネル
幅を犬としなければならないため、チップサイズが大き
くなる。
このため、チップサイズの許容範囲内でトランジスタの
寸法を決定し、その結果ビットラインのロー電圧は通常
第２図のＣに示す如＜１／３〜１／４ＶＤＤとなる。
寸法を決定し、その結果ビットラインのロー電圧は通常
第２図のＣに示す如＜１／３〜１／４ＶＤＤとなる。
したがって、ナンドゲートは、遷移電圧〉１／３〜１／
４ＶＤＤと設計しなければならない。
４ＶＤＤと設計しなければならない。
上記したように、従来の回路は、ナンドゲートの遷移電
圧で検出が開始されるため、検出時間は第２図ｄに示す
如く約１００〜１５０ｎｓと遅い，また、ナンドゲート
の遷移電圧〉１／３〜１／４ＶＤＤと設計しなければな
らないため、動作マージン（ｍａｒｇｉｎ）が小さいと
いう欠点があった。
圧で検出が開始されるため、検出時間は第２図ｄに示す
如く約１００〜１５０ｎｓと遅い，また、ナンドゲート
の遷移電圧〉１／３〜１／４ＶＤＤと設計しなければな
らないため、動作マージン（ｍａｒｇｉｎ）が小さいと
いう欠点があった。
本発明は以上の点に鑑み、このような問題を解決すべく
なされたもので、その目的は、検出時間を高速化すると
共に、動作マージンを大きくし得るＣ−ＭＯＳセンスア
ンプ回路を提供することにある。
なされたもので、その目的は、検出時間を高速化すると
共に、動作マージンを大きくし得るＣ−ＭＯＳセンスア
ンプ回路を提供することにある。
以下、図示する実施例によってその構成等を詳細に説明
する。
する。
第３図は本発明によるＣ−ＭＯＳセンスアンプ回路の一
天施例を示す回路図である。
天施例を示す回路図である。
第３図において第１図と同一符号のものは相当部分を示
し、Ｑ１，Ｑ２はＰチャンネルＭＯＳ｝ランジスタ（以
下、Ｐ−ＭＯＳ｝ランジスタと略称する、Ｑ３，Ｑ４，
Ｑ５，Ｑａ，Ｑ７，ＱａはＮチャンネルＮＯＳトランジ
スタ（以下、Ｎ−ＭＯＳ｝ランジスタと略称する）、〒
１はチツプイネーブル端子である。
し、Ｑ１，Ｑ２はＰチャンネルＭＯＳ｝ランジスタ（以
下、Ｐ−ＭＯＳ｝ランジスタと略称する、Ｑ３，Ｑ４，
Ｑ５，Ｑａ，Ｑ７，ＱａはＮチャンネルＮＯＳトランジ
スタ（以下、Ｎ−ＭＯＳ｝ランジスタと略称する）、〒
１はチツプイネーブル端子である。
そして、Ｐ−ＭＯＳ｝ランジスタＱ１，Ｑ２のソース電
極Ｓは電源に接続され、Ｎ−ＭＯＳ｝ランジスタＱ３〜
Ｑ８のソース電極Ｓは接地されている。
極Ｓは電源に接続され、Ｎ−ＭＯＳ｝ランジスタＱ３〜
Ｑ８のソース電極Ｓは接地されている。
また、Ｐ−ＭＯＳ｝ランジスタＱ１のドレイン電極Ｄは
Ｎ−ＭＯＳ｝ランジスタＱａ，Ｑ７のゲート電極ＧとＮ
−ＭＯＳトランジスタＱ４，Ｑ８のドレイン電極Ｄに接
続され、この接続点を第１の出力端子ＯＵＴ，とする。
Ｎ−ＭＯＳ｝ランジスタＱａ，Ｑ７のゲート電極ＧとＮ
−ＭＯＳトランジスタＱ４，Ｑ８のドレイン電極Ｄに接
続され、この接続点を第１の出力端子ＯＵＴ，とする。
また、Ｐ−ＭＯＳ｝ランジスタＱ２のドレイン電極Ｄは
Ｎ−ＭＯＳ｝ランジスタＧ４，Ｑａのゲート電極ＧとＮ
−ＭＯＳトランジスタＱ５，Ｑ７のドレイン電極Ｄに接
続され、この接続点を第２の出力端子ＯＵＴ２とする。
Ｎ−ＭＯＳ｝ランジスタＧ４，Ｑａのゲート電極ＧとＮ
−ＭＯＳトランジスタＱ５，Ｑ７のドレイン電極Ｄに接
続され、この接続点を第２の出力端子ＯＵＴ２とする。
また、Ｐ−ＭＯＳ｝ランジスタＱ１のゲート電極ＧとＮ
−ＭＯＳ｝ランジスタＱ３のドレイン電極Ｄはビットラ
インＢＬに接続され、Ｐ−ＭＯＳ｝ランジスタＱ２のゲ
ート電極ＧとＮ’−ＭＯＳ｝ランジスタＱ６のドレイン
電極Ｄはビットライン１１に接続され、さらに、Ｎ−Ｍ
ＯＳ｝ランジスタＱ５，Ｑ８のゲート電極Ｇはチップイ
ネーブル端子ＴＩに接続されている。
−ＭＯＳ｝ランジスタＱ３のドレイン電極Ｄはビットラ
インＢＬに接続され、Ｐ−ＭＯＳ｝ランジスタＱ２のゲ
ート電極ＧとＮ’−ＭＯＳ｝ランジスタＱ６のドレイン
電極Ｄはビットライン１１に接続され、さらに、Ｎ−Ｍ
ＯＳ｝ランジスタＱ５，Ｑ８のゲート電極Ｇはチップイ
ネーブル端子ＴＩに接続されている。
第４図は横軸に時間ｔ、縦軸に電圧Ｖをとって表わした
動作説明図で、第３図の実施例におけるタイミング波形
を示すものである。
動作説明図で、第３図の実施例におけるタイミング波形
を示すものである。
図において、ａはビットラインの電圧波形、ｂは第１の
出力端子ＯＵＴ１に得られる電圧波形を示したものであ
り、ｄは検出時間、ｅはＶＤＤ−１ｐ−ＭＯＳＬきい値
電圧ｌを示す。
出力端子ＯＵＴ１に得られる電圧波形を示したものであ
り、ｄは検出時間、ｅはＶＤＤ−１ｐ−ＭＯＳＬきい値
電圧ｌを示す。
つぎに第３図に示す実施例の動作を第４図を参照して説
明する。
明する。
まず、同期弐Ｃ−ＭＯＳ ＲＡＭでは、読出し前にチッ
グイネーブル端子ＴＩがハイ電圧となることを利用し、
検出の前準備を行う。
グイネーブル端子ＴＩがハイ電圧となることを利用し、
検出の前準備を行う。
すなわち、Ｎ−ＭＯＳ｝ランジスタＱ５，Ｑ８をオンさ
せ、第１および第２の出力端子ＯＵＴ１，ＯＵＴ２に現
われる電圧を零（０）電圧とし、Ｎ一ＭＯＳ｝ランジス
タＱａ，Ｑ４およびＱａ，Ｑ７をオフする。
せ、第１および第２の出力端子ＯＵＴ１，ＯＵＴ２に現
われる電圧を零（０）電圧とし、Ｎ一ＭＯＳ｝ランジス
タＱａ，Ｑ４およびＱａ，Ｑ７をオフする。
このとき、ビットラインＢＬ，ＢＬはハイ電圧となるた
め、Ｐ−ＭＯＳ｝ランジスタＱｌ）Ｑ２もオフする。
め、Ｐ−ＭＯＳ｝ランジスタＱｌ）Ｑ２もオフする。
ここで、検出中はチップイネーブル端子ＴＩはロー電圧
であるため、Ｎ−ＭＯＳトランジスタＱ５，Ｑｇはオフ
状態である。
であるため、Ｎ−ＭＯＳトランジスタＱ５，Ｑｇはオフ
状態である。
そして、検出動作は次のようにして行なわれる。
ビットラインＢＬがｐ−ＭＯＳ｝ランジスタＱ１のゲー
ト電極Ｇに接続されているため、ビットラインＢＬの電
圧が第４図のｅに示すＶＤＤ−ＩＰ−ＭＯＳＱ１のしき
い値電圧ｌに等しくなった時点でＰ−ＭＯＳ｝ランジス
タＱ１がオンし始め、ビットラインＢＬの電圧がさらに
低下すると、第１の出力端子ＯＵＴ１に現われる電圧は
ハイ電圧となり、Ｎ−ＭＯＳ｝ランジスタＱ２，Ｑ７は
オンする。
ト電極Ｇに接続されているため、ビットラインＢＬの電
圧が第４図のｅに示すＶＤＤ−ＩＰ−ＭＯＳＱ１のしき
い値電圧ｌに等しくなった時点でＰ−ＭＯＳ｝ランジス
タＱ１がオンし始め、ビットラインＢＬの電圧がさらに
低下すると、第１の出力端子ＯＵＴ１に現われる電圧は
ハイ電圧となり、Ｎ−ＭＯＳ｝ランジスタＱ２，Ｑ７は
オンする。
Ｎ−ＭＯＳ｝ランジスタＱ７がオンすると、第２の出力
端子ＯＵＴ２はロー電圧となり、Ｎ−ＭＯＳトランジス
タＱ４，Ｑａはオフする。
端子ＯＵＴ２はロー電圧となり、Ｎ−ＭＯＳトランジス
タＱ４，Ｑａはオフする。
一方、ビットラインπ１はハイ電圧であるため、Ｐ−Ｍ
ＯＳ｝ランジスタＱ２はオフしている。
ＯＳ｝ランジスタＱ２はオフしている。
ここで、Ｎ−ＭＯＳ｝ランジスタＱ３がオンするため、
ビットラインＢＬは十分零（０）電圧となる。
ビットラインＢＬは十分零（０）電圧となる。
また、Ｐ−ＭＯＳ｝ランジスタＱ２とＮ−ＭＯＳ卜ラン
ジスタＱ４がオフしているため電源ＶＤＤと接地間に電
流は流れない。
ジスタＱ４がオフしているため電源ＶＤＤと接地間に電
流は流れない。
また、Ｎ−ＭＯＳ｝ランジスタＱ６がオフしているため
、ビットラインＢＬもハイ電圧を保持する。
、ビットラインＢＬもハイ電圧を保持する。
このようにして第４図に示す如きタイミング波形が得ら
れる。
れる。
前述したところから明らかなように、本発明による回路
は、ビットラインＢＬ，ビットライン１１に関して対称
な構成であるため、ビットライン１■についてもビット
ラインＢＬと同様な動作を行うことができる。
は、ビットラインＢＬ，ビットライン１１に関して対称
な構成であるため、ビットライン１■についてもビット
ラインＢＬと同様な動作を行うことができる。
そして、ビットラインＢＬオヨび『１の電圧がＶＤＤ−
ＩＰＭ一ＯＳ ＱｔまたはＱ２のしきい値電圧ｌで動作
し始めるため、高速の検出が可能である。
ＩＰＭ一ＯＳ ＱｔまたはＱ２のしきい値電圧ｌで動作
し始めるため、高速の検出が可能である。
例えば、シリコンゲートＣ−ＭＯＳで電源電圧ｖＤＤ−
５ｖのとき、検出時間は５０％値で、ナンドゲートの遷
移電圧で検出が開始される第１図に示す従来回路では第
２図のｄに示す如く検出時間は約１００〜１５０ｎｓ、
第３図に示す本発明の実施例の回路では第４図のｄに示
す如く検出時間は約５０ｎｓとなり、従来の回路に比し
て非常に検出時間を速くすることができる。
５ｖのとき、検出時間は５０％値で、ナンドゲートの遷
移電圧で検出が開始される第１図に示す従来回路では第
２図のｄに示す如く検出時間は約１００〜１５０ｎｓ、
第３図に示す本発明の実施例の回路では第４図のｄに示
す如く検出時間は約５０ｎｓとなり、従来の回路に比し
て非常に検出時間を速くすることができる。
また、ビットラインＢＬを十分Ｏ電圧にできるため、動
作マージンを大きくすることができる。
作マージンを大きくすることができる。
以上説明したように、本発明によれば、従来のこの種の
回路に比して、センス時間を高速化することができ、ま
た、動作マージンを大きくすることができるので、実用
上の効果は極めて犬である。
回路に比して、センス時間を高速化することができ、ま
た、動作マージンを大きくすることができるので、実用
上の効果は極めて犬である。
第１図は従来のセンスアンプ回路の→ｌを示す構成図、
第２図は第１図の動作説明図、第３図は本発明によるＣ
−ＭＯＳセンスアンプ回路の一実施例を示す回路図、第
４図は第３図の動作説明図である。 ＢＬ，ＢＬ……ビットライン、Ｑ１，Ｑ２……Ｐ一ＭＯ
Ｓトランジスタ、Ｑ３，Ｑｓ……Ｎ−ＭＯＳトランジス
タ、ＴＩ……チツプイネーブル端子。
第２図は第１図の動作説明図、第３図は本発明によるＣ
−ＭＯＳセンスアンプ回路の一実施例を示す回路図、第
４図は第３図の動作説明図である。 ＢＬ，ＢＬ……ビットライン、Ｑ１，Ｑ２……Ｐ一ＭＯ
Ｓトランジスタ、Ｑ３，Ｑｓ……Ｎ−ＭＯＳトランジス
タ、ＴＩ……チツプイネーブル端子。
Claims (1)
- １ 第１および第２のＰチャンネルＭＯＳ｝ランジスタ
のソース電極を電源に接続し、第１、第２、第３、第４
、第５、第６のＮチャンネルＭＯＳ｝ランジスタのソー
ス電極を接地し、前記第１のＰチャンネルＭＯＳ｝ラン
ジスタのドレイン電極を前記第１および第５のＮチャン
ネルＭＯＳ｝ランジスタのゲート電極と前記第２および
第６のＮチャンネルＭＯＳ｝ランジスタのドレイン電極
に接続し，前記第２のＰチャンネルＭＯＳＬランジスタ
のドレイン電極を前記第２および第４のＮチャンネルＭ
ＯＳ｝ランジスタのゲート電極と前記第３および第５の
ＮチャンネルＭＯＳ｝ランジスタのドレイン電極に接続
し、かつ前記第１のＰチャンネルＭＯＳ｝ランジスタの
ゲート電極と前記第１のＮチャンネルＭＯＳ｝ランジス
タのドレイン電極とを第１のビットラインに接続し、前
記第２のＰチャンネルＭＯＳトランジスタのゲート電極
と前記第４のＮチャンネルＭＯＳトランジスタのドレイ
ン電極とを第２のビットラインに接続し、さらに前記第
３および第６のＮチャンネルＭＯＳ｝ランジスタのゲー
ト電極をチップイネーブル端子に接続して成ることを特
徴とするＣ−ＭＯＳセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52137708A JPS589512B2 (ja) | 1977-11-15 | 1977-11-15 | Ｃ−ｍｏｓセンスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52137708A JPS589512B2 (ja) | 1977-11-15 | 1977-11-15 | Ｃ−ｍｏｓセンスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5469925A JPS5469925A (en) | 1979-06-05 |
| JPS589512B2 true JPS589512B2 (ja) | 1983-02-21 |
Family
ID=15204957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52137708A Expired JPS589512B2 (ja) | 1977-11-15 | 1977-11-15 | Ｃ−ｍｏｓセンスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589512B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320511U (ja) * | 1986-07-24 | 1988-02-10 |
-
1977
- 1977-11-15 JP JP52137708A patent/JPS589512B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320511U (ja) * | 1986-07-24 | 1988-02-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5469925A (en) | 1979-06-05 |
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