JPH02128395A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02128395A JPH02128395A JP63283317A JP28331788A JPH02128395A JP H02128395 A JPH02128395 A JP H02128395A JP 63283317 A JP63283317 A JP 63283317A JP 28331788 A JP28331788 A JP 28331788A JP H02128395 A JPH02128395 A JP H02128395A
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- JP
- Japan
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- line pair
- pulse
- circuit
- digit line
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にダイナミック型メ
モリセルにおけるディジットプリチャージ回路に関する
。
モリセルにおけるディジットプリチャージ回路に関する
。
従来、この種の半導体記憶装置において、ダイナミック
型メモリセルを有する場合１サイクル中にアクティブ期
間とノンアクティブ期間を有し、ノンアクティブ期間中
にディジット線のバランスとプリチャージを行なう必要
がある。この時のプリチャージレベルは電源電圧Ｖｃｃ
の１／２の電圧より若干低い電圧に設定されている。
型メモリセルを有する場合１サイクル中にアクティブ期
間とノンアクティブ期間を有し、ノンアクティブ期間中
にディジット線のバランスとプリチャージを行なう必要
がある。この時のプリチャージレベルは電源電圧Ｖｃｃ
の１／２の電圧より若干低い電圧に設定されている。
このプリチャージレベルを得る回路として、第３図に示
す回路がある。この回路は、メモリ部１１と、電圧補正
回路２１とからなり、メモリ部１１は、メモリセル容量
Ｃ３，Ｃ４と接続されたＮ型ＭＯＳＦＥＴＱ４ 、Ｑ５
のメモリセルと、センスアンプ１２と、駆動トランジス
タＱ６〜Ｑ８とを含んでいる。
す回路がある。この回路は、メモリ部１１と、電圧補正
回路２１とからなり、メモリ部１１は、メモリセル容量
Ｃ３，Ｃ４と接続されたＮ型ＭＯＳＦＥＴＱ４ 、Ｑ５
のメモリセルと、センスアンプ１２と、駆動トランジス
タＱ６〜Ｑ８とを含んでいる。
まず、アクティブ期間中のディジット線工６゜１７の対
は各々がハイレベルとロウレベルになっており、かつ第
４図の波形のようにディジットプリチャージ指令信号φ
ｌはロウレベルである。次に、ノンアクティブ期間に移
行すると、ディジットプリチャージ指令信号φ１がハイ
レベルに変化し、Ｎ型ＭＯＳＦＥＴＱ６ 、Ｃ７、Ｑｓ
が同時にオンとなり、ディジット線１６．１７のバラン
ス動作を行なうため、ディジット線対のレベルは（Ｖｃ
ｃ Ｏ） ／ ２のレベルでバランスが完了する。
は各々がハイレベルとロウレベルになっており、かつ第
４図の波形のようにディジットプリチャージ指令信号φ
ｌはロウレベルである。次に、ノンアクティブ期間に移
行すると、ディジットプリチャージ指令信号φ１がハイ
レベルに変化し、Ｎ型ＭＯＳＦＥＴＱ６ 、Ｃ７、Ｑｓ
が同時にオンとなり、ディジット線１６．１７のバラン
ス動作を行なうため、ディジット線対のレベルは（Ｖｃ
ｃ Ｏ） ／ ２のレベルでバランスが完了する。
しかし、必要なディジット線対の最終電圧レベルはＶ。
（１，／２から０．５Ｖ程度低い電圧であるため、電圧
補正回路２１のコンデンサＣ２の容量と全ディジット線
１６．１７の容量ＣＤとの容量比によるチャージ分割で
定められた次式（１）で求められる電圧Δ■となる。
補正回路２１のコンデンサＣ２の容量と全ディジット線
１６．１７の容量ＣＤとの容量比によるチャージ分割で
定められた次式（１）で求められる電圧Δ■となる。
このコンデンサＣ２を補正容量といい、この回路方式を
容量補正方式と呼んでいる。
容量補正方式と呼んでいる。
上述した従来の半導体記憶装置の容量補正方式は、容量
比により八Ｖが決定してしまうので、△■を任意に変化
される事が出来ないという欠点がある。
比により八Ｖが決定してしまうので、△■を任意に変化
される事が出来ないという欠点がある。
本発明の目的は、このような問題を解決し、出力電圧レ
ベル八■を任意に調整できるようにした半導体記憶装置
を提供することにある。
ベル八■を任意に調整できるようにした半導体記憶装置
を提供することにある。
本発明の半導体記憶装置の構成は、ダイナミック型メモ
リセルに接続されたディジット線対の最終プリチャージ
電位供給回路が、前記ディジット線対と接地との間にド
レインとソースとを接続したＭＯＳＦＥＴと、このＭＯ
ＳＦＥＴのゲー■・にパルス幅の調整されたパルス信号
を供給するパルス形成回路とからなり、前記最終プリチ
ャージ電位が電源電圧の中間電位から前記パルス信号に
よって補正された電位としたことを特徴とする。
リセルに接続されたディジット線対の最終プリチャージ
電位供給回路が、前記ディジット線対と接地との間にド
レインとソースとを接続したＭＯＳＦＥＴと、このＭＯ
ＳＦＥＴのゲー■・にパルス幅の調整されたパルス信号
を供給するパルス形成回路とからなり、前記最終プリチ
ャージ電位が電源電圧の中間電位から前記パルス信号に
よって補正された電位としたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作波形図である。本実施例は、従来の電圧補正回路２
１の代りに、パルス成形回路１０により所定パルス幅の
パルスφ２を形成し、このパルスφ２により駆動される
Ｎ型ＭＯＳＦＥＴＱ１が設けられたものである。まず、
アクティブ状態からノンアクティブ状態に移行すると、
第２図の波形図からディジットプリチャージ指令信号φ
、がロウレベルからハイレベルに変化するため、全ディ
ジット線対は（Ｖｃｃ Ｏ） ／ ２のレベルに変化
する。また、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １は、こ
のＦＥＴへの入力パルス信号φ２がハイの期間だけオン
となるので、パルス信号φ２のパルス幅を任意に変化さ
せディジット線１６．１７の対のレベルを下げる。この
変化分をΔ■とすると、配線端Ａは（１／ ２ Ｖｃｃ
−八Ｖ）となる。
動作波形図である。本実施例は、従来の電圧補正回路２
１の代りに、パルス成形回路１０により所定パルス幅の
パルスφ２を形成し、このパルスφ２により駆動される
Ｎ型ＭＯＳＦＥＴＱ１が設けられたものである。まず、
アクティブ状態からノンアクティブ状態に移行すると、
第２図の波形図からディジットプリチャージ指令信号φ
、がロウレベルからハイレベルに変化するため、全ディ
ジット線対は（Ｖｃｃ Ｏ） ／ ２のレベルに変化
する。また、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １は、こ
のＦＥＴへの入力パルス信号φ２がハイの期間だけオン
となるので、パルス信号φ２のパルス幅を任意に変化さ
せディジット線１６．１７の対のレベルを下げる。この
変化分をΔ■とすると、配線端Ａは（１／ ２ Ｖｃｃ
−八Ｖ）となる。
以上説明したように本発明は、最終プリチャージレベル
制御用のトランジスタにより、ディジット線対のレベル
を任意に調整できると共に、評価のＴＡＴを短縮するこ
とができるという効果がある。
制御用のトランジスタにより、ディジット線対のレベル
を任意に調整できると共に、評価のＴＡＴを短縮するこ
とができるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作を説明する波形図、第３図は従来例の半導体記
憶装置の回路図、第４図は第３図の動作を説明する波形
図である。 １０・・・パルス形成回路、１１・・・メモリ部、１２
・・・センスアンプ、１３．１４・・・ワード選択線、
１５・・・１ ／ ２ Ｖ ｃｃ電源線、１６．１７・
・・ディジット線（Ｄ、Ｄ）、１８・・・φｌ入力端子
、２１・・・電圧補正回路、２２・・・ＮＯＲ回路、Ｃ
１Ｃ２・・・補正用容量、Ｃ，、Ｃ４・・・メモリセル
容量、Ｑ＋〜Ｑ８・・・Ｎ型ＭＯ３ＦＥＴ、φ２・・・
外部信号、φ３゜φ４・・・セット、リセット信号。
図の動作を説明する波形図、第３図は従来例の半導体記
憶装置の回路図、第４図は第３図の動作を説明する波形
図である。 １０・・・パルス形成回路、１１・・・メモリ部、１２
・・・センスアンプ、１３．１４・・・ワード選択線、
１５・・・１ ／ ２ Ｖ ｃｃ電源線、１６．１７・
・・ディジット線（Ｄ、Ｄ）、１８・・・φｌ入力端子
、２１・・・電圧補正回路、２２・・・ＮＯＲ回路、Ｃ
１Ｃ２・・・補正用容量、Ｃ，、Ｃ４・・・メモリセル
容量、Ｑ＋〜Ｑ８・・・Ｎ型ＭＯ３ＦＥＴ、φ２・・・
外部信号、φ３゜φ４・・・セット、リセット信号。
Claims (1)
- ダイナミック型メモリセルに接続されたディジット線対
の最終プリチャージ電位供給回路が、前記ディジット線
対と接地との間にドレインとソースとを接続したＭＯＳ
ＦＥＴと、このＭＯＳＦＥＴのゲートにパルス幅の調整
されたパルス信号を供給するパルス形成回路とからなり
、前記最終プリチャージ電位が電源電圧の中間電位から
前記パルス信号によって補正された電位としたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283317A JPH02128395A (ja) | 1988-11-08 | 1988-11-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283317A JPH02128395A (ja) | 1988-11-08 | 1988-11-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128395A true JPH02128395A (ja) | 1990-05-16 |
Family
ID=17663898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283317A Pending JPH02128395A (ja) | 1988-11-08 | 1988-11-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054017A (ja) * | 2004-08-13 | 2006-02-23 | Micron Technology Inc | メモリディジット線のキャパシタ支持によるプレチャージ |
-
1988
- 1988-11-08 JP JP63283317A patent/JPH02128395A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054017A (ja) * | 2004-08-13 | 2006-02-23 | Micron Technology Inc | メモリディジット線のキャパシタ支持によるプレチャージ |
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