KR19990074796A

KR19990074796A - 디램의 파워-오프 회로

Info

Publication number: KR19990074796A
Application number: KR1019980008621A
Authority: KR
Inventors: 진교원
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-03-14
Filing date: 1998-03-14
Publication date: 1999-10-05

Abstract

본 발명은 디램의 파워-오프 회로에 관한 것으로, 종래의 회로에 있어서는 서브스트레이트가 플로팅 상태가 되면, 백바이어스 전압 레벨은 접합 누설 전류로 긴 시간에 걸쳐 접지로 서서히 방전된다. 따라서, 디램 칩의 연속적인 파워 온/오프 시에는 각 파워 온 싸이클(cycle)의 시작시에 잔존하는 백바이어스 전압 레벨이 일정하지 않아 파워 상승시에 오동작을 일으킬 수 있게 하는 문제점이 있었다.

따라서, 본 발명은 파워 오프시에 이를 검출하는 파워 오프 검출부와; 상기 파워 오프 검출부에서 파워 오프 검출 여부에 따라 출력되는 전압 레벨에 의해 '하이'이면 백바이어스 전압 레벨을, '로우'이면 전원전압 레벨을 출력시켜 주는 레벨 시프트부와; 상기 파워 오프 검출부에서 파워 오프 검출시 백바이어스 전압을 접지레벨로 방전시키는 방전부로 구성하여 파워 오프시에 강제로 백바이어스 전압 레벨을 접지로 방전함으로써, 연속되는 파워 온/오프에서 파워 온시의 백바이어스 전압 레벨을 항상 접지레벨로 유지할 수 있어, 항상 일정한 파워 상승이 가능하게 되어 여러 항목을 연속적으로 테스트 하는 경우나 파워 온/오프를 반복하는 경우 칩의 오동작을 방지하고, 신뢰도를 높일 수 있도록 하는 효과가 있다.

Description

디램의 파워-오프 회로

본 발명은 디램의 파워-오프 회로에 관한 것으로, 특히 디램의 파워 오프시 잔여 백바이어스 전압(VBB) 레벨을 접지(VSS)로 강제 방전함으로써, 디램을 사용하는 시스템에서 연속적으로 파워를 온/오프 할 경우나, 디램 테스트시에 여러 항목의 시험을 연속적으로 진행할 때 파워-오프 이후의 잔여 백바이어스 전압(VBB) 레벨에 의한 칩의 오동작을 막아주는 파워-오프 회로에 관한 것이다.

도1은 종래 백바이어스 전압 발생기의 펌프부의 회로도로서, 발진부(Vosc)의 출력을 받아 충전하는 모스 커패시터(C1)와; 게이트와 소오스가 노드(1)에 연결되고, 드레인이 접지에 연결되어 있는 제 1엔모스 트랜지스터(NM1)와; 드레인이 상기 노드(1)에 연결되어 있고, 게이트와 소오스가 백바이어스 전압에 연결되어 있는 제 2엔모스 트랜지스터(NM2)로 구성된 펌프부(20)로 구성된 것으로, 이와 같이 구성된 종래 회로의 동작 및 작용을 예를 들어 설명한다.

백바이어스 전압(VBB)의 목표레벨이 -2볼트이고, 현재 백바이어스 전압(VBB)이 -1.5볼트라고 가정하면 초기에 발진부(Vosc)에 의해서 하이전압(3.3볼트)이 출력된다.

이때, 노드(1)에 걸리는 전압은 약 0.7볼트로 되어 있다가 발진부(Vosc)의 출력이 로우전압(O볼트)으로 바뀌면 모스 커패시터(C1)에 의해 상기 노드(1)에 걸리는 전압은 약 0.7볼트 - 3.3볼트 = -2.6볼트 정도로 떨어지고, 백바이어스 전압(VBB)이 -1.5볼트 이기 때문에 역전류에 의해 제 2엔모스 트랜지스터(NM2)가 턴온되어 백바이어스 전압(VBB)이 상기 노드(1)로 공급되고, 다시 발진기(Vosc)의 출력이 하이전압(3.3볼트)으로 바뀌면 상기 제 2엔모스 트랜지스터(NM2)는 오프되고, 제 1엔모스 트랜지스터(NM1)가 턴온되어 전하를 펌핑하여 접지(VSS)로 흐르게 하며, 상기 백바이어스 전압(VBB)전압 레벨은 파워-오프 이후 접합 누설 전류(Junction Leakage current)에 의해 서서히 접지(VSS)로 방전하게 된다.

도2는 디램의 파워 오프시 전압의 변화를 보인 타이밍도로서, (a)와 같이 파워 오프시 전원전압(VCC)의 레벨이 서서히 낮아짐에 따라 (b)와 같이 발진기(Vosc)의 출력 레벨도 서서히 낮아지고, (c)와 같이 노드(1)의 전압은 점차 상승하여, 서브스트레이트(Substrate)는 플로팅(floating)상태가 된다.

결국, 이와 같은 동작을 반복하면서 백바이어스 전압(VBB)에 축적된 전하를 펌핑하여 접지(VSS)로 흐르게 함으로써, 상기 백바이어스 전압(VBB)의 레벨을 떨어뜨려 목표레벨에 도달하게 한다.

그러나, 상기 종래의 회로에 있어서는 서브스트레이트가 플로팅 상태가 되면, 백바이어스 전압 레벨은 접합 누설 전류로 긴 시간에 걸쳐 접지로 서서히 방전된다. 따라서, 디램 칩의 연속적인 파워 온/오프 시에는 각 파워 온 싸이클(cycle)의 시작시에 잔존하는 백바이어스 전압 레벨이 일정하지 않아 파워 상승시에 오동작을 일으킬 수 있게 하는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 파워 오프시에 강제로 백바이어스 전압 레벨을 접지로 방전함으로써, 연속되는 파워 온/오프 사이클에서 파워 온시의 백바이어스 전압 레벨을 항상 접지레벨로 유지할 수 있어, 항상 일정한 파워 상승이 가능하게 되어 여러 항목을 연속적으로 테스트 하는 경우나 파워 온/오프를 반복하는 경우 칩의 오동작을 방지하고, 신뢰도를 높일 수 있도록 하는 디램의 파워-오프 회로를 제공 하는데 그 목적이 있다.

도1은 종래 백바이어스 발생기의 펌프부 회로도.

도2는 종래 백바이어스 회로에서 파워 오프시 각 신호의 타이밍도.

도3은 본 발명에 의한 파워 오프 회로도.

도4는 본 발명 파워 오프 회로의 파워 오프시 각 신호의 타이밍도.

***도면의 주요 부분에 대한 부호의 설명***

10 : 파워 오프 검출부 20 : 레벨 시프트부

30 : 방전부 PM1∼PM6 : 피모스 트랜지스터

NM1∼NM4 : 엔모스 트랜지스터 C1 : 모스 커패시터

INV1 : 인버터

이와 같은 목적을 달성하기 위한 본 발명의 구성은, 파워 오프시에 이를 검출하는 파워 오프 검출부와; 상기 파워 오프 검출부에서 파워 오프 검출 여부에 따라 출력되는 전압 레벨에 의해 '하이'이면 백바이어스 전압 레벨을, '로우'이면 전원전압 레벨을 출력시켜 주는 레벨 시프트부와; 상기 파워 오프 검출부에서 파워 오프 검출시 백바이어스 전압을 접지레벨로 방전시키는 방전부로 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 파워 오프 회로도로서, 이에 도시한 바와 같이 파워 오프시에 이를 검출하는 파워 오프 검출부(10)와; 상기 파워 오프 검출부(10)에서 파워 오프 검출 여부에 따라 출력되는 전압 레벨에 의해 '하이'이면 백바이어스 전압(VBB) 레벨을, '로우'이면 전원전압(VCC) 레벨을 출력시켜 주는 레벨 시프트부(20)와; 상기 파워 오프 검출부(10)에서 파워 오프 검출시 백바이어스 전압을 접지(VSS)레벨로 방전시키는 방전부(30)로 구성한다.

이때, 상기 파워 오프 검출부(10)는 소오스측에 전원전압(VCC)을 입력받고, 게이트가 드레인측에 공통 접속된 제1 피모스 트랜지스터(PM1)와; 상기 제1 피모스 트랜지스터(PM1)의 드레인측에 소오스측이 접속되고, 게이트가 드레인측에 공통 접속된 제2 피모스 트랜지스터(PM2)와; 일측이 접지(VSS)되고, 다른 일측이 상기 제2 피모스 트랜지스터(PM2)의 노드(CAP)에 연결된 모스 커패시터(C1)와; 소오스측에 전원전압(VCC)을 공통으로 인가받는 제3,4 피모스 트랜지스터(PM3,PM4)와; 드레인측이 접지(VSS)에 연결되고, 그 소오스측이 상기 제4 피모스 트랜지스터(PM4)의 드레인측에 연결된 제1 엔모스 트랜지스터(NM1)와; 상기 제3 피모스 트랜지스터(PM3)의 드레인과 제4 피모스 트랜지스터(PM4) 및 제1 엔모스 트랜지스터(NM1)의 게이트가 상기 노드(CAP)에 공통으로 접속되고, 상기 제4 피모스 트랜지스터(PM4)와 제1 엔모스 트랜지스터(NM1)가 접속되는 노드(detect)에 상기 제3 피모스 트랜지스터(PM3)의 게이트를 연결하여 구성한다.

또한, 상기 레벨 시프트부(20)는 소오스측에 전원전압(VCC)을 입력받고, 게이트에 상기 노드(detect)가 연결되는 제5 피모스 트랜지스터(PM5)와; 소오스측에 전원전압(VCC)을 입력받고, 상기 노드(detect)가 인버터(INV1)를 통하여 게이트에 연결되는 제6 피모스 트랜지스터(PM6)와; 상기 제5 피모스 트랜지스터(PM5)의 드레인측에 소오스가 연결되고, 게이트가 상기 제6 피모스 트랜지스터(PM6)의 드레인측에 연결된 제2 엔모스 트랜지스터(NM2)와; 드레인측이 상기 제2 엔모스 트랜지스터(NM2)의 드레인측에 공통 연결되어 백바이어스 전압(VBB)을 입력받고, 소오스측이 상기 제6 피모스 트랜지스터(PM6)의 드레인측에 연결되고, 게이트가 상기 제5 피모스 트랜지스터(PM5)의 드레인측에 연결되는 제3 엔모스 트랜지스터(NM3)로 구성한다.

또한, 상기 방전부(30)는 드레인측이 접지(VSS)되고, 소오스에 백바이어스 전압(VBB)을 입력받고, 게이트측가 상기 제5 피모스 트랜지스터(PM5)의 드레인에서 출력되는 신호(vbb_kill)를 입력받는 제4 엔모스 트랜지스터(NM4)로 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 도4를 참조로 설명한다.

디램 동작중에 모스 커패시터(C1)는 (전원전압(VCC) - 제1,2 피모스 트랜지스터(PM1,PM2)의 문턱전압(2Vtp))의 레벨로 충전되어 있고, 노드(CAP)의 전압(VCC-2Vtp)레벨을 입력으로 받는 파워 오프 검출부(10)의 출력단은 상기 노드(CAP)에 걸리는 전압(VCC-2Vtp)에 의해 제4 피모스 트랜지스터(PM4)와 제1 엔모스 트랜지스터(NM1)가 모두 약간씩 턴온되어 있는 상태에서 제4 피모스 트랜지스터(PM4)의 크기가 제1 엔모스 트랜지스터(NM1)의 크기보다 크므로, 제1 엔모스 트랜지스터(NM1)의 턴온된 상태를 무시할 정도가 되므로, 노드(detect)에서 출력되는 신호(vbb_kill)는 '하이'가 된다.

즉, 제1 엔모스 트랜지스터(NM1)의 크기를 작게 하면, 파워 오프 검출부(10)의 대기 전류 소모를 무시 가능한 수준으로 할 수 있게 된다.

다음, 디램에 인가되는 전원전압(VCC)이 도4의 (a)와 같이 일정전압 이하로 떨어지면(본 실시예의 경우 동작 전압 보다 1Vtp이상 떨어지면), 제4 피모스 트랜지스터(PM4)의 소오스 전압은 감소하는 반면, 게이트 전압은 동일하므로 제4 피모스 트랜지스터(PM4)는 오프되어, 노드(detect)의 출력이 (c)와 같이 '로우'로 바뀌게 된다.

상기 '로우'레벨로 전환된 신호는 레벨 시프트부(20)의 제5 피모스 트랜지스터(PM5)를 턴온시키게 되고, 이에 따라 제3 엔모스 트랜지스터(NM3)의 게이트에 전원전압(VCC)이 인가되어 턴온됨에 따라 백바이어스 전압(VBB)이 제2 엔모스 트랜지스터(NM2)에 인가되어 턴오프 시키게 되므로, 이에 따라 상기 노드(detect)의 신호(vbb_kill)레벨이 (d)에 도시된 바와 같이 '하이'가 되어 방전부(30)의 제4 엔모스 트랜지스터(NM4)를 턴온시키므로 백바이어스 전압(VBB)을 (e)와 같이 빠르게 접지(VSS)로 방전시키게 된다.

한편, 노드(detect)의 '로우'레벨에 의해 제3 피모스 트랜지스터(PM3)가 턴온되어 노드(CAP)를 (b)와 같이 전원전압(VCC)으로 방전시켜 다음 파워-온/오프 사이클에 대비하게 된다.

이상에서 설명한 바와 같이 본 발명 디램의 파워-오프 회로는 파워 오프시에 강제로 백바이어스 전압 레벨을 접지로 방전함으로써, 연속되는 파워 온/오프에서 파워 온시의 백바이어스 전압 레벨을 항상 접지레벨로 유지할 수 있어, 항상 일정한 파워 상승이 가능하게 되어 여러 항목을 연속적으로 테스트 하는 경우나 파워 온/오프를 반복하는 경우 칩의 오동작을 방지하고, 신뢰도를 높일 수 있도록 하는 효과가 있다.

Claims

파워 오프시에 이를 검출하는 파워 오프 검출부와; 상기 파워 오프 검출부에서 파워 오프 검출 여부에 따라 출력되는 전압 레벨에 의해 '하이'이면 백바이어스 전압 레벨을, '로우'이면 전원전압 레벨을 출력시켜 주는 레벨 시프트부와; 상기 파워 오프 검출부에서 파워 오프 검출시 백바이어스 전압을 접지레벨로 방전시키는 방전부로 구성된 것을 특징으로 하는 디램의 파워-오프 회로.
제1항에 있어서, 상기 파워 오프 검출부는 소오스측에 전원전압을 입력받고, 게이트가 드레인측에 공통 접속된 제1 피모스 트랜지스터와; 상기 제1 피모스 트랜지스터의 드레인측에 소오스측이 접속되고, 게이트가 드레인측에 공통 접속된 제2 피모스 트랜지스터와; 일측이 접지되고, 다른 일측이 상기 제2 피모스 트랜지스터의 노드(CAP)에 연결된 모스 커패시터와; 소오스측에 전원전압을 공통으로 인가받는 제3,4 피모스 트랜지스터와; 드레인측이 접지에 연결되고, 그 소오스측이 상기 제4 피모스 트랜지스터의 드레인측에 연결된 제1 엔모스 트랜지스터와; 상기 제3 피모스 트랜지스터의 드레인과 제4 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 게이트가 상기 노드에 공통으로 접속되고, 상기 제4 피모스 트랜지스터와 제1 엔모스 트랜지스터가 접속되는 노드(detect)에 상기 제3 피모스 트랜지스터의 게이트를 연결하여 구성된 것을 특징으로 하는 디램의 파워-오프 회로.
제1항에 있어서, 상기 레벨 시프트부는 소오스측에 전원전압을 입력받고, 게이트에 상기 노드(detect)가 연결되는 제5 피모스 트랜지스터와; 소오스측에 전원전압을 입력받고, 상기 노드(detect)가 인버터를 통하여 게이트에 연결되는 제6 피모스 트랜지스터와; 상기 제5 피모스 트랜지스터의 드레인측에 소오스가 연결되고, 게이트가 상기 제6 피모스 트랜지스터의 드레인측에 연결된 제2 엔모스 트랜지스터와; 드레인측이 상기 제2 엔모스 트랜지스터의 드레인측에 공통 연결되어 백바이어스 전압을 입력받고, 소오스측이 상기 제6 피모스 트랜지스터의 드레인측에 연결되고, 게이트가 상기 제5 피모스 트랜지스터의 드레인측에 연결되는 제3 엔모스 트랜지스터로 구성된 것을 특징으로 하는 디램의 파워-오프 회로.
제1항에 있어서, 상기 방전부는 드레인측이 접지되고, 소오스에 백바이어스 전압을 입력받고, 게이트측에 상기 제5 피모스 트랜지스터의 드레인에서 출력되는 신호(vbb_kill)를 입력받는 제4 엔모스 트랜지스터로 구성된 것을 특징으로 하는 디램의 파워-오프 회로.