JPWO2006129339A1 - 記憶装置、および記憶装置の制御方法 - Google Patents

Abstract

誤差増幅回路Ａ１に応じて第１スイッチ回路Ｔ１の導通／非導通の制御を周期的に行なうことにより、入力電圧ＶＩＮからインダクタンス回路Ｌ１に蓄積される電力を、整流回路Ｄ１を介してメモリセルアレイ１１に放出して、設定電圧に昇圧されたバイアス電圧ＶＰＰを供給する。このとき、電圧調整部１３が、バイアス電圧ＶＰＰの印加対象メモリセルの位置情報ＡＤおよびカウンタ情報ＣＯＵＮＴに応じて昇圧電圧供給部１２の誤差増幅回路Ａ１に作用し、バイアス電圧ＶＰＰの電圧値を直接に調整する。記憶容量が大容量化された場合にも、メモリセルアレイに対して充分な供給能力で昇圧されたバイアス電圧を供給することができると共に、対象メモリセルの位置に応じて設定電圧を調整して、対象メモリセル数、位置に関わらず好適な昇圧電圧を供給することができる。

Description

本発明は、メモリセルアレイにバイアス電圧を供給する構成を有する記憶装置、およびその制御方法に関するものであり、特に、大容量化されたメモリセルアレイに対して、充分な供給能力を有すると共にメモリセルアレイ内のメモリセル位置に応じたバイアス電圧を供給する記憶装置、およびその制御方法に関するものである。

特許文献１に開示されているメモリ回路は、電源ＶＣＣから昇圧され、書き換え動作や消去動作において必要とされる昇圧電圧が、図７に示すブースト回路２００よりメモリセルアレイに供給される。ブースト回路２００は、インダクタ素子２１０、スイッチングトランジスタＴ１、ダイオードＤ１、キャパシタＣ２を備えており、周期的な制御信号がスイッチングトランジスタＴ１を周期的に導通させる。スイッチングトランジスタＴ１の導通状態では、電源ＶＣＣから、インダクタ素子２１０およびスイッチングトランジスタＴ１を介して接地電位に電流が流れる。これによりインダクタ素子２１０はエネルギーを蓄積する。スイッチングトランジスタＴ１が非導通状態になると、スイッチングトランジスタＴ１のドレイン端子電圧が上昇し、ダイオードＤ１を介してキャパシタＣ２にエネルギーが移送される。これによりキャパシタＣ２の端子電圧が電源ＶＣＣより昇圧され、出力端子Ｏｕｔｐｕｔから昇圧電圧が供給される。

また、特許文献２を図８に示す。ここでは不揮発性メモリについてプログラム回路部分のみを示す。メモリセルＭ１〜Ｍ８が例示的に示されており、ワード線Ｗ０〜Ｗｍおよびデータ線Ｄ０、Ｄ１、Ｄｊ、Ｄｊ＋１によりメモリアレイが構成されている。

各データ線Ｄ０〜Ｄｊ＋１は、選択信号Ｙ０、Ｙ１、Ｙｊ、Ｙｊ＋１を受ける列選択スイッチＭＯＳＦＥＴＱ２０、Ｑ２１、Ｑ２４、Ｑ２５を介して、共通データ線ＣＤに接続される。共通データ線ＣＤは、書き込み負荷回路ＷＡ０の出力端子に接続されている。

書き込み負荷回路ＷＡ０は、書き込み用のデータ入力バッファの出力信号ＤＤ１を受けるＭＯＳＦＥＴＱ１５、可変抵抗回路ＶＲ、および制御信号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１７からなる直列回路から構成され、高電圧端子ＶＰＰの電圧を共通データ線ＣＤに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロック（不図示）を選択するブロック選択アドレスＡＸをブロックデコーダ回路ＤＥに入力し、選択されるメモリブロックに応じて可変抵抗ＶＲの抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電圧を形成する。

図９は書き込み負荷回路ＷＡ０の具体例である。ブロックデコーダ回路ＤＥは、２ビットのアドレス信号Ａ８Ｂ、Ａ９Ｂを受けて３通りの選択信号ＳＳ０〜ＳＳ２を形成する。可変抵抗ＶＲは、並列形態にされたＭＯＳＦＥＴＱ１〜Ｑ４から構成される。ＭＯＳＦＥＴＱ１のゲートには、定常的にバイアス電圧ＶＰが供給される。ＭＯＳＦＥＴＱ１は最大抵抗値を設定する。アドレス信号Ａ８Ｂ、Ａ９Ｂに応じてハイレベルとなる選択信号ＳＳ０〜ＳＳ２の組み合わせが変わって導通するＭＯＳＦＥＴの数が変化する。これにより、可変抵抗ＶＲの抵抗値が調整される。

米国特許第６７４４６６９Ｂ２号明細書 特開平６−１５０６７０号公報

フラッシュメモリ等を備える従来の記憶装置においては、書き換え動作や消去動作等に代表される動作の際、メモリセルに対して必要となる昇圧電圧は、チャージポンプ機能を利用した昇圧電圧生成回路により供給されてきた。これに対して特許文献１のブースト回路２００では、インダクタ素子２１０に周期的にエネルギーを蓄積し、そのエネルギーをキャパシタＣ２に移送することで、出力端子Ｏｕｔｐｕｔに昇圧電圧を供給する。チャージポンプ機能による昇圧電圧生成回路に比して大きな電力を供給することが可能となり、記憶容量が大容量化された際にも、メモリセルアレイに対して有効な昇圧電圧の供給を図るものではある。

しかしながら、記憶容量が大容量化される場合、メモリセルアレイの配置領域は広がらざるを得ない。このため、書き換え動作や消去動作の対象となるメモリセルは、メモリセルアレイ内での位置に応じてブースト回路２００からの距離が異なることとなる。対象のメモリセルに至るまでの昇圧電圧の径路での電圧降下により、メモリセルに印加される昇圧電圧が降圧してしまうおそれがある。この場合、同一の動作に対してメモリセルの位置ごとに異なる電圧値が印加されてしまい問題である。

ここで、特許文献２を利用すれば、ブースト回路２００から出力される昇圧電圧の径路上の抵抗値を可変とすることができ、メモリセルに印加される電圧値を調整することは可能ではある。

しかしながら、特許文献２は、ブースト回路２００から出力される昇圧電圧の電圧値を直接調整するものではない。高電圧端子ＶＰＰに入力された昇圧電圧が負荷回路ＷＡ０の可変抵抗ＶＲを介してメモリセルに至る際に流れる電流により、電圧降下を生成して電圧値を調整するものである。このため、昇圧電圧が高抵抗ノードへの電圧印加であり電圧の印加に伴い印加径路に電流が流れない場合には、可変抵抗ＶＲによる電圧降下は発生しない。この場合、メモリセル位置に応じた電圧調整を行なうことができず問題である。

また、同時に複数のメモリセルに対して昇圧電圧の印加が行われる場合、電圧印加に伴いメモリセルが所定の状態（プログラム完了または消去完了）に至り電圧印加動作が完了するまでの時間は、メモリセルごとに異なることが一般的である。このため、電圧印加動作が完了したと判断されるメモリセルの数は、電圧印加の初期段階からの時間経過と共に増えていくこととなる。電圧印加動作の完了が確認されたメモリセルに対しては、更なる電圧印加は行なわないとすれば、印加径路に流れる電流は時間経過と共に徐々に減少することとなる。アドレス信号によりメモリセル位置に応じて可変抵抗ＶＲの抵抗値を調整したとしても、時間経過と共に昇圧電圧が変化してしまい、メモリセル位置に応じた昇圧電圧を確定することができず問題である。

本発明は前記背景技術の少なくとも１つの問題点に鑑みなされたものであり、記憶容量が大容量化された場合にも、入力電圧からインダクタンス素子に蓄積された電力を出力側に放出する動作を、出力電圧が設定電圧に維持されるように周期的に行なう制御により、メモリセルアレイに対して充分な供給能力を有する昇圧電圧を供給すると共に、メモリセルアレイ内の対象となるメモリセル位置に応じて昇圧電圧を供給する回路の設定電圧を直接調整することで、電圧印加される対象メモリセル数や配置位置に関わらず、好適な昇圧電圧を供給することが可能な記憶装置、およびその制御方法を提供することを目的とする。
また、前記メモリセルアレイに対して充分な供給能力を有する昇圧電圧を供給すると共に、必要に応じて昇圧電圧を供給する回路の設定電圧を直接調整することで、好適な昇圧電圧を供給することが可能な記憶装置、およびその制御方法を提供することを目的とする。

前記目的を達成するためになされた本発明の記憶装置は、メモリセルアレイと、メモリセルアレイに、入力電圧に対して昇圧されたバイアス電圧を供給する昇圧電圧供給部と、メモリセルアレイにおけるバイアス電圧の供給位置前記バイアス電圧の印加回数、前記バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて、バイアス電圧の電圧値を設定する設定電圧を調整し、または／および設定電圧とバイアス電圧との少なくとも何れか一方に基づき調整された調整電圧を出力する電圧調整部とを備え、昇圧電圧供給部は、調整された、設定電圧または／および調整電圧に基づき、バイアス電圧の設定電圧からの誤差電圧を増幅する誤差増幅回路と、入力電圧と第１ノードとの間を接続するインダクタンス回路と、第１ノードと基準電圧との間を接続る第１スイッチ回路と、第１ノードとメモリセルアレイとの間を接続し、第１ノードからメモリセルアレイに向かって導通する整流回路とを備え、誤差増幅回路に応じて、第１スイッチ回路、または第１スイッチ回路および整流回路を、周期的に導通制御することを特徴とする。

本発明の記憶装置では、第１スイッチ回路の導通により、入力電圧から第１ノードを経て基準電圧に至る電流経路が形成されインダクタンス回路に電力が蓄積される。第１スイッチ回路の非導通により、インダクタンス回路に蓄積されている電力は、第１ノードから整流回路を経て、メモリセルアレイにバイアス電圧として供給される。電圧調整部が、バイアス電圧の供給位置前記バイアス電圧の印加回数、前記バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて設定電圧を調整し、または／および設定電圧とバイアス電圧との少なくとも何れか一方に基づき調整された調整電圧を出力する。調整された、設定電圧または／および調整電圧が誤差増幅回路に供給され、バイアス電圧の設定電圧からの誤差電圧が増幅される。誤差増幅回路の出力信号に応じて第１スイッチ回路、または第１スイッチ回路および整流回路が導通制御され、周期的に電力の移送動作が行われる。

また、本発明の記憶装置の制御方法は、メモリセルアレイにおけるバイアス電圧の供給位置、バイアス電圧の印加回数、バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて、バイアス電圧の設定電圧を調整するステップと、バイアス電圧を、入力電圧の電力を周期的にインダクタンス回路に蓄積した上でメモリセルアレイに供給することにより、設定電圧に制御するステップとを有することを特徴とする。

本発明の記憶装置の制御方法では、メモリセルアレイに供給されるバイアス電圧の供給対象であるメモリセルアレイ内のメモリセルの位置、バイアス電圧の印加回数、バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて、バイアス電圧の設定電圧を調整した上で、バイアス電圧を、入力電圧の電力を周期的にインダクタンス回路に蓄積した上でメモリセルアレイに供給することにより、設定電圧に制御する。

これにより、記憶容量が大容量化された場合にも、入力電圧からインダクタンス回路に蓄積された電力をメモリセルアレイに向けて放出する動作を、バイアス電圧が設定電圧に維持されるように周期的に制御して、メモリセルアレイに対して充分な供給能力を有するバイアス電圧を供給することができる。加えて、メモリセルアレイ内の対象となるメモリセル位置、バイアス電圧の印加回数、バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて設定電圧を調整することにより、バイアス電圧を直接調整して、インダクタンス回路に蓄積された電力を整流回路からメモリセルアレイに向けて放出することができる。バイアス電圧を印加している対象メモリセルの数に関わらず、メモリセル位置に応じて好適なバイアス電圧を供給することができる。

本発明の原理を説明するブロック図である。 実施形態のメモリセルアレイの概略ブロック図である。 昇圧電圧供給部および電圧調整部の回路ブロック図である。 セクタ位置に応じたバイアス電圧の調整を示す図である。 第２スイッチ回路を選択するデコーダに関する他の実施形態である。 昇圧電圧供給部のコントローラについての他の実施形態を示すブロック図である。 特許文献１の回路ブロック図である。 特許文献２の回路ブロック図である。 特許文献２の書き込み負荷回路ＷＡ０の具体例である。

符号の説明

１１ メモリセルアレイ
１２ 昇圧電圧供給部
１３ 電圧調整部
１４ メモリコントローラ
２１、２６ デコーダ
２３ Ｙデコーダ
２４ コントローラ
２５ ドライバ
２７ セレクタ
２８ ＰＷＭ制御部
２９ ＶＦＭ制御部
Ａ１ 誤差増幅回路
Ｄ１ 整流回路
Ｌ１ インダクタンス回路
Ｎ１ 第１ノード
ＲＳ０〜ＲＳ３ 冗長セクタ
Ｓ００〜Ｓ３ｆ セクタ
ＳＷ０〜ＳＷ３ 第２スイッチ回路
Ｔ１ 第１スイッチ回路
ＡＤ 印加対象メモリセルの位置情報
ＡＤＤ、ＡＤａ、ＡＤｂ、ＡＤｃ、ＡＤｄ アドレス信号
ＲＥＤ 冗長信号
Ｓ２〜Ｓ０ 調整信号
ＳＥＬ０〜ＳＥＬ３ 選択信号
ＳＬＤ 負荷信号
ＶＦＢ フィードバック電圧
ＶＩＮ 入力電圧
ＶＬ０〜ＶＬ７ 調整レベル
ＶＰＰ バイアス電圧
ＶＲＦ１ 設定電圧

以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。

図１に示す本発明の原理を説明するブロック図では、メモリセルアレイ１１、メモリセルアレイ１１に昇圧されたバイアス電圧ＶＰＰを供給する昇圧電圧供給部１２、昇圧電圧供給部１２が供給するバイアス電圧ＶＰＰの電圧値を調整する電圧調整部１３、およびメモリセルアレイ１１を制御するメモリコントローラ１４を備えている。

また、メモリコントローラ１４にはメモリセルアレイ内のメモリセルをプログラムまたは消去する時のプログラム／イレース・ステート・マシン１５を備える。プログラム／イレース・ステート・マシン１５は、カウンタ制御部１７を含む状態制御部１６、ベリファイ回路１８、判定部１９を備える。

状態制御部１６は、プログラムまたはイレース時、メモリセルへ物理的作用によりホットエレクトロンやホットキャリアなどを注入放出させるための複数回の電圧印加とベリファイ機能を制御する。

ベリファイ回路１８は、プログラムまたはイレース時、電圧印加毎または複数回の電圧印加を１セットとしたサイクル毎に、メモリセルのプログラム状態または消去状態を期待値と比較検証する。

判定部１９は、ベリファイ回路１８の比較検証データをもとに、プログラム／イレース対象である複数メモリセルすべてがプログラム状態またはイレース状態になったか否かを判定する。

カウンタ制御部１７は、前記電圧印加の回数を設定し、または／およびベリファイ動作を監視する。

状態制御部１６は、判定部１９の結果とカウンタ制御部１７の情報を元に、プログラムまたはイレースを終了するか／プログラムまたはイレースのための更なる電圧印加を追加実施するかを判断する。また、メモリセルへの電圧印加を制御する。状態制御部１６による制御に応じて行なわれる、バイアス電圧ＶＰＰのパルス印加やベリファイ動作を、カウンタ制御部１７が監視し、設定されたパルス回数または／および検出されたベリファイ動作に応じてカウンタ情報ＣＯＵＮＴを出力する。

例えば、印加電圧をパルス状に複数回与えた後、ベリファイを実施する。この場合の複数回の制御はカウンタ制御部１７で行われる。パルスの電圧は、パルス回数ｎ（ｎ≧１）毎に印加電圧を調整して変更する場合が一般的であり、ステップパルス印加と呼ぶ。もう一つの例としては、前記プログラムまたはイレースのための更なる電圧印加を追加実施する毎に、印加電圧を調整して変更する場合である。ベリファイ毎に印加電圧の設定値が変更されることから、ベリファイステップ印加と呼ぶ。両者共に、メモリセルへの前記物理的作用を効果的にして、プログラム／イレース特性を向上するために実施される。ステップパルス印加時のバイアス電圧ＶＰＰまたはベリファイステップ印加時のバイアス電圧ＶＰＰは、後述する昇圧電圧供給部１２により生成される。

昇圧電圧供給部１２は、バイアス電圧ＶＰＰの設定電圧からの誤差電圧を増幅する誤差増幅回路Ａ１、入力電圧ＶＩＮと第１ノードＮ１との間を接続するインダクタンス回路Ｌ１、第１ノードＮ１と接地電圧との間を接続し、誤差増幅回路Ａ１に応じて周期的に導通制御される第１スイッチ回路Ｔ１、および第１ノードＮ１からメモリセルアレイ１１に向かって導通する整流回路Ｄ１を備えている。

誤差増幅回路Ａ１に応じて第１スイッチ回路Ｔ１を導通し、入力電圧ＶＩＮからインダクタンス回路Ｌ１を介して接地電圧に至る電流径路を形成して、インダクタンス回路Ｌ１に電力を蓄積する。その後、第１スイッチ回路Ｔ１を非導通とし、入力電圧ＶＩＮからインダクタンス回路Ｌ１を介して接地電圧に至る電流径路を遮断する。電流径路の遮断に応じて、インダクタンス回路Ｌ１に蓄積されていた電力が、整流回路Ｄ１を介してメモリセルアレイ１１に放出される。第１スイッチ回路Ｔ１の導通／非導通の制御を周期的に行なうことにより、メモリセルアレイ１１にバイアス電圧ＶＰＰが供給される。

電圧調整部１３は、メモリコントローラ１４から入力される、バイアス電圧ＶＰＰの印加対象メモリセルの位置情報ＡＤおよびカウンタ情報ＣＯＵＮＴに応じて、昇圧電圧供給部１２に対して信号を出力する。この信号は昇圧電圧供給部１２の誤差増幅回路Ａ１に作用し、バイアス電圧ＶＰＰの電圧値が調整される。ここで、位置情報ＡＤとは、例えば、バイアス電圧ＶＰＰが印加される対象メモリセルのアドレス情報である。

入力電圧ＶＩＮから供給される電力を、インダクタンス回路Ｌ１に蓄積した上で整流回路Ｄ１を介して放出することにより、昇圧されたバイアス電圧ＶＰＰを供給することができる。容量結合による電荷の移動を利用したチャージポンプ機能での昇圧動作に比して、大きな電力を効率的に放出して昇圧動作を行なうことができる。

また、バイアス電圧ＶＰＰの供給対象であるメモリセルの位置情報ＡＤおよびカウンタ情報ＣＯＵＮＴに応じて、昇圧電圧供給部１２から出力されるバイアス電圧ＶＰＰの電圧値を直接に制御することができる。バイアス電圧ＶＰＰが供給されるメモリセルアレイでの負荷の多寡に関わらず、すなわち、昇圧電圧供給部１２からメモリセルアレイ１１に向けて必要とされる電流量に関わらず、所定の電圧値を有するバイアス電圧ＶＰＰを供給することができる。

図２は、メモリセルアレイ１１の概略ブロック図である。メモリセルアレイ１１において、メモリセル（不図示）がマトリクス状に縦横に並べて配置されており、更にセクタＳ００〜Ｓ３ｆが構成されている。セクタＳ００〜Ｓ３ｆはメモリセルへのアクセス制御上、または／および回路・レイアウト構成上、所定数のメモリセルごとに区画された単位である。例えば、不揮発性メモリにおいては一括消去動作やプログラム動作などの基本単位として扱われる。

図２では、横方向に４セクタ、縦方向に１６セクタが配置され、総数で６４セクタが配置されている。また、アドレス信号ＡＤａ、ＡＤｂを含むアドレス信号ＡＤＤをデコードするＹデコーダ２３、バイアス電圧ＶＰＰの供給線を横方向に並ぶ各セクタ列に接続する第２スイッチ回路ＳＷ０〜ＳＷ３、およびアドレス信号ＡＤａ、ＡＤｂをデコードし、第２スイッチ回路ＳＷ０〜ＳＷ３に選択信号ＳＥＬ０〜ＳＥＬ３を出力するデコーダ２１を備えている。また、横方向に並ぶセクタ列には、列ごとに冗長セクタＲＳ０〜ＲＳ３が配置されている。 Yデコーダ２３でデコードされるタテ列に属するセクタ群は、共通ビット線に接続される。この共通ビット線には配線径路上に寄生抵抗が付加している。

縦横にマトリクス状に配置されたセクタＳ００〜Ｓ３ｆは、アドレス信号ＡＤａ、ＡＤｂにより横方向に並ぶ各セクタ列が識別される。アドレス信号（ＡＤａ、ＡＤｂ）＝（０、０）のセクタ列は、セクタＳ００〜Ｓ０ｆおよび冗長セクタＲＳ０が配置され、（ＡＤａ、ＡＤｂ）＝（０、１）のセクタ列は、セクタＳ１０〜Ｓ１ｆおよび冗長セクタＲＳ１が配置され、（ＡＤａ、ＡＤｂ）＝（１、０）のセクタ列は、セクタＳ２０〜Ｓ２ｆおよび冗長セクタＲＳ２が配置され、（ＡＤａ、ＡＤｂ）＝（１、１）のセクタ列は、セクタＳ３０〜Ｓ３ｆおよび冗長セクタＲＳ３が配置されている。また、アドレス信号ＡＤｃ、ＡＤｄにより縦方向に並ぶセクタのうち隣接する４セクタごとに識別される。アドレス信号（ＡＤｃ、ＡＤｄ）＝（０、０）には、セクタＳｘ０〜Ｓｘ３（ｘ＝０〜３）が区画され、アドレス信号（ＡＤｃ、ＡＤｄ）＝（０、１）には、セクタＳｘ４〜Ｓｘ７（ｘ＝０〜３）が区画され、アドレス信号（ＡＤｃ、ＡＤｄ）＝（１、０）には、セクタＳｘ８〜Ｓｘｂ（ｘ＝０〜３）が区画され、アドレス信号（ＡＤｃ、ＡＤｄ）＝（１、１）には、セクタＳｘｃ〜Ｓｘｆ（ｘ＝０〜３）が区画されている。

バイアス電圧ＶＰＰを印加する動作の際、アドレス信号ＡＤａ〜ＡＤｄを含むアドレス信号により、対象となるメモリセル（不図示）が指定される。デコーダ２１では、アドレス信号ＡＤａ、ＡＤｂがデコードされ、対象のメモリセルが配置されている横方向に並ぶセクタ列にある第２スイッチ回路ＳＷ０〜ＳＷ３が選択される。バイアス電圧ＶＰＰは、選択された第２スイッチ回路、Ｙデコーダ２３を介して、対象のメモリセルにビット線を経由して供給される。

ここで、不良メモリセル、不良セクタ等については、不図示の冗長判定回路に応じて所定の冗長セクタＲＳ０〜ＲＳ３に置換される。図２では、不良セクタ等は同一のセクタ列にある冗長セクタに置換されるとして構成されているものとする。デコーダ２１においてデコードされ選択される第２スイッチ回路ＳＷ０〜ＳＷ３は、冗長セクタへの置換の有無に関わらず同一のセクタ列を選択すればよい。

冗長構成または／および冗長制御方法によっては、対象のメモリセルと置換される冗長セクタのセクタ列が異なる場合も考えられる。各列に冗長セクタを備えるのではなく複数セクタ列間で１つの冗長セクタを共有する場合や、冗長救済効率を高めるために不良セクタ等が配置されているセクタ列とは異なるセクタ列に配置されている冗長セクタに置換を行なういわゆるフレキシブル冗長の場合である。

この場合、デコーダ２１に、冗長判定信号（不図示）や置換先の冗長セクタが配置されているセクタ列のアドレス情報等を入力してやればよい。これにより、例えば、複数セクタ列間で冗長セクタを共有する場合には、冗長判定信号の入力に応じて、アドレス信号ＡＤａ、ＡＤｂのデコードに関わらず冗長セクタの配置されている所定セクタ列を選択することができる。また、異なるセクタ列の冗長セクタに置換する場合には、冗長判定信号の入力に応じて、アドレス信号ＡＤａ、ＡＤｂに代えて冗長セクタが配置されているセクタ列のアドレス情報等をデコードして冗長セクタの配置されているセクタ列を選択することができる。

アドレス信号ＡＤａ、ＡＤｂにより横方向に並ぶセクタ列が識別されると共に、アドレス信号ＡＤｃ、ＡＤｄにより縦方向において４セクタごとに識別される。アドレス信号ＡＤａ〜ＡＤｄに応じて、各セクタ列に対して４セクタごとにメモリセルの配置領域が区画される。区画されたメモリセルの配置領域に応じて昇圧電圧供給部１２からの距離が異なり経路上の負荷が異なる。また、冗長セクタＲＳ０〜ＲＳ３についてもセクタ列ごとに昇圧電圧供給部１２からの距離が異なり経路上の負荷が異なる。したがって、後述するように、アドレス信号ＡＤａ〜ＡＤｄまたは置換される冗長セクタに応じて、出力されるバイアス電圧ＶＰＰの電圧値を調整することが有効である。

図３に実施形態の昇圧電圧供給部１２および電圧調整部１３を示す。昇圧電圧供給部１２は、誤差増幅器Ａ１１、インダクタンス素子Ｌ１１、スイッチング素子Ｔ１１、整流素子Ｄ１１、およびキャパシタ素子Ｃ１１を備えている。インダクタンス素子Ｌ１１とスイッチング素子Ｔ１１とは第１ノードＮ１で接続されている。インダクタンス素子Ｌ１１の他端は入力電圧ＶＩＮに接続され、スイッチング素子Ｔ１１の他端は接地電圧に接続されている。また、整流素子Ｄ１１は、アノード端子が第１ノードＮ１に接続されカソード端子が出力端子ＶＰＰに接続されている。キャパシタ素子Ｃ１１は、出力端子ＶＰＰと接地電圧との間に接続されている。誤差増幅器Ａ１１には、出力されるバイアス電圧ＶＰＰがフィードバックされたフィードバック電圧ＶＦＢと設定電圧ＶＲＦ１とが入力される。設定電圧ＶＲＦ１からのフィードバック電圧（調整電圧）ＶＦＢの誤差電圧が増幅される。ここで、フィードバック電圧ＶＦＢは、バイアス電圧ＶＰＰを抵抗分圧により調整した調整電圧である。また、図示されてはいないが、設定電圧ＶＲＦ１を抵抗分圧等により調整して調整電圧とすることもできる。更に、設定電圧ＶＲＦ１自体を調整することもできる。

また、コントローラ２４、およびドライバ２５が備えられており、スイッチング素子Ｔ１１を導通制御する。誤差増幅器Ａ１１の出力信号がコントローラ２４に入力され、誤差電圧に応じて出力される制御信号がドライバ２５を介してスイッチング素子Ｔ１１を制御する。

コントローラ２４から出力され、スイッチング素子Ｔ１１を導通制御する制御信号は、出力されるバイアス電圧ＶＰＰが所定電圧値を維持するように周期的に制御される。例えば、所定の周波数で導通と非導通とが繰り返されて出力端子に電力を放出することにより、バイアス電圧ＶＰＰを所定電圧値に維持する制御方法がある。いわゆるＰＷＭ制御と称されるスイッチング制御である。所定周期ごとにスイッチング素子Ｔ１１が導通制御され毎周期電力が供給されるため、供給されるバイアス電圧ＶＰＰにおいて電力消費が大なる場合に有効な制御方法である。バイアス電圧ＶＰＰとして充分な電力を供給することができる。

これに対して、バイアス電圧ＶＰＰの低下に応じて導通制御を行なう制御方式がある。バイアス電圧ＶＰＰを監視しておき、所定値を下回って電圧低下が生じた場合にスイッチング制御を行なう制御方法である。いわゆるＶＦＭ制御と称されるスイッチング制御である。バイアス電圧ＶＰＰが充分な電圧値を有し更なる電力の供給が不要な場合には、スイッチング動作が行なわれないため、不要な回路動作を抑制することができ、供給されるバイアス電圧ＶＰＰにおいて電力消費が小なる場合に有効な制御方法である。不要な電力消費が抑制される。

電圧調整部１３は、バイアス電圧ＶＰＰを分圧する抵抗素子Ｒ１、Ｒ２、Ｒ２０〜Ｒ２６を備えている。抵抗素子Ｒ１の一端にはバイアス電圧ＶＰＰが入力される。抵抗素子Ｒ１の他端は、抵抗素子Ｒ２に接続され、抵抗素子Ｒ２の他端と接地電圧との間には、抵抗素子Ｒ２０およびスイッチトランジスタＴ２０〜抵抗素子Ｒ２６およびスイッチトランジスタＴ２６が各々直列接続されている。更に、スイッチトランジスタＴ２７が接続されている。スイッチトランジスタＴ２０〜Ｔ２７は、デコーダ２６により択一に導通制御される。デコーダ２６には、アドレス信号ＡＤａ〜ＡＤｄおよび冗長信号ＲＥＤが入力される。

抵抗素子Ｒ２０〜Ｒ２６は各々異なる抵抗値を有しており、スイッチトランジスタＴ２０〜Ｔ２６の導通制御に応じて、抵抗素子Ｒ２に加算され抵抗素子Ｒ１との間でバイアス電圧ＶＰＰを分圧する。スイッチトランジスタＴ２７の径路は抵抗素子Ｒ２に加算される抵抗値がない径路である。これにより、抵抗素子Ｒ１とＲ２との接続点から出力されるフィードバック電圧（調整電圧）ＶＦＢは、バイアス電圧ＶＰＰが分圧された電圧となるが、スイッチトランジスタＴ２０〜Ｔ２７のうち導通制御される径路により形成される分圧比に応じた電圧となる。スイッチトランジスタＴ２７が導通制御される場合を最大電圧として、抵抗素子Ｒ２０〜Ｒ２６の抵抗値が大きくなるに応じて、フィードバック電圧（調整電圧）ＶＦＢが順次低い電圧値に調整される。

デコーダ２６は、バイアス電圧ＶＰＰの印加対象であるメモリセルの配置セクタを識別するアドレス信号ＡＤａ〜ＡＤｄ、冗長信号ＲＥＤ、カウンタ情報ＣＯＵＮＴに応じて、好適な電圧値を確定した上で、スイッチトランジスタＴ２０〜Ｔ２７の何れか一つを導通する。

図４は、デコーダ２６のうち、セクタの位置情報とカウント情報ＣＯＵＮＴ（１〜３）に対して好適なバイアス電圧ＶＰＰの対応を示す例である。第１の対応表では、アドレス信号ＡＤａ、ＡＤｂとアドレス信号ＡＤｃ、ＡＤｄとにより、横方向に並ぶセクタ列ごとおよび縦方向に隣接する４セクタの区画ごとに、バイアス電圧ＶＰＰが調整される。バイアス電圧ＶＰＰは、３ビットの調整信号Ｓ２〜Ｓ０により、調整レベルＶＬ０〜ＶＬ７の８段階に調整される。調整信号Ｓ２〜Ｓ０は、更にデコードされて、スイッチトランジスタＴ２０〜Ｔ２７のうち、何れか一つを同通制御する。具体的には、（Ｓ０、Ｓ１、Ｓ２）＝（０、０、０）の場合に、バイアス電圧ＶＰＰが最大電圧となるスイッチトランジスタＴ２７が導通制御され、（Ｓ０、Ｓ１、Ｓ２）の同化に従い、スイッチトランジスタＴ２０〜Ｔ２７のうち何れか一つが導通制御される。
尚、第１の対応表は、カウンタ情報ＣＯＵＮＴに対応して複数（ＣＯＵＮＴ１〜ＣＯＵＮＴ３）備える。

第２の対応表では、冗長セクタＲＳ０〜ＲＳ３に関して、配置されているセクタ列ごとに、３ビットの調整信号Ｓ２〜Ｓ０により、調整レベルＶＬ４〜ＶＬ７に調整される。第１の対応表においてアドレス信号ＡＤａ〜ＡＤｄに対応して、また冗長セクタが選択される場合には、第２の対応表において冗長セクタＲＳ０〜ＲＳ３に対応して、調整信号Ｓ２〜Ｓ０が選択される。尚、第２の対応表は、カウンタ情報ＣＯＵＮＴに対応して複数（ＣＯＵＮＴ１〜ＣＯＵＮＴ３）備える。

図２に示すブロック図では、バイアス電圧ＶＰＰは、アドレス信号（ＡＤａ、ＡＤｂ）＝（１、１）で識別されるセクタ列のうち冗長セクタＲＳ３側から供給される。このため、アドレス信号（ＡＤａ、ＡＤｂ）＝（１、１）で識別されるセクタ列および冗長セクタＲＳ３が、昇圧電圧供給部１２に最も近接することとなる。セクタまでの径路上の負荷（バイアス電圧ＶＰＰの電源線とビット線の総寄生抵抗値など）が最小になり、調整レベルは最小の電圧レベルで足りる。より遠い位置に配置されているセクタ（最遠地のセクタはセクタＳ００）に対しては、より高い電圧レベルに調整すればよく、アドレス信号ＡＤａ、ＡＤｂが（ＡＤａ、ＡＤｂ）＝（１、１）→（１，０）→（０、１）→（０、０）の順に、高い電圧レベルに調整されると共に、アドレス信号ＡＤｃ、ＡＤｄが（ＡＤｃ、ＡＤｄ）＝（１、１）→（１，０）→（０、１）→（０、０）の順に、高い電圧レベルに調整される。

具体的には、第１の対応表では、（ＡＤａ、ＡＤｂ）＝（１、１）のセクタ列で、（ＡＤｃ、ＡＤｄ）＝（１、１）→（１，０）→（０、１）→（０、０）に従い、調整レベルがＶＬ６→ＶＬ５→ＶＬ４→ＶＬ３として順に高い電圧に調整される。以下同様に、（ＡＤａ、ＡＤｂ）＝（１、０）のセクタ列でＶＬ５→ＶＬ４→ＶＬ３→ＶＬ２に、（ＡＤａ、ＡＤｂ）＝（０、１）のセクタ列でＶＬ４→ＶＬ３→ＶＬ２→ＶＬ１に、（ＡＤａ、ＡＤｂ）＝（０、０）のセクタ列でＶＬ３→ＶＬ２→ＶＬ１→ＶＬ０に調整される。また、第２の対応表では、冗長セクタに関して、ＲＳ３→ＲＳ２→ＲＳ１→ＲＳ０に従い、ＶＬ７→ＶＬ６→ＶＬ５→ＶＬ４の順に高い電圧に調整される。

第１の対応表において選択された調整信号Ｓ２〜Ｓ０、および第２の対応表において選択された調整信号Ｓ２〜Ｓ０の何れか一方が、セレクタ２７において選択される。セレクタ２７での選択は、冗長信号ＲＥＤにより行われる。すなわち、冗長信号ＲＥＤが非活性の状態であり対象となるセクタが冗長されていない場合には、第１の対応表が選択される。冗長信号ＲＥＤが活性の状態であり対象となるセクタが冗長されている場合には、第２の対応表が選択される。
尚、複数の第１／２の対応表は、カウンタ情報ＣＯＵＮＴに対応してどれか一つの対応表に従って調整信号Ｓ２〜Ｓ０が出力される。詳細には、最初のプログラム電圧印加サイクルでは、カウント情報ＣＯＵＮＴ１内の第１／２の対応表が選択され、２回目のプログラム電圧印加サイクルでは、カウント情報ＣＯＵＮＴ２内の第１／２の対応表が選択され、３回目のプログラム電圧印加サイクルでは、カウント情報ＣＯＵＮＴ３内の第１／２の対応表が選択される。これにより、プログラム電圧印加サイクル毎に、セクタの位置情報による好適なバイアス電圧ＶＰＰとカウント情報ＣＯＵＮＴによる好適なバイアス電圧ＶＰＰの両者を含めた好適なバイアス電圧ＶＰＰを生成することが出来る。

図５は、デコーダ２１についての他の実施形態を示す。図２では、デコーダ２１においてアドレス信号ＡＤａ、ＡＤｂがデコードされ、横方向に並ぶセクタ列が選択される場合を説明した。図５では、アドレス信号ＡＤａ、ＡＤｂのデコードに加え、バイアス電圧ＶＰＰの電圧値を検出して所定電圧値を越える場合に選択信号ＳＥＬ０〜ＳＥＬ３が出力される場合である。

アドレス信号ＡＤａ、ＡＤｂおよび反転アドレス信号／ＡＤａ、／ＡＤｂの各組み合わせがアンドゲートＡ０〜Ａ３に入力され、アンドゲートＡ０〜Ａ３からはデコードされた選択信号ＳＥＬ０〜ＳＥＬ３が出力される。アンドゲートＡ０には反転アドレス信号／ＡＤａ、／ＡＤｂが入力され、選択信号ＳＥＬ０が出力されて第２スイッチ回路ＳＷ０が選択される。アンドゲートＡ１には反転アドレス信号／ＡＤａおよびアドレス信号ＡＤｂの入力に対して選択信号ＳＥＬ１が出力されて第２スイッチ回路ＳＷ１が出力される。アンドゲートＡ２にはアドレス信号ＡＤａおよび反転アドレス信号／ＡＤｂの入力に対して選択信号ＳＥＬ２が出力されて第２スイッチ回路ＳＷ２が出力される。アンドゲートＡ３にはアドレス信号ＡＤａ、ＡＤｂの入力に対して選択信号ＳＥＬ３が出力されて第２スイッチ回路ＳＷ３が出力される。

アンドゲートＡ０〜Ａ３には、更に比較器ＣＭＰからの出力信号が入力される。比較器ＣＭＰの入力端子については、非反転入力端子は抵抗素子Ｒ３およびＲ４の接続点が接続され、反転入力端子には参照電圧ＶＲＦ２が入力される。抵抗素子Ｒ３の他端にはバイアス電圧ＶＰＰが入力され、抵抗素子Ｒ４の他端は接地電圧が接続されている。比較器ＣＭＰにおいて、抵抗素子Ｒ３、Ｒ４によるバイアス電圧ＶＰＰの分圧電圧が参照電圧ＶＲＦ２と比較される。分圧電圧が参照電圧ＶＲＦ２を上回ると比較器ＣＭＰの出力信号がハイレベルとなり、各アンドゲートＡ０〜Ａ３によるデコード動作が可能となる。すなわち、バイアス電圧ＶＰＰが参照電圧ＶＲＦ２で定められる所定電圧値を上回ることによりデコード動作が可能となる。
尚、各アンドゲートＡ０〜Ａ３は、カウンタ情報ＣＯＵＮＴに対応して複数備えることができる。

これにより、対象のメモリセルに対してバイアス印加の動作が開始されると、昇圧電圧供給部１２の動作が開始されバイアス電圧ＶＰＰの電圧レベルが上昇する。バイアス電圧ＶＰＰが参照電圧ＶＲＦ２に応じて定められる所定の電圧値を上回った時点で、アンドゲートＡ０〜Ａ３によるデコード動作が行なわれ、第２スイッチ回路ＳＷ０〜ＳＷ３が選択されて導通する。バイアス電圧ＶＰＰが所定の電圧レベルに達するまでは、選択信号ＳＥＬ０〜ＳＥＬ３が活性化されることはなく、メモリセルにバイアス電圧ＶＰＰが印加されることはない。

メモリセルが不揮発性メモリセルである場合、プログラム動作や消去動作等において、所定電圧に達しないバイアス電圧ＶＰＰがメモリセルに印加されることはない。プログラム動作や消去動作等において規定外の電圧値のバイアス電圧ＶＰＰが印加されることはなく、確実な動作が可能となる。

図６は、昇圧電圧供給部１２のコントローラ２４についての他の実施形態を示す。図３では、コントローラ２４は、バイアス電圧ＶＰＰが所定電圧値に維持するための周期的な制御として、バイアス電圧ＶＰＰの電力消費が大なる場合に有効なＰＷＭ制御や、バイアス電圧ＶＰＰの電力消費が小なる場合に有効なＶＦＭ制御を例示して説明した。図６では、バイアス電圧ＶＰＰの負荷状況に応じて制御が切り替わる場合である。

コントローラ２４は、ＰＷＭ制御部２８およびＶＦＭ制御部２９を備え、各出力信号はドライバ２５に供給される。ＰＷＭ制御部２８およびＶＦＭ制御部２９には、各々、イネーブル端子（ＥＮ）が備えられており、ＰＷＭ制御部２８のイネーブル端子（ＥＮ）には負荷信号ＳＬＤが、ＶＦＭ制御部２９のイネーブル端子（ＥＮ）には負荷信号ＳＬＤがインバータゲートＩ１により反転された信号が入力されている。ハイレベルの負荷信号ＳＬＤに応じてＰＷＭ制御部２８が活性化され、ローレベルの負荷信号ＳＬＤに応じてＶＦＭ制御部２９が活性化される。

負荷信号ＳＬＤは、例えば、同時にバイアス供給の対象とされるメモリセル数に応じて定義することができる。すなわち、同時にバイアス供給が行われるメモリセル数が所定数以上の場合には、バイアス電圧ＶＰＰの電力消費が大であるとして負荷信号をハイレベルとする。これにより、ＰＷＭ制御部２８が活性化され、昇圧電圧供給部１２はＰＷＭ制御によりバイアス電圧ＶＰＰを供給する。同時にバイアス供給が行われるメモリセル数が所定数以下の場合には、バイアス電圧ＶＰＰの電力消費が小であるとして負荷信号をローレベルとする。これにより、ＶＦＭ制御部２８が活性化され、昇圧電圧供給部１２はＶＦＭ制御によりバイアス電圧ＶＰＰを供給する。

負荷信号ＳＬＤの論理レベルは、例えば、以下のように設定することができる。

一回の動作で対象とするメモリセルの数を選択できる場合、多数のメモリセルを選択する動作モードが設定されることに応じて負荷信号ＳＬＤをハイレベルに設定する。メモリセルの書き換え動作の場合に同時にアクセスするビット幅を選択できる場合や、不揮発性メモリにおいてプログラム動作や消去動作を行なう場合に一括動作する範囲を可変とする場合等が考えられる。

また、一括して多数のメモリセルに対してバイアス電圧ＶＰＰを印加する動作で、動作完了までの時間がメモリセルごとに異なる場合、バイアス印加の数に応じて負荷信号ＳＬＤを変更する。多数のメモリセルへのバイアス電圧ＶＰＰが必要とされるバイアス供給の初期段階においては負荷信号をハイレベルとし、所定時間の経過後、または／およびバイアス供給が完了したメモリセルの増加に伴い、負荷信号ＳＬＤをローレベルにシフトする。多数のメモリセルに対してプログラム動作や消去動作を行なう場合には、プログラムや消去が完了するまでの時間はメモリセルごとに異なることが一般的である。プログラムや消去の完了を確認するベリファイ動作によりメモリセルの状態を検出し、所定数のメモリセルに対してベリファイが完了したことを検出することに応じて負荷信号ＳＬＤをハイレベルからローレベルにシフトすることができる。

更に、整流回路はダイオードに限られず、同期整流トランジスタでもよい。この場合、第１スイッチ回路または／および整流回路を、メモリセルアレイにおける前記バイアス電圧の供給位置に応じて制御する。また、前記ＰＷＭ制御とＶＦＭ制御を第１スイッチ回路または／および整流回路と組み合わせることができる。

以上の説明から明らかなように本実施形態によれば、記憶容量が大容量化された場合にも、入力電圧ＶＩＮからインダクタンス回路Ｌ１に蓄積された電力をメモリセルアレイ１１に向けて放出する動作を、昇圧されたバイアス電圧ＶＰＰが設定電圧に維持されるように周期的に制御して、メモリセルアレイ１１に対して充分な供給能力を有するバイアス電圧ＶＰＰを供給することができる。加えて、メモリセルアレイ１１内のバイアス印加対象のメモリセル位置、印加電圧回数、ベリファイ動作等に応じて設定電圧を調整するので、バイアス電圧ＶＰＰを直接調整して、インダクタンス回路Ｌ１に蓄積された電力を整流回路Ｄ１からメモリセルアレイ１１に向けて放出することができる。バイアス電圧ＶＰＰの印加対象メモリセルの数に関わらず、メモリセル位置に応じて好適なバイアス電圧ＶＰＰを供給することができる。
加えて、バイアス電圧ＶＰＰが所定の電圧値であることに応じて第２スイッチ回路ＳＷ０〜ＳＷ３がメモリセルへバイアス電圧ＶＰＰを制御するので、理想的な動作が可能となる。
加えて、同時にバイスアス電圧を与えるメモリセル数などの負荷状況を示す負荷信号ＳＬＤによってＰＷＭ制御部２８およびＶＦＭ制御部２９を選択的に切り替えるので、効率的で理想的な動作が可能となる。
整流回路が同期整流トランジスタの場合、第１スイッチ回路または／および整流回路を、メモリセルアレイにおける前記バイアス電圧の供給位置に応じて制御することで、効率的で理想的な動作が可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、バイアス電圧ＶＰＰを調整する電圧調整部１３として、バイアス電圧ＶＰＰの分圧比を可変に設定してフィードバック電圧（調整電圧）ＶＦＢを調整する場合を例に説明したが、本発明はこれに限定されるものではない。設定電圧ＶＲＦ１を調整すること、また設定電圧ＶＲＦ１およびフィードバック電圧（調整電圧）ＶＦＢを共に調整することも可能である。
また、実施形態では、バイアス電圧ＶＰＰを分圧して誤差増幅器Ａ１１に入力する場合を例に説明したが、本発明はこれに限定されるものではない。バイアス電圧を所定ゲインで変換した電圧を誤差増幅器Ａ１１に入力してやれば、設定電圧からの誤差電圧を増幅できることは言うまでもない。
また、実施形態では、セクタの位置情報とカウント情報に対して好適なバイアス電圧ＶＰＰの生成制御を例に説明したが、これらを分離して制御してもよい。

更に、不揮発性メモリにおいては一括消去動作やプログラム動作などの基本単位としてセクタＳ００を扱ったが、揮発性メモリも含めてページリードやバーストリード動作を基本単位としたメモリセル数のブロックであってもよい。
更に、図２では、各タテ列のセクタ列に対して４セクタごとにメモリセルの配置領域が区画されたが、各タテ列のセクタ列で２セクタ毎でも良いし、各タテ列のセクタに対して４セクタを選択し２列のタテ列セクタ列で一纏めにしてもよい。これらは、アドレスの縮退制御などで可能である。
更に、第２スイッチ回路ＳＷ０〜ＳＷ３とＹデコーダ２３は、共通にすることも可能である。
更に、電圧調整部１３は、抵抗素子Ｒ２に加減算され抵抗素子Ｒ１との間でバイアス電圧ＶＰＰを分圧する回路であっても良い。

更に、記憶装置にはメモリセルアレイ１１、昇圧電圧供給部１２、電圧調整部１３、メモリコントローラ１４を備えるが、これらは１つまたは複数の半導体装置で構成される場合がある。インダクタンス回路やキャパシタ素子Ｃ１１などは必ずしも半導体に限定されず、また半導体装置内に含まれる必要はない。１つのシリコンバルクまたは複数のシリコンバルクと、いわゆるディスクリート部品との組み合わせによって構成される記憶装置であればよく、その装置形態は、シングルパッケージ／マルチチップパッケージ、ハイブリッド形態など、様々である。

Claims (19)

1. メモリセルアレイと、
   前記メモリセルアレイに、入力電圧に対して昇圧されたバイアス電圧を供給する昇圧電圧供給部と、
   前記メモリセルアレイにおける前記バイアス電圧の供給位置、前記バイアス電圧の印加回数、前記バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて、前記バイアス電圧の電圧値を設定する設定電圧を調整し、または／および前記設定電圧と前記バイアス電圧との少なくとも何れか一方に基づき調整された調整電圧を出力する電圧調整部とを備え、
   前記昇圧電圧供給部は、
   調整された、前記設定電圧または／および前記調整電圧に基づき、前記バイアス電圧の前記設定電圧からの誤差電圧を増幅する誤差増幅回路と、
   前記入力電圧と第１ノードとの間を接続するインダクタンス回路と、
   前記第１ノードと基準電圧との間を接続る第１スイッチ回路と、
   前記第１ノードと前記メモリセルアレイとの間を接続し、前記第１ノードから前記メモリセルアレイに向かって導通する整流回路とを備え、
   前記誤差増幅回路に応じて、前記第１スイッチ回路、または前記第１スイッチ回路および前記整流回路を、周期的に導通制御することを特徴とする記憶装置。
2. 前記電圧調整部は、前記バイアス電圧の供給位置にあるメモリセルの位置情報であるアドレス情報に応じて、前記バイアス電圧を調整することを特徴とする請求項１に記載の記憶装置。
3. 前記電圧調整部は、前記メモリセルが冗長救済されている場合には、前記アドレス情報に代えて冗長情報に応じて、前記バイアス電圧を調整することを特徴とする請求項２に記載の記憶装置。
4. 前記メモリセルアレイは複数の区画に分割されてなり、
   前記アドレス情報は前記複数の区画の各々を識別する位置情報であって、前記冗長情報は冗長メモリセルの配置されている前記区画を識別する位置情報を含むことを特徴とする請求項３に記載の記憶装置。
5. 前記電圧調整部は、前記バイアス電圧の印加回数、または／および前記バイアス電圧の印加後のベリファイ動作を指示するカウント情報に応じて、前記バイアス電圧を調整することを特徴とする請求項１に記載の記憶装置。
6. 前記カウンタ情報は、プログラムまたはイレースを制御するプログラム／イレース・ステート・マシンに接続されることを特徴とする請求項５に記載の記憶装置。
7. 前記電圧調整部は、前記誤差増幅回路に供給される、前記設定電圧または／および前記バイアス電圧のゲインを調整することを特徴とする請求項１に記載の記憶装置。
8. 前記設定電圧または／および前記バイアス電圧は、分圧された上で前記誤差増幅回路に供給され、
   前記電圧調整部は、前記設定電圧または／および前記バイアス電圧の分圧比を調整することを特徴とする請求項７に記載の記憶装置。
9. 前記整流回路と前記メモリセルアレイとの間に第２スイッチ回路を備え、
   前記整流回路を介して供給される前記バイアス電圧が所定電圧である場合に、導通することを特徴とする請求項１に記載の記憶装置。
10. 前記メモリセルアレイが要求する前記バイアス電圧の負荷量が所定値以下または所定値を下回る場合に、前記第１スイッチ回路を導通制御する第１制御部と、
    前記メモリセルアレイが要求する前記バイアス電圧の負荷量が所定値を上回りまたは所定値以上の場合に、前記第１スイッチ回路を導通制御する第２制御部とを備えることを特徴とする請求項１に記載の記憶装置。
11. 前記負荷量の所定値は、同時に前記バイアス電圧の供給対象とされるメモリセルの数に応じて設定されることを特徴とする請求項１０に記載の記憶装置。
12. 前記第１制御部はＶＦＭ制御部であり、前記第２制御部はＰＷＭ制御部であることを特徴とする請求項１０に記載の記憶装置。
13. メモリセルアレイにおけるバイアス電圧の供給位置、前記バイアス電圧の印加回数、前記バイアス電圧の印加後のベリファイ動作のうち少なくとも何れか一つに応じて、前記バイアス電圧の設定電圧を調整するステップと、
    前記バイアス電圧を、入力電圧の電力を周期的にインダクタンス回路に蓄積した上で前記メモリセルアレイに供給することにより、前記設定電圧に制御するステップとを有することを特徴とする記憶装置の制御方法。
14. 前記調整のステップでは、前記バイアス電圧の供給位置にあるメモリセルの位置情報であるアドレス情報に応じて、前記バイアス電圧を調整することを特徴とする請求項１３に記載の記憶装置の制御方法。
15. 前記調整のステップでは、前記メモリセルが冗長救済されている場合には、前記アドレス情報に代えて冗長情報に応じて、前記バイアス電圧を調整することを特徴とする請求項１４に記載の記憶装置の制御方法。
16. 前記調整のステップでは、前記バイアス電圧の印加回数、または／および前記バイアス電圧の印加後のベリファイ動作に応じて、前記バイアス電圧を調整することを特徴とする請求項１３に記載の記憶装置の制御方法。
17. 前記調整のステップは、設定電圧または／および前記バイアス電圧のゲインを調整するステップを有し、
    前記バイアス電圧を供給するステップは、調整された、前記設定電圧または／および前記調整電圧に基づき、前記バイアス電圧の前記設定電圧からの誤差電圧を増幅するステップを有することを特徴とする請求項１３に記載の記憶装置の制御方法。
18. 前記メモリセルアレイが要求する前記バイアス電圧の負荷量が所定値以下または所定値を下回る場合に、前記インダクタンス回路が第１周期で電力を蓄積するステップと、
    前記メモリセルアレイが要求する前記バイアス電圧の負荷量が所定値を上回りまたは所定値以上の場合に、前記インダクタンス回路が第２周期で電力を蓄積するステップとを有することを特徴とする請求項１３に記載の記憶装置の制御方法。
19. 前記第１周期は、ＶＦＭ制御に応じて定められる周期であり、前記第２周期は、ＰＷＭ制御に応じて定められる周期であることを特徴とする請求項１８に記載の記憶装置の制御方法。

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