JPH1139885A - 半導体記憶装置及びそのデータ書込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力の増大を抑制しながら、短時間で確
実なデータ書換えを行うことが可能な構成の半導体記憶
装置及びそのデータ書込み方法、具体的には、電気的デ
ータ書換え可能な不揮発性メモリ及びそのデータ書込み
方法を提供する。 【解決手段】 本発明に係る半導体記憶装置は、出力す
るクロック信号の周波数をデータ書込み時間内に切り替
える周波数切替回路を備え、データ書込み信号を生成す
るための高電圧信号を発生させる昇圧回路に周波数切替
回路から出力されるクロック信号が入力されるように構
成したものである。また、本発明に係る半導体記憶装置
のデータ書込み方法は、データ書込み信号を生成するた
めの高電圧信号を発生させる昇圧回路における電圧の昇
圧を行うために昇圧回路に入力するクロック信号の周波
数をデータ書込み時間内に切り替えるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置及び
そのデータ書込み方法に係り、特に、自己昇圧回路を内
蔵する電気的書換え可能な不揮発性メモリ及びそのデー
タ書込み方法に関する。

【０００２】

【従来の技術】自己昇圧回路を内蔵する電気的書換え可
能な不揮発性メモリは、通常、外部又は内部発振器によ
り生成されるクロック信号を用いて、データ書込みに必
要とされる高電圧を発生させている。

【０００３】図７は、従来の電気的書換え可能な不揮発
性メモリの構成を示したブロック図である。

【０００４】この不揮発性メモリは、以下のように構成
されている。即ち、外部又は内部に備えられ、クロック
信号を生成して供給する発振器１と、外部コントロール
信号により制御され、発振器１からのクロック信号に基
づくメモリセルの書換え動作その他のメモリ全体の動作
の制御を行うコントロール回路２と、コントロール回路
２が発振器１からのクロック信号に基づき生成したクロ
ックＡの入力に応じて、データ書込み時間のカウントを
行う複数段（ｎ段（ｎは自然数））のバイナリ・カウン
タＣ1 、Ｃ2 、．．．、Ｃn-1 、Ｃn と、上記クロック
Ａの入力により、データ書込みに必要な高電圧信号を発
生させる昇圧回路４と、コントロール回路２により制御
されたタイミングで、昇圧回路４により発生された高電
圧信号を用いてデータ書換えが行われるメモリセル３と
から図７の不揮発性メモリは構成されている。

【０００５】各カウンタＣ1 、Ｃ2 、．．．、Ｃn-1 、
Ｃn には、カウンタのリセットを行うカウンタ制御信号
が、昇圧回路４には、昇圧回路４からの高電圧信号の出
力タイミング等を制御する昇圧回路制御信号が、それぞ
れコントロール回路２から入力される。

【０００６】図８は、図７の不揮発性メモリ内で生成さ
れ又は使用される各クロック信号を示したタイミングチ
ャートである。

【０００７】コントロール回路２は、発振器１からのク
ロック信号に基づきクロックＡを生成し、クロックＡは
第１段目のカウンタＣ1 及び昇圧回路４に入力される。
クロックＡは、発振器１からのクロック信号をそのまま
使用してもよいし、例えば当該クロック信号の半分の周
波数としたものを使用してもよい。

【０００８】各カウンタＣ1 、Ｃ2 、．．．、Ｃn-1 、
Ｃn は、総て同様の構成のバイナリ・カウンタであり、
第１段目のカウンタＣ1 は、クロックＡの２回の立ち下
がりをカウントするごとに１パルスを発生し、クロック
Ａの半分の周波数のクロックＢを生成する。以下、同様
に、各カウンタは、入力されるクロックの半分の周波数
のクロックを生成する。最終段である第ｎ段目のカウン
タＣn の出力信号であるクロックＤが立ち上がり、コン
トロール回路２に入力されると、１つのデータ書込み時
間が終了する。

【０００９】一方、昇圧回路４は、クロックＡが入力さ
れることにより高電圧信号を発生し、コントロール回路
２からの昇圧回路制御信号に応じて高電圧信号をコント
ロール回路２へ出力する。コントロール回路２は、昇圧
回路４からの高電圧信号を用い、データ書込み時間内の
所定のタイミングで書込み信号をメモリセル３に出力す
ることにより、メモリセル３のデータ書換えを行う。

【００１０】

【発明が解決しようとする課題】データ書込み信号を生
成するために用いられる高電圧信号を発生させる昇圧回
路４に要求される性能は、メモリセルの書込み特性や書
込みセル数、高電圧用トランジスタの特性等によって異
なる。メモリセルに確実にデータを書き込むためには、
高周波数クロック信号を用い、その周波数は常に一定で
あることが望ましい。従って、上述した従来の不揮発性
メモリにおいては、内蔵する昇圧回路４が高周波数クロ
ック信号を用いる場合、消費電力が増大するという問題
点がある。一方、消費電力を抑制するために低周波数ク
ロック信号を用いて高電圧信号を発生させようとする場
合、十分な昇圧ができず、正しくデータを書き込むこと
ができない、あるいは、昇圧された書込み信号波形がメ
モリセルの負荷、高電圧用トランジスタの特性等によっ
てなまり、メモリセルに高電圧の書込み信号を印加する
時間が短くなり、正しくデータを書き込むことができな
いという問題が発生する。

【００１１】本発明は上記問題点に鑑みてなされたもの
で、その目的は、消費電力の増大を抑制しながら、短時
間で確実なデータ書換えを行うことが可能な構成の半導
体記憶装置及びそのデータ書込み方法、具体的には、電
気的データ書換え可能な不揮発性メモリ及びそのデータ
書込み方法を提供することである。

【００１２】

【課題を解決するための手段】本発明に係る半導体記憶
装置によれば、装置外部又は内部に配設された発振器が
発生する原クロック信号に基づき第１の周波数のクロッ
ク信号を生成し、かつ、装置全体の制御を行う制御回路
と、縦列接続されたｎ段（ｎは自然数）のバイナリ・カ
ウンタからなり、第１段目のカウンタに第１の周波数の
クロック信号が入力され、第ｎ段目のカウンタの出力が
制御回路に入力されるカウンタ群と、第１の周波数のク
ロック信号と第１段目から第ｎ−１段目までのカウンタ
のいずれかの出力である第２の周波数のクロック信号と
が入力され、データ書込み時間開始後の所定期間内は第
１の周波数のクロック信号を出力し、データ書込み時間
内の所定期間の経過後は第２の周波数のクロック信号を
出力する周波数切替回路と、周波数切替回路から出力さ
れる第１又は第２の周波数のクロック信号のいずれかに
基づき電圧の昇圧を行い、高電圧信号を出力する昇圧回
路と、昇圧回路から出力される高電圧信号を用いてデー
タ書込み信号を生成し、所定のタイミングで出力するデ
ータ書込み信号生成手段と、データ書込み信号によりデ
ータの書換えが行われるメモリセルと、を備えたことを
特徴とし、この構成により、データ書込み時間開始後の
所定期間内はメモリセルの負荷、高電圧用トランジスタ
の特性等による書込み信号波形のなまりを防止し、書込
み時間を短縮することができ、データ書込み時間内の所
定期間の経過後は消費電力を低減することができる。

【００１３】周波数切替回路は、第１段目から第ｎ−１
段目までのカウンタのいずれかの出力である第３の周波
数のクロック信号に基づき、データ書込み時間開始後第
３の周波数のクロック信号が最初に立ち上がるまでの期
間を所定期間とするものとすると、消費電力を抑制しな
がらデータ書込み時間が最小限となるような設定を行う
ことができる。

【００１４】周波数切替回路は、制御回路からの所定の
制御信号が入力されている場合にのみ、切替を行うもの
とすると、データ書込み中の周波数切替のみならず、デ
ータ書込みごとに周波数を切り替えることが可能とな
る。従って、１セルごとの書込みから全セル一括の書込
みまで、確実、かつ、最短時間、最小消費電流で行うこ
とが可能となる。

【００１５】本発明に係る半導体記憶装置のデータ書込
み方法によれば、データ書込み信号を生成するための高
電圧信号を発生させる昇圧回路における電圧の昇圧を行
うために昇圧回路に入力するクロック信号の周波数を、
データ書込み時間内に切り替えることを特徴とし、この
構成により、データ書込み時間開始後の所定期間内はメ
モリセルの負荷、高電圧用トランジスタの特性等による
書込み信号波形のなまりを防止し、書込み時間を短縮す
ることができ、データ書込み時間内の所定期間の経過後
は消費電力を低減するようなデータ書込みが可能とな
る。

【００１６】クロック信号の周波数の切替は、第１の周
波数から、第１の周波数よりも低い周波数である第２の
周波数への切替とする。

【００１７】具体的には、装置全体の制御を行う制御回
路が、装置外部又は内部に配設された発振器が発生する
原クロック信号に基づき生成する第１の周波数のクロッ
ク信号と、装置内部に備えられた縦列接続されたｎ段
（ｎは自然数）のバイナリ・カウンタからなり、第１段
目のカウンタに第１の周波数のクロック信号が入力さ
れ、第ｎ段目のカウンタの出力が制御回路に入力される
ことによりデータ書込み時間を制御するカウンタ群のう
ち第１段目から第ｎ−１段目までのカウンタのいずれか
の出力である第２の周波数のクロック信号と、を用い
て、クロック信号の周波数の切替を行う。

【００１８】クロック信号の周波数の切替は、第１段目
から第ｎ−１段目までのカウンタのいずれかの出力であ
る第３の周波数のクロック信号に基づき、データ書込み
時間開始後第３の周波数のクロック信号が最初に立ち上
がったタイミングで行うものとすると、消費電力を抑制
しながらデータ書込み時間が最小限となるような設定を
行うことができる。

【００１９】クロック信号の周波数の切替は、制御回路
から所定の制御信号が出力されている場合にのみ行うも
のとすると、データ書込み中の周波数切替のみならず、
データ書込みごとに周波数を切り替えることが可能とな
る。従って、１セルごとの書込みから全セル一括の書込
みまで、確実、かつ、最短時間、最小消費電流で行うこ
とが可能となる。

【００２０】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置及びそのデータ書込み方法の実施の形態について、図
面を参照しながら説明する。

【００２１】図１は、本発明の第１の実施の形態に係る
半導体記憶装置、即ち、本発明の第１の実施の形態に係
る電気的書換え可能な不揮発性メモリの構成を示したブ
ロック図であり、本発明の第１の実施の形態に係る半導
体記憶装置のデータ書込み方法が実施される電気的書換
え可能な不揮発性メモリの構成を示したブロック図であ
る。

【００２２】本発明の第１の実施の形態に係る不揮発性
メモリは、以下のように構成されている。即ち、メモリ
外部又は内部に備えられ、クロック信号を生成して供給
する発振器１と、外部コントロール信号により制御さ
れ、発振器１からのクロック信号に基づくメモリセルの
書換え動作その他のメモリ全体の動作の制御を行うコン
トロール回路２と、コントロール回路２が発振器１から
のクロック信号に基づき生成したクロックＡの入力に応
じて、データ書込み時間のカウントを行う複数段（ｎ段
（ｎは自然数とする。以下、同様。））のバイナリ・カ
ウンタＣ1 、Ｃ2、．．．、Ｃn-1 、Ｃn と、クロック
Ａと第１段目のカウンタＣ1 の出力であるクロックＢと
をデータ書込み時間の半分の時点で切り替え、当該クロ
ック信号をクロックＥとして出力する周波数切替回路５
と、当該クロックＥの入力により、データ書込みに必要
な高電圧信号を発生させる昇圧回路４と、コントロール
回路２により制御されたタイミングで、昇圧回路４によ
り発生された高電圧信号に基づきコントロール回路２で
生成された書込み信号を用いてデータ書換えが行われる
メモリセル３とから、本発明の第１の実施の形態に係る
不揮発性メモリは構成されている。

【００２３】各カウンタＣ1 、Ｃ2 、．．．、Ｃn-1 、
Ｃn には、カウンタのリセットを行うカウンタ制御信号
が、昇圧回路４には、昇圧回路４からの高電圧信号の出
力タイミング等を制御する昇圧回路制御信号が、それぞ
れコントロール回路２から必要に応じて入力される。

【００２４】周波数切替回路５は、上述のように、第１
段目のカウンタＣ1 の入力であるクロックＡと、カウン
タＣ1 の出力であるクロックＢとをデータ書込み時間の
半分の時点で切り替え、当該クロック信号をクロックＥ
として出力するように構成された回路である。ここで
は、インバータ５０と、３つの２入力ＮＯＲ論理回路５
１，５２，５３とから以下のように構成されている。第
１の２入力ＮＯＲ論理回路５１の一方側入力にはクロッ
クＡが、他方側入力には最終段である第ｎ段目のカウン
タＣn の入力信号、即ち、第ｎ−１段目のカウンタＣn-
1 の出力信号であるクロックＣがそれぞれ入力されてい
る。一方、第２の２入力ＮＯＲ論理回路５２の一方側入
力には第１段目のカウンタＣ1 の出力であるクロックＢ
が、他方側入力にはインバータ５０を介したクロックＣ
がそれぞれ入力されている。さらに、第１及び第２の２
入力ＮＯＲ論理回路５１及び５２の出力がそれぞれ第３
の２入力ＮＯＲ論理回路５３に入力されており、第３の
２入力ＮＯＲ論理回路５３の出力はクロックＥとして昇
圧回路４に入力される。

【００２５】図２は、図１に示した本発明の第１の実施
の形態に係る不揮発性メモリ内で生成され又は使用され
る各クロック信号を示したタイミングチャートである。

【００２６】コントロール回路２は、発振器１からのク
ロック信号に基づきクロックＡを生成し、クロックＡは
第１段目のカウンタＣ1 及び昇圧回路４、周波数切替回
路５に入力される。クロックＡは、発振器１からのクロ
ック信号をそのまま使用してもよいし、例えば当該クロ
ック信号の半分の周波数としたものを使用してもよい。

【００２７】各カウンタＣ1 、Ｃ2 、．．．、Ｃn-1 、
Ｃn は、総て同様の構成のバイナリ・カウンタであり、
第１段目のカウンタＣ1 は、クロックＡの２回の立ち下
がりをカウントするごとに１パルスを発生し、クロック
Ａの半分の周波数のクロックＢを生成する。以下、同様
に、各カウンタは、入力されるクロックの半分の周波数
のクロックを生成する。最終段である第ｎ段目のカウン
タＣn の出力信号であるクロックＤが立ち上がってＨレ
ベルになり、そのＨレベル信号がコントロール回路２に
入力されると、１つのデータ書込み時間が終了する。

【００２８】また、データ書込み時間の前半においては
クロックＣがＬ（Low ）レベルであるので周波数切替回
路５はクロックＡをクロックＥとして出力し、データ書
込み時間の後半においてはクロックＣがＨ（High）レベ
ルであるので周波数切替回路５はクロックＡの半分の周
波数のクロックＢをクロックＥとして出力する。

【００２９】昇圧回路４は、クロックＥが入力されるこ
とにより高電圧信号を発生し、コントロール回路２から
の昇圧回路制御信号に応じて高電圧信号をコントロール
回路２へ出力する。コントロール回路２はデータ書込み
信号生成手段を備えており、データ書込み信号生成手段
は昇圧回路４からの高電圧信号に基づきデータ書込み信
号を生成し、データ書込み時間内の所定のタイミングで
データ書込み信号をメモリセル３に出力することによ
り、メモリセル３のデータ書換えを行う。

【００３０】本発明の第１の実施の形態に係る不揮発性
メモリは、データ書込み時間の前半においては高周波数
のクロックＡを用いて昇圧回路４における昇圧を行うの
で、メモリセルの負荷、高電圧用トランジスタの特性等
による書込み信号波形のなまりを防止し、書込み時間を
短縮することができ、データ書込み時間の後半において
はクロックＡの半分の周波数のクロックＢを用いて昇圧
を行うので、消費電力を低減することができる。

【００３１】尚、データ書込み時間の前半と後半とで昇
圧回路４の昇圧に用いるクロック信号の周波数が異なっ
ていても、データ書込みに必要とされる所定の高電圧が
維持できれば、データ書込みには何等支障はない。

【００３２】図３は、本発明の第２の実施の形態に係る
半導体記憶装置、即ち、本発明の第２の実施の形態に係
る電気的書換え可能な不揮発性メモリの構成を示したブ
ロック図であり、本発明の第２の実施の形態に係る半導
体記憶装置のデータ書込み方法が実施される電気的書換
え可能な不揮発性メモリの構成を示したブロック図であ
る。

【００３３】本発明の第２の実施の形態に係る不揮発性
メモリの構成は、以下の点で、第１の実施の形態に係る
不揮発性メモリの構成と異なっている。即ち、第２の実
施の形態における周波数切替回路５は、第１段目のカウ
ンタＣ1 の入力であるクロックＡと、任意の第ｌ段目
（１≦ｌ≦ｎ−１）のカウンタＣl の出力であるクロッ
クＢとをデータ書込み時間内における選択可能な任意の
時点で切り替え、当該クロック信号をクロックＥとして
昇圧回路４に出力するように構成されている。周波数切
替回路５が、インバータ５０と、３つの２入力ＮＯＲ論
理回路５１，５２，５３とから構成されている点は第１
の実施の形態と同様であるが、クロックＡとクロックＢ
とを切り替えるタイミングを制御するためのクロック
Ｃ’を発生させるために、ラッチ回路としてフリップフ
ロップ６が周波数切替回路５の前段に備えられている。
フリップフロップ６のセット入力には任意の第ｍ段目
（１≦ｍ≦ｎ−１）のカウンタＣm の出力であるクロッ
クＣが、リセット入力にはカウンタのリセットと同時に
入力されるリセット信号が、Ｄ入力には常時電源電位Ｖ
DD（Ｈレベル入力）が、それぞれ入力されている。従っ
て、フリップフロップ６のＱ出力は、セット入力である
クロックＣがＬレベルである間はＬレベルであり、クロ
ックＣが一度Ｈレベルに切り替わった後はその後のクロ
ックＣの変動に拘わらずリセット信号が入力されるまで
Ｈレベルを維持する。このフリップフロップ６のＱ出力
をクロックＣ’として周波数切替回路５で使用する。

【００３４】第２の実施の形態においては周波数切替回
路５には、クロック信号が以下のように入力されてい
る。第１の２入力ＮＯＲ論理回路５１の一方側入力には
クロックＡが、他方側入力にはフリップフロップのＱ出
力であるクロックＣ’がそれぞれ入力されている。一
方、第２の２入力ＮＯＲ論理回路５２の一方側入力には
任意の第ｌ段目のカウンタＣl の出力であるクロックＢ
が、他方側入力にはインバータ５０を介したクロック
Ｃ’がそれぞれ入力されている。さらに、第１及び第２
の２入力ＮＯＲ論理回路５１及び５２の出力がそれぞれ
第３の２入力ＮＯＲ論理回路５３に入力されており、第
３の２入力ＮＯＲ論理回路５３の出力はクロックＥとし
て昇圧回路４に入力される。

【００３５】上述した点を除き、本発明の第２の実施の
形態に係る不揮発性メモリのその他の部分の構成は、第
１の実施の形態に係る不揮発性メモリの構成と同様であ
る。図４は、図３に示した本発明の第２の実施の形態に
係る不揮発性メモリ内で生成され又は使用される各クロ
ック信号を示したタイミングチャートである。

【００３６】周波数切替回路５は、データ書込み時間の
うちクロックＣ’がＬレベルの間はクロックＡをクロッ
クＥとして出力し、クロックＣ’がＨレベルになった後
はクロックＢをクロックＥとして出力する。最終段であ
る第ｎ段目のカウンタＣn の出力信号であるクロックＤ
が立ち上がってＨレベルになり、そのＨレベル信号がコ
ントロール回路２に入力されると、１つのデータ書込み
時間が終了する。

【００３７】本発明の第２の実施の形態に係る不揮発性
メモリは、データ書込み時間初期の昇圧回路４における
昇圧開始後の短時間内は高周波数のクロックＡを使用し
て速やかに昇圧を行うので、メモリセルの負荷、高電圧
用トランジスタの特性等による書込み信号波形のなまり
を防止し、書込み時間を短縮することができ、その後は
クロックＡの１／２^l のクロックＢを用いて昇圧を行う
ので、消費電力を低減することができる。また、昇圧回
路４における昇圧に用いるクロック信号切替のタイミン
グは、データ書込み時間開始後、データ書込み時間の１
／２^m の各時点から任意に選択することができるので、
消費電力を抑制しながらデータ書込み時間が最小限とな
るような設定を行うこともできる。

【００３８】図５は、本発明の第３の実施の形態に係る
半導体記憶装置、即ち、本発明の第３の実施の形態に係
る電気的書換え可能な不揮発性メモリの構成を示したブ
ロック図であり、本発明の第３の実施の形態に係る半導
体記憶装置のデータ書込み方法が実施される電気的書換
え可能な不揮発性メモリの構成を示したブロック図であ
る。

【００３９】本発明の第３の実施の形態に係る不揮発性
メモリの構成は、以下の点で、第１の実施の形態に係る
不揮発性メモリの構成と異なっている。即ち、周波数切
替回路５が出力するクロック信号を切り替えるタイミン
グを制御するための信号として、第ｎ−１段目のカウン
タＣn-1 の出力であるクロックＣを直接使用せず、クロ
ックＣとコントロール回路２からのコントロール信号Ｃ
ＴＲＡとのＡＮＤ論理信号を使用するように構成されて
いる。周波数切替回路５が、インバータ５０と、３つの
２入力ＮＯＲ論理回路５１，５２，５３とから構成され
ている点は第１の実施の形態と同様であるが、クロック
ＡとクロックＢとを切り替えるタイミングを制御するた
めの信号を発生させるために、２入力ＡＮＤ論理回路７
が周波数切替回路５の前段に備えられている。２入力Ａ
ＮＤ論理回路７の一方側入力には第ｎ−１段目のカウン
タＣn-1 の出力であるクロックＣが、他方側入力にはコ
ントロール回路２からのコントロール信号ＣＴＲＡが、
それぞれ入力されている。従って、２入力ＡＮＤ論理回
路７の出力は、コントロール信号ＣＴＲＡがＬレベルで
ある限りはクロックＣが変動してもＬレベルのままであ
り、コントロール信号ＣＴＲＡとクロックＣとが共にＨ
レベルになったときにのみＨレベルとなる。この２入力
ＡＮＤ論理回路７の出力を周波数切替回路５で使用す
る。

【００４０】第３の実施の形態においては周波数切替回
路５には、クロック信号が以下のように入力されてい
る。第１の２入力ＮＯＲ論理回路５１の一方側入力には
クロックＡが、他方側入力には２入力ＡＮＤ論理回路７
の出力がそれぞれ入力されている。一方、第２の２入力
ＮＯＲ論理回路５２の一方側入力には第１段目のカウン
タＣ1 の出力であるクロックＢが、他方側入力にはイン
バータ５０を介した２入力ＡＮＤ論理回路７の出力がそ
れぞれ入力されている。さらに、第１及び第２の２入力
ＮＯＲ論理回路５１及び５２の出力がそれぞれ第３の２
入力ＮＯＲ論理回路５３に入力されており、第３の２入
力ＮＯＲ論理回路５３の出力はクロックＥとして昇圧回
路４に入力される。

【００４１】上述した点を除き、本発明の第３の実施の
形態に係る不揮発性メモリのその他の部分の構成は、第
１の実施の形態に係る不揮発性メモリの構成と同様であ
る。図６は、図５に示した本発明の第３の実施の形態に
係る不揮発性メモリ内で生成され又は使用される各クロ
ック信号を示したタイミングチャートである。

【００４２】データ書込み時間１においては、周波数切
替回路５はクロックＡをクロックＥとして出力してい
る。即ち、コントロール信号ＣＴＲＡがＬレベルである
ので、クロックＣがＬレベルから立ち上がってＨレベル
になっても、周波数切替回路５の出力であるクロックＥ
はクロックＡからクロックＢに切り替わることはない。
従って、周波数切替回路５はデータ書込み時間１の全期
間にわたってクロックＡを出力し、最終段である第ｎ段
目のカウンタＣn の出力信号であるクロックＤが立ち上
がってＨレベルになり、そのＨレベル信号がコントロー
ル回路２に入力されると、データ書込み時間１が終了す
る。

【００４３】データ書込み時間１の終了後、コントロー
ル回路２からのリセット信号により各カウンタＣ1 、Ｃ
2 、．．．、Ｃn-1 、Ｃn はリセットされ、データ書込
み時間２が開始される。

【００４４】データ書込み時間２においては、コントロ
ール信号ＣＴＲＡがＨレベルになっているので、周波数
切替回路５はクロックＣがＬレベルの間はクロックＡを
クロックＥとして出力し、クロックＣがＨレベルになっ
た後はクロックＢをクロックＥとして出力する。最終段
である第ｎ段目のカウンタＣn の出力信号であるクロッ
クＤが立ち上がってＨレベルになり、そのＨレベル信号
がコントロール回路２に入力されると、データ書込み時
間２が終了する。

【００４５】本発明の第３の実施の形態に係る不揮発性
メモリは、周波数切替のタイミング制御にクロックＣと
コントロール信号ＣＴＲＡとのＡＮＤ論理信号を使用し
ているので、データ書込み中の周波数切替のみならず、
データ書込みごとに周波数を切り替えることも可能とな
る。例えば、メモリ内の総てのセルにあるデータを書き
込むときには高周波数クロックを使用し高い昇圧能力で
書込みを行い、その後ある１つのセルのみにデータを書
き込むときには第１の実施の形態と同様のデータ書込み
を行うことができる。従って、１セルごとの書込みから
全セル一括の書込みまで、確実、かつ、最短時間、最小
消費電流で行うことが可能となる。

【００４６】また、本発明の第３の実施の形態に係る不
揮発性メモリの構成に、第２の実施の形態の構成を組み
合わせることも可能である。即ち、第３の実施の形態に
おいて、クロックＢとして任意の第ｌ段目のカウンタＣ
l の出力を用い、クロックＣとして任意の第ｍ段目のカ
ウンタＣm の出力を用いる構成とすることができる。さ
らにクロックＤとして、第ｎ−１段目のカウンタＣn-1
、第ｎ−２段目のカウンタＣn-2 の出力を用いること
により、データ書込み時間を調整（短縮）することがで
きる。この場合には、さらに周波数切替の設定の自由度
が高くなり、各種のデータ書込みを、確実、かつ、最短
時間、最小消費電流で行うことが可能となる。

【００４７】

【発明の効果】本発明に係る半導体記憶装置によれば、
装置外部又は内部に配設された発振器が発生する原クロ
ック信号に基づき制御回路が生成する第１の周波数のク
ロック信号と、第１段目のカウンタに第１の周波数のク
ロック信号が入力される縦列接続されたｎ段（ｎは自然
数）のバイナリ・カウンタのうち第１段目から第ｎ−１
段目までのカウンタのいずれかの出力である第２の周波
数のクロック信号とが入力され、データ書込み時間開始
後の所定期間内は第１の周波数のクロック信号を出力
し、データ書込み時間内の所定期間の経過後は第２の周
波数のクロック信号を出力する周波数切替回路を備え、
データ書込み信号を生成するための高電圧信号を発生さ
せる昇圧回路に周波数切替回路から出力される第１又は
第２の周波数のクロック信号が入力されるように構成し
たので、データ書込み時間開始後の所定期間内はメモリ
セルの負荷、高電圧用トランジスタの特性等による書込
み信号波形のなまりを防止し、書込み時間を短縮するこ
とができ、データ書込み時間内の所定期間の経過後は消
費電力を低減することができる。

【００４８】周波数切替回路は、第１段目から第ｎ−１
段目までのカウンタのいずれかの出力である第３の周波
数のクロック信号に基づき、データ書込み時間開始後第
３の周波数のクロック信号が最初に立ち上がるまでの期
間を所定期間とするものとしたので、消費電力を抑制し
ながらデータ書込み時間が最小限となるような設定を行
うことができる。

【００４９】周波数切替回路は、制御回路からの所定の
制御信号が入力されている場合にのみ、切替を行うもの
とした場合には、データ書込み中の周波数切替のみなら
ず、データ書込みごとに周波数を切り替えることが可能
となる。従って、１セルごとの書込みから全セル一括の
書込みまで、確実、かつ、最短時間、最小消費電流で行
うことが可能となる。

【００５０】本発明に係る半導体記憶装置のデータ書込
み方法によれば、データ書込み信号を生成するための高
電圧信号を発生させる昇圧回路における電圧の昇圧を行
うために昇圧回路に入力するクロック信号の周波数を、
データ書込み時間内に切り替えることとしたので、デー
タ書込み時間開始後の所定期間内はメモリセルの負荷、
高電圧用トランジスタの特性等による書込み信号波形の
なまりを防止し、書込み時間を短縮することができ、デ
ータ書込み時間内の所定期間の経過後は消費電力を低減
するようなデータ書込みが可能となる。

【００５１】クロック信号の周波数の切替は、第１段目
から第ｎ−１段目までのカウンタのいずれかの出力であ
る第３の周波数のクロック信号に基づき、データ書込み
時間開始後第３の周波数のクロック信号が最初に立ち上
がったタイミングで行うものとすると、消費電力を抑制
しながらデータ書込み時間が最小限となるような設定を
行うことができる。

【００５２】クロック信号の周波数の切替は、制御回路
から所定の制御信号が出力されている場合にのみ行うも
のとすると、データ書込み中の周波数切替のみならず、
データ書込みごとに周波数を切り替えることが可能とな
る。従って、１セルごとの書込みから全セル一括の書込
みまで、確実、かつ、最短時間、最小消費電流で行うこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体記憶装
置の構成を示したブロック図。

【図２】本発明の第１の実施の形態に係る不揮発性メモ
リ内で生成され又は使用される各クロック信号を示した
タイミングチャート。

【図３】本発明の第２の実施の形態に係る半導体記憶装
置の構成を示したブロック図。

【図４】本発明の第２の実施の形態に係る不揮発性メモ
リ内で生成され又は使用される各クロック信号を示した
タイミングチャート。

【図５】本発明の第３の実施の形態に係る半導体記憶装
置の構成を示したブロック図。

【図６】本発明の第３の実施の形態に係る不揮発性メモ
リ内で生成され又は使用される各クロック信号を示した
タイミングチャート。

【図７】従来の電気的書換え可能な不揮発性メモリの構
成を示したブロック図。

【図８】従来の不揮発性メモリ内で生成され又は使用さ
れる各クロック信号を示したタイミングチャート。

【符号の説明】

１ 発振器 ２ コントロール回路 ３ メモリセル ４ 昇圧回路 ５ 周波数切替回路 ５０ インバータ ５１，５２，５３ ２入力ＮＯＲ論理回路 ６ ラッチ回路（フリップフロップ） ７ ２入力ＡＮＤ論理回路 Ｃn （ｎ＝１，２，．．．） バイナリ・カウンタ

Claims (12)

【特許請求の範囲】
1. 【請求項１】装置外部又は内部に配設された発振器が発
   生する原クロック信号に基づき第１の周波数のクロック
   信号を生成し、かつ、装置全体の制御を行う制御回路
   と、 縦列接続されたｎ段（ｎは自然数）のバイナリ・カウン
   タからなり、第１段目の前記カウンタに前記第１の周波
   数のクロック信号が入力され、第ｎ段目の前記カウンタ
   の出力が前記制御回路に入力されるカウンタ群と、 前記第１の周波数のクロック信号と第１段目から第ｎ−
   １段目までの前記カウンタのいずれかの出力である第２
   の周波数のクロック信号とが入力され、前記データ書込
   み時間開始後の所定期間内は前記第１の周波数のクロッ
   ク信号を出力し、前記データ書込み時間内の前記所定期
   間の経過後は前記第２の周波数のクロック信号を出力す
   る周波数切替回路と、 前記周波数切替回路から出力される前記第１又は第２の
   周波数のクロック信号のいずれかに基づき電圧の昇圧を
   行い、高電圧信号を出力する昇圧回路と、 前記昇圧回路から出力される高電圧信号を用いてデータ
   書込み信号を生成し、所定のタイミングで出力するデー
   タ書込み信号生成手段と、 前記データ書込み信号によりデータの書換えが行われる
   メモリセルと、を備えたことを特徴とする半導体記憶装
   置。
2. 【請求項２】請求項１に記載の半導体記憶装置におい
   て、 前記周波数切替回路は、第１段目から第ｎ−１段目まで
   の前記カウンタのいずれかの出力である第３の周波数の
   クロック信号に基づき、前記データ書込み時間開始後前
   記第３の周波数のクロック信号が最初に立ち上がるまで
   の期間を前記所定期間とするものであることを特徴とす
   る半導体記憶装置。
3. 【請求項３】請求項２に記載の半導体記憶装置におい
   て、 前記周波数切替回路は、前記制御回路からの所定の制御
   信号が入力されている場合にのみ、前記切替を行うもの
   であることを特徴とする半導体記憶装置。
4. 【請求項４】装置外部又は内部に配設された発振器が発
   生する原クロック信号に基づき第１の周波数のクロック
   信号を生成し、かつ、装置全体の制御を行う制御回路
   と、 縦列接続されたｎ段（ｎは自然数）のバイナリ・カウン
   タからなり、第１段目の前記カウンタに前記第１の周波
   数のクロック信号が入力され、第ｎ段目の前記カウンタ
   の出力が前記制御回路に入力されるカウンタ群と、 前記第１の周波数のクロック信号と第１段目の前記カウ
   ンタの出力である第２の周波数のクロック信号とが入力
   され、第ｎ−１段目の前記カウンタの出力である第３の
   周波数のクロック信号に基づき、前記データ書込み時間
   前半は前記第１の周波数のクロック信号を出力し、前記
   データ書込み時間後半は前記第２の周波数のクロック信
   号を出力する周波数切替回路と、 前記周波数切替回路から出力される前記第１又は第２の
   周波数のクロック信号のいずれかに基づき電圧の昇圧を
   行い、高電圧信号を出力する昇圧回路と、 前記昇圧回路から出力される高電圧信号を用いてデータ
   書込み信号を生成し、所定のタイミングで出力するデー
   タ書込み信号生成手段と、 前記データ書込み信号によりデータの書換えが行われる
   メモリセルと、を備えたことを特徴とする半導体記憶装
   置。
5. 【請求項５】装置外部又は内部に配設された発振器が発
   生する原クロック信号に基づき第１の周波数のクロック
   信号を生成し、かつ、装置全体の制御を行う制御回路
   と、 縦列接続されたｎ段（ｎは自然数）のバイナリ・カウン
   タからなり、第１段目の前記カウンタに前記第１の周波
   数のクロック信号が入力され、第ｎ段目の前記カウンタ
   の出力が前記制御回路に入力されるカウンタ群と、 第１段目から第ｎ−１段目までの前記カウンタのいずれ
   かの出力である第３の周波数のクロックが入力され、前
   記データ書込み時間開始後前記第３の周波数のクロック
   信号が最初に立ち上がるまでの期間を所定期間として決
   定するラッチ回路と、 前記第１の周波数のクロック信号と第１段目から第ｎ−
   １段目までの前記カウンタのいずれかの出力である第２
   の周波数のクロック信号とが入力され、前記ラッチ回路
   からの出力に基づき、前記データ書込み時間開始後の前
   記所定期間内は前記第１の周波数のクロック信号を出力
   し、前記データ書込み時間内の前記所定期間の経過後は
   前記第２の周波数のクロック信号を出力する周波数切替
   回路と、 前記周波数切替回路から出力される前記第１又は第２の
   周波数のクロック信号のいずれかに基づき電圧の昇圧を
   行い、高電圧信号を出力する昇圧回路と、 前記昇圧回路から出力される高電圧信号を用いてデータ
   書込み信号を生成し、所定のタイミングで出力するデー
   タ書込み信号生成手段と、 前記データ書込み信号によりデータの書換えが行われる
   メモリセルと、を備えたことを特徴とする半導体記憶装
   置。
6. 【請求項６】装置外部又は内部に配設された発振器が発
   生する原クロック信号に基づき第１の周波数のクロック
   信号を生成し、かつ、装置全体の制御を行う制御回路
   と、 縦列接続されたｎ段（ｎは自然数）のバイナリ・カウン
   タからなり、第１段目の前記カウンタに前記第１の周波
   数のクロック信号が入力され、第ｎ段目の前記カウンタ
   の出力が前記制御回路に入力されるカウンタ群と、 一方側入力に第ｎ−１段目の前記カウンタの出力である
   第３の周波数のクロックが、他方側入力には前記制御回
   路からの所定の制御信号がそれぞれ入力されるＡＮＤ論
   理回路と、 前記第１の周波数のクロック信号と第１段目の前記カウ
   ンタの出力である第２の周波数のクロック信号とが入力
   され、前記ＡＮＤ論理回路からの出力に基づき、前記デ
   ータ書込み時間開始後の前記所定期間内は前記第１の周
   波数のクロック信号を出力し、前記データ書込み時間内
   の前記所定期間の経過後は前記第２の周波数のクロック
   信号を出力する周波数切替回路と、 前記周波数切替回路から出力される前記第１又は第２の
   周波数のクロック信号のいずれかに基づき電圧の昇圧を
   行い、高電圧信号を出力する昇圧回路と、 前記昇圧回路から出力される高電圧信号を用いてデータ
   書込み信号を生成し、所定のタイミングで出力するデー
   タ書込み信号生成手段と、 前記データ書込み信号によりデータの書換えが行われる
   メモリセルと、を備えたことを特徴とする半導体記憶装
   置。
7. 【請求項７】請求項４乃至６のいずれかに記載の半導体
   記憶装置において、 前記周波数切替回路は、 一方側入力に前記第１の周波数のクロック信号が、他方
   側入力に前記第３の周波数のクロック信号がそれぞれ入
   力される第１の２入力ＮＯＲ論理回路と、 一方側入力に前記第２の周波数のクロック信号が、他方
   側入力にインバータを介した前記第３の周波数のクロッ
   ク信号がそれぞれ入力される第２の２入力ＮＯＲ論理回
   路と、 前記第１及び第２の２入力ＮＯＲ論理回路の出力がそれ
   ぞれ入力される第３の２入力ＮＯＲ論理回路と、から構
   成されているものであることを特徴とする半導体記憶装
   置。
8. 【請求項８】データ書込み信号を生成するための高電圧
   信号を発生させる昇圧回路における電圧の昇圧を行うた
   めに前記昇圧回路に入力するクロック信号の周波数を、
   データ書込み時間内に切り替えることを特徴とする半導
   体記憶装置のデータ書込み方法。
9. 【請求項９】請求項８に記載の半導体記憶装置のデータ
   書込み方法において、 前記クロック信号の周波数の切替は、第１の周波数か
   ら、前記第１の周波数よりも低い周波数である第２の周
   波数への切替であることを特徴とする半導体記憶装置の
   データ書込み方法。
10. 【請求項１０】請求項９に記載の半導体記憶装置のデー
    タ書込み方法において、 装置全体の制御を行う制御回路が、装置外部又は内部に
    配設された発振器が発生する原クロック信号に基づき生
    成する第１の周波数のクロック信号と、 装置内部に備えられた縦列接続されたｎ段（ｎは自然
    数）のバイナリ・カウンタからなり、第１段目の前記カ
    ウンタに前記第１の周波数のクロック信号が入力され、
    第ｎ段目の前記カウンタの出力が前記制御回路に入力さ
    れることによりデータ書込み時間を制御するカウンタ群
    のうち第１段目から第ｎ−１段目までの前記カウンタの
    いずれかの出力である第２の周波数のクロック信号と、
    を用いて、前記クロック信号の周波数の切替を行うこと
    を特徴とする半導体記憶装置のデータ書込み方法。
11. 【請求項１１】請求項１０に記載の半導体記憶装置にお
    いて、 前記クロック信号の周波数の切替は、第１段目から第ｎ
    −１段目までの前記カウンタのいずれかの出力である第
    ３の周波数のクロック信号に基づき、前記データ書込み
    時間開始後前記第３の周波数のクロック信号が最初に立
    ち上がったタイミングで行うものであることを特徴とす
    る半導体記憶装置のデータ書込み方法。
12. 【請求項１２】請求項１１に記載の半導体記憶装置にお
    いて、 前記クロック信号の周波数の切替は、前記制御回路から
    所定の制御信号が出力されている場合にのみ行うもので
    あることを特徴とする半導体記憶装置のデータ書込み方
    法。