CN109119109B - 存储器器件和存储器器件的操作方法 - Google Patents

存储器器件和存储器器件的操作方法 Download PDF

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Abstract

一种存储器器件，包括：包括存储器单元的存储器单元阵列，通过字线连接到存储器单元阵列的行解码器，通过位线和源极线连接到存储器单元阵列的列解码器，将写入电压传递到某一位线的写入驱动器，位线由列解码器在写入操作中通过使用栅极电压从位线当中选择，以及生成栅极电压的控制逻辑。栅极电压高于写入电压。

Description

存储器器件和存储器器件的操作方法
相关申请的交叉引用
本申请要求在韩国知识产权局于2017年6月26日提交的韩国专利申请No.10-2017-0080526和于2018年2月7日提交的韩国专利申请No.10-2018-0015247的优先权，其公开内容通过引用整体并入本文。
技术领域
本文所描述的本发明构思的实施例涉及半导体器件，并且更具体地涉及存储器器件和存储器器件的操作方法。
背景技术
存储器器件可以包括存储器单元并且可以将数据存储在存储器单元中。为了保留存储在存储器单元中的数据而需要电力的存储器器件被称为“易失性存储器器件”。为了保留存储在存储器单元中的数据而不需要电力的存储器器件被称为“非易失性存储器器件”。
在存储器单元中存储数据的操作被称为“写入操作”。为了执行写入操作，存储器器件可以将写入电压或写入电流应用于存储器单元。通常，生成写入电压或写入电流的存储器器件的部分占据存储器器件的面积的大部分并且消耗了大量的功率。
当在存储器器件中将写入电压或写入电流调节或恢复到目标值的速度变得更高时，可以进一步确保写入操作的速度和稳定性。因此，对于存储器器件占据减小的面积、减小功耗以及当生成写入电压或写入电流时快速地调节和恢复电压，存在一贯的需求。
而且，因为存储器器件被设计为适合于低功率，所以存储器器件的电源电压正在降低。可能必须确保给定电平的写入电压或写入电流以对存储器单元执行写入操作。因此，即使电源电压降低，对于能够确保必要电平的写入电压或写入电流的存储器器件也存在一贯的需求。
发明内容
本发明构思的实施例提供了一种存储器器件以及该存储器器件的操作方法，该存储器器件通过使用减小的面积和功率来生成具有改进的调节和恢复速度的写入电压。
本发明构思的实施例还提供了一种存储器器件和该存储器器件的操作方法，该存储器器件解决电压净空问题，并且确保更高的写入电压。
根据一些实施例，存储器器件包括：包括多个存储器单元的存储器单元阵列，通过多个字线连接到存储器单元阵列的行解码器，通过多个位线和多个源极线连接到存储器单元阵列的列解码器，将写入电压传递到多个位线中的某一位线的写入驱动器，并且该位线由列解码器在写入操作中通过使用栅极电压从多个位线当中选择，以及生成栅极电压的控制逻辑。栅极电压高于写入电压。
根据一些实施例，存储器器件包括：包括多个存储器单元的存储器单元阵列，通过多个字线连接到存储器单元阵列的行解码器，通过多个位线和/或多个源极线连接到存储器单元阵列的列解码器，将写入电压传递到多个位线中的某一位线的写入驱动器，该位线由列解码器在写入操作中通过使用栅极电压从位线当中选择，以及生成栅极电压的控制逻辑。控制逻辑包括：连接在比较节点和接地节点之间的参考电阻元件，连接到比较节点并且响应于第一和第二使能信号而操作的传输门，连接在功率节点和传输门之间并且响应于栅极电压而操作的栅极晶体管，将参考电压和比较节点的比较电压进行比较并且取决于比较的结果来输出第三使能信号的比较器，以及响应于第三使能信号生成栅极电压的电荷泵。
根据一些实施例，一种包括存储器单元的存储器器件的操作方法包括：调节参考电压，将参考电阻元件的电阻值从第一电阻值调节到第二电阻值，将电荷泵的容量从第一容量调节到第二容量，将由具有第二电阻值的参考电阻元件生成的比较电压与参考电压进行比较，基于比较的结果激活或非激活(deactivate)具有第二容量的电荷泵以便将栅极电压从第一栅极电压调节到第二栅极电压，以及取决于第二栅极电压向存储器单元中的一个或多个供应写入电压。
附图说明
通过参考附图详细描述本发明构思的示例实施例，其上述和其它目的以及特征将变得显而易见。
图1示出了根据本发明构思的一些实施例的存储器器件。
图2示出了根据本发明构思的一些实施例的存储器单元阵列的存储器单元的示例。
图3示出了根据本发明构思的一些实施例的存储器单元中的一个的示例。
图4示出了根据本发明构思的一些实施例的电压生成器。
图5示出了根据本发明构思的一些实施例的写入驱动器的示例。
图6示出了根据本发明构思的一些实施例的参考电压生成器的示例。
图7是示出根据本发明构思的一些实施例的存储器器件的操作方法的流程图。
图8示出了根据本发明构思的一些实施例的进一步包括辅助块的电压生成器的示例。
图9示出了根据本发明构思的一些实施例的辅助块的示例。
图10示出了根据本发明构思的一些实施例的当第一使能信号和第二使能信号被非激活时的辅助块的状态。
图11示出了根据本发明构思的一些实施例的当第一使能信号和第二使能信号被非激活时的辅助块的状态。
图12示出了根据本发明构思的一些实施例的进一步包括开关的电压生成器的示例。
图13示出了根据本发明构思的一些实施例的图12的开关的示例。
具体实施方式
应该注意的是，针对一个实施例所描述的本发明构思的各方面可以并入不同的实施例中，尽管相对于此没有具体描述。也就是说，所有实施例和/或任何实施例的特征可以以任何方式和/或组合来组合。本发明构思的这些和其它目的和/或方面在下面阐述的说明书中详细解释。
下面，可以详细且清楚地描述本发明构思的实施例，以使得本领域普通技术人员轻易地实施本发明构思。
图1示出了根据本发明构思的实施例的存储器器件100。存储器器件100可以包括易失性存储器器件，诸如动态随机存取存储器(dynamic random access memory，DRAM)器件、静态RAM(static RAM，SRAM)器件等。存储器器件100可以包括非易失性存储器器件，诸如闪存器件、磁性RAM(magnetic RAM，MRAM)器件、相变RAM(phase-change RAM，PRAM)器件、铁电RAM(ferroelectric RAM，FRAM)器件和/或电阻性RAM(resistive RAM，RRAM)器件。
下面，假定存储器器件100是MRAM器件。然而，本发明构思不限于MRAM器件。本发明构思可以应用于各种存储器器件，诸如易失性存储器器件或任何其它非易失性存储器器件。
参考图1，存储器器件100可以包括存储器单元阵列110、行解码器120、列解码器130、写入和读出块140、数据缓冲器150和控制逻辑160。
存储器单元阵列110包括存储器单元MC。存储器单元MC连接到源极线SL1到SLn(n是正整数)、位线BL1到BLn以及字线WL1到WLm(m是正整数)。存储器单元MC可以按行和列来排列。存储器单元MC的行可以分别地连接到字线WL1到WLm。存储器单元MC的列可以分别地连接到源极线SL1到SLn和位线BL1到BLn。
行解码器120可以在控制逻辑160的控制下控制字线WL1到WLm的电压。例如，行解码器120可以将用于读取或写入的选择电压应用于所选字线，并且可以将用于读取或写入禁止的非选择电压(或多个非选择电压)应用于未选字线。
列解码器130连接到源极线SL1到SLn和位线BL1到BLn。列解码器130与写入和读出块140连接。在控制逻辑160的控制下，列解码器130可以将写入和读出块140与从源极线SL1到SLn选择的一个或多个源极线以及从位线BL1到BLn选择的一个或多个位线电连接。
在控制逻辑160的控制下，列解码器130可以将偏置电压应用于源极线SL1到SLn中的未选源极线和位线BL1到BLn中的未选位线。偏置电压可以被确定对连接到所选字线、所选位线和/或所选源极线的所选存储器单元的写入操作或读取操作不具有影响，并且可以包括，例如，接地电压。
写入和读出块140包括写入驱动器WD1到WDk(k是正整数)以及读出放大器SA1到SAk。在写入操作中，写入驱动器WD1到WDk可以通过列解码器130与所选位线和所选源极线连接。例如，写入驱动器WD1到WDk中的每一个可以连接到一个所选位线和一个所选源极线。
写入驱动器WD1到WDk可以将数据写入所选存储器单元MC中。例如，当特定存储器单元的状态与要写入特定存储器单元中的数据指示的状态不同时，与特定存储器单元相关联的写入驱动器可以改变特定存储器单元的状态。
例如，在改变特定存储器单元的数据时，与特定存储器单元相关联的写入驱动器可以将写入电压供应到与特定存储器单元连接的源极线和位线中的一个，并且可以将例如接地电压的低电压供应到另一个。
当特定存储器单元的状态与要写入特定存储器单元中的数据指示的状态相同时，与特定存储器单元相关联的写入驱动器可以维持特定存储器单元的状态而不改变。在维持特定存储器单元的数据而不改变时，与特定存储器单元相关联的写入驱动器可以供应写入禁止电压，以防止、禁止和/或减少进一步的写入操作，例如，将接地电压供应到与特定存储器单元连接的源极线和位线。
在读取操作中，读出放大器SA1到SAk可以通过列解码器130与所选位线和所选源极线连接。例如，读出放大器SA1到SAk中的每一个可以连接到一个所选位线和一个所选源极线。
在写入操作中，写入驱动器WD1到WDk可以从控制逻辑160接收栅极电压VG、写入使能信号WREN和/或反相写入使能信号/WREN。写入驱动器WD1到WDk可以响应于栅极电压VG、写入使能信号WREN和/或反相写入使能信号/WREN来输出写入电压。
例如，写入驱动器WD1到WDk可以将写入电压供应给所选位线和所选源极线。例如，在将存储器单元MC的状态从第一状态(例如，低电阻状态或高电阻状态)切换为第二状态(例如，高电阻状态或低电阻状态)的写入操作中，写入驱动器WD1到WDk可以将写入电压供应给所选位线。
例如，在将存储器单元MC的状态从第二状态切换为第一状态的写入操作中，写入驱动器WD1到WDk可以将写入电压供应给所选源极线。
数据缓冲器150通过数据线DL与写入和读出块140连接。数据缓冲器150可以在控制逻辑160的控制下与外部器件(例如，存储器控制器)交换数据“DATA”。例如，在写入操作中，数据缓冲器150可以将从外部器件接收的数据“DATA”提供给写入驱动器WD1到WDk。在读取操作中，数据缓冲器150可以将从读出放大器SA1到SAk提供的数据“DATA”输出到外部器件。
控制逻辑160可以从外部器件(例如，存储器控制器)接收控制信号CTRL和地址ADDR。响应于控制信号CTRL和地址ADDR，控制逻辑160可以控制行解码器120、列解码器130、写入和读出块140以及数据缓冲器150，从而执行写入操作和读取操作。
控制逻辑160可以将写入使能信号WREN和反相写入使能信号/WREN提供给写入和读出块140。写入使能信号WREN和反相写入使能信号/WREN可以是互补信号。当执行写入操作时，控制逻辑160可以将写入使能信号WREN设置为高电平，并且将反相写入使能信号/WREN设置为低电平。
控制逻辑160可以包括电压生成器170。电压生成器170可以在写入操作中生成栅极电压VG。可以将栅极电压VG提供给写入和读出块140。栅极电压VG可以用于写入驱动器WD1到WDk以生成写入电压。栅极电压VG的电平可以高于存储器器件100的写入电压的电平或电源电压的电平。
写入驱动器WD1到WDk可以通过使用栅极电压VG来生成具有相同或相似电平的写入电压。因为栅极电压VG高于写入电压或电源电压，所以写入驱动器WD1到WDk可以生成具有近似于电源电压的电平的写入电压。
而且，写入驱动器WD1到WDk可以快速地将写入电压的电平调节到目标电平，并且可以在写入电压的电平波动(或改变)时快速地将写入电压的电平恢复到目标电平。因为栅极电压VG高于写入电压或电源电压，所以写入驱动器WD1到WDk可以解决电压净空的问题，以便在较小压降的情况下使电流源极晶体管保持在饱和模式。
图2示出了存储器单元阵列110的存储器单元MC的示例。图3示出了存储器单元MC中的一个的示例。参考图1到图3，一个存储器单元包括选择晶体管ST和可变电阻元件VR。
选择晶体管ST包括形成在本体111中并与源极线SL连接的第一结113，形成在本体111中并通过可变电阻元件VR与位线BL连接的第二结114，以及形成在第一结113和第二结114之间的本体111上并形成字线WL的栅极112。
可变电阻元件VR包括固定层(pinned layer)PL、隧穿层TL和自由层FL。固定层PL具有固定的磁化方向。自由层FL具有随着应用于可变电阻元件VR的电压(或电流)而变化的磁化方向。
可变电阻元件VR的电阻可以随着自由层FL的磁化方向与固定层PL的磁化方向是否相同(或自由层FL的磁化方向与固定层PL的磁化方向有多相同)或者自由层FL的磁化方向与固定层PL的磁化方向是否不同(或自由层FL的磁化方向与固定层PL的磁化方向有多不同)而变化。可变电阻元件VR可以基于数据的值以电阻的幅度的形式存储数据。
例如，如果写入电压被应用于位线BL并且低电压(例如，接地电压)被应用于源极线SL，则电流可以从位线BL流到源极线SL。在这种情况下，自由层FL的磁化方向可以与固定层PL的磁化方向相反。可变电阻元件VR或存储器单元MC可以被设置为高电阻状态(例如，第二状态)。
如果写入电压被应用于源极线SL并且低电压(例如，接地电压)被应用于位线BL，则电流可以从源极线SL流到位线BL。在这种情况下，自由层FL的磁化方向可以与固定层PL的磁化方向相同。可变电阻元件VR或存储器单元MC可以被设置为低电阻状态(例如，第一状态)。
图4示出了根据本发明构思的一些实施例的电压生成器170。参考图1到图4，电压生成器170包括栅极晶体管171、传输门172、参考电阻元件(reference resistanceelement，RREF)173、电阻晶体管块174、参考电压生成器175、比较器176、时钟生成器177、泵晶体管块178、电荷泵块179、栅极电压控制器180和电容器181。
栅极晶体管171具有与被供应电源电压VDD的功率节点连接的第一端、连接到传输门172的第二端以及连接到栅极节点NG的栅极。栅极晶体管171可以响应于栅极节点NG的栅极电压VG而操作。
栅极晶体管171可以包括NMOS晶体管。也就是说，栅极晶体管171可以针对栅极电压VG形成源极跟随器。因此，栅极晶体管171可以具有低输出阻抗和快速的调节和恢复速度，而不包括诸如电容器的占据大面积的元件。
传输门172可以具有连接到栅极晶体管171的第一端、连接到比较节点NC的第二端以及被分别应用第二使能信号EN2和第三使能信号EN3的栅极。第三使能信号EN3可以对应于第二使能信号EN2的反相版本。
传输门172可以具有其中响应于第二使能信号EN2而操作的PMOS晶体管和响应于第三使能信号EN3而操作的NMOS晶体管并联连接的结构。
参考电阻元件173连接在比较节点NC和被供应接地电压VSS的接地节点之间。参考电阻元件173的电阻值可以由电阻晶体管块174调节。参考电阻元件173可以包括第一电阻器R1到第三电阻器R3。第一电阻器R1可以直接连接在比较节点NC和接地节点之间。
第二电阻器R2和第三电阻器R3通过电阻晶体管块174连接到接地节点。第二电阻器R2和第三电阻器R3的电阻值可能通过电阻晶体管块174被应用于参考电阻元件的电阻值173，或者可能不被应用于参考电阻元件的电阻值173。
电阻晶体管块174可以通过将或不将第二电阻器R2和第三电阻器R3的电阻值应用于参考电阻元件173来调节参考电阻元件173的电阻值。电阻晶体管块174包括由第一修整信号T1控制的第一电阻晶体管RT1和第二电阻晶体管RT2。
第一电阻晶体管RT1可以连接在第二电阻器R2和接地节点之间。第二电阻晶体管RT2可以连接在第三电阻器R3和接地节点之间。第一电阻晶体管RT1和第二电阻晶体管RT2可以在栅极电压控制器180的控制下调节参考电阻元件173的电阻值。
一些实施例被描述为：参考电阻元件173包括第一电阻器R1到第三电阻器R3，并且电阻晶体管块174包括第一电阻晶体管RT1和第二电阻晶体管RT2。然而，被包括在参考电阻元件173中的电阻器的数量和/或被包括在电阻晶体管块174中的电阻晶体管的数量不限于此。
参考电压生成器175可以从栅极电压控制器180接收第三修整信号T3和第二使能信号EN2。当第二使能信号EN2被激活(例如，到低电平)时，参考电压生成器175可以输出参考电压VREF。参考电压生成器175可以根据第三修整信号T3来调节参考电压VREF的电平。参考电压VREF可以被提供给比较器176的正输入。
比较器176可以将比较电压VC和参考电压VREF进行比较。例如，当比较电压VC不低于参考电压VREF时，比较器176可以将第四使能信号EN4设置为低电平。例如，当比较电压VC低于参考电压VREF时，比较器176可以将第四使能信号EN4设置为高电平。
时钟生成器177可以从外部器件(例如，存储器控制器)接收外部时钟信号ECK。例如，外部时钟信号ECK可以在其被包括在控制信号CTRL中的状态下被接收。时钟生成器177可以从栅极电压控制器180接收第三使能信号EN3，并且可以从比较器176接收第四使能信号EN4。
当第三使能信号EN3被激活(例如，到高电平)时，时钟生成器177可以被激活。当被激活时，时钟生成器177可以响应于第四使能信号EN4和外部时钟信号ECK来生成第一时钟信号CK1到第三时钟信号CK3。
例如，当第三使能信号EN3被激活(例如，到高电平)并且第四使能信号EN4被激活(例如，到高电平)时，时钟生成器177可以根据外部时钟信号ECK生成第一时钟信号CK1到第三时钟信号CK3，并且可以输出第一时钟信号CK1到第三时钟信号CK3。
当第三使能信号EN3被激活(例如，到高电平)并且第四使能信号EN4被非激活(例如，到低电平)时，时钟生成器177可以不输出第一时钟信号CK1到第三时钟信号CK3。
电荷泵块179(即电荷泵)可以响应于第四使能信号EN4而调节栅极电压VG的电平。例如，当第四使能信号EN4被激活(例如，到高电平)时，电荷泵块179可以通过泵送(pumping)增加栅极电压VG的电平。当第四使能信号EN4被非激活(例如，到低电平)时，电荷泵块179可以停止泵送并且可以不改变栅极电压VG的电平。泵送可以包括从电源和/或从时钟生成器177取得电荷并且将这些电荷泵送到输出负载，即，增加栅极电压VG的电平。
电荷泵块179可以包括第一电荷泵P1到第三电荷泵P3。第一电荷泵P1可以直接地从时钟生成器177接收第一时钟信号CK1。第一电荷泵P1可以响应于第一时钟信号CK1来泵送栅极电压VG。
第二电荷泵P2和第三电荷泵P3可以通过泵晶体管块178分别接收第二时钟信号CK2和第三时钟信号CK3。第二电荷泵P2可以响应于第二时钟信号CK2来泵送栅极电压VG。如果没有接收到第二时钟信号CK2，则第二电荷泵P2可以停止泵送。
第三电荷泵P3可以响应于第三时钟信号CK3来泵送栅极电压VG。如果没有接收到第三时钟信号CK3，则第三电荷泵P3可以停止泵送。
电荷泵块179的泵送容量可以通过泵晶体管块178来调节。例如，第二电荷泵P2和第三电荷泵P3的泵送容量可能通过泵晶体管块178被应用于电荷泵块179的全部泵送容量，或者可能不被应用于电荷泵块179的全部泵送容量。
泵晶体管块178可以通过将/不将第二电荷泵P2和第三电荷泵P3的泵送容量应用于电荷泵块179的泵送容量来调节电荷泵块179的泵送容量。泵晶体管块178包括由第二修整信号T2控制的第一泵晶体管PT1和第二泵晶体管PT2。换句话说，泵晶体管块178可以控制由电荷泵P1到电荷泵P3所泵送的电荷的量。
第一泵晶体管PT1可以连接在第二电荷泵P2和时钟生成器177之间，并且可以响应于第二修整信号T2来传递或阻挡第二时钟信号CK2。第二泵晶体管PT2可以连接在第三电荷泵P3和时钟生成器177之间，并且可以响应于第二修整信号T2来传递或阻挡第三时钟信号CK3。
一些实施例被描述为：电荷泵块179包括第一电荷泵P1到第三电荷泵P3，并且泵晶体管块178包括第一泵晶体管PT1和第二泵晶体管PT2。然而，被包括在电荷泵块179中的电荷泵的数量和被包括在泵晶体管块178中的泵晶体管的数量不限于此。
栅极电压控制器180可以接收指示写入操作的第一使能信号EN1。当第一使能信号EN1被激活(例如，到低电平)并且写入电压是必需的时，栅极电压控制器180可以激活第二使能信号EN2(例如，到低电平)并且可以激活第三使能信号EN3(例如，到高电平)。
栅极电压控制器180可以根据存储在外部器件(例如，控制逻辑160中的存储器控制器或任何其它组件)中或存储在内部存储器中的信息，输出第一修整信号T1到第三修整信号T3。栅极电压控制器180可以调节第一修整信号T1以调节参考电阻元件173的电阻值。
栅极电压控制器180可以调节第二修整信号T2以调节电荷泵块179的泵送容量。栅极电压控制器180可以调节第三修整信号T3以调节参考电压VREF的电平。
如果比较节点NC的比较电压VC低于参考电压VREF，则比较器176可以激活第四使能信号EN4(例如，到高电平)。由第二调节信号T2从电荷泵P1到P3当中选择的电荷泵可以响应于第四使能信号EN4的激活来泵送栅极电压VG。
如果比较节点NC的比较电压VC不低于参考电压VREF，则比较器176可以非激活第四使能信号EN4(例如，到低电平)。电荷泵P1到P3可以停止泵送栅极电压VG。由于漏电、由寄生电阻产生的消耗等，栅极电压VG可能逐渐降低。
也就是说，电荷泵P1到P3可以根据将参考电压VREF和比较电压VC进行比较的结果，将栅极电压VG维持在目标电平。例如，栅极电压VG的目标电平可以高于电源电压VDD。栅极晶体管171可以通过栅极电压VG以饱和模式操作。
电容器181连接在栅极节点NG和接地节点之间。电容器181将电容提供给栅极节点NG。例如，电容器181可以用具有连接到栅极节点NG的栅极与连接到接地节点的源极和漏极的晶体管来实现。
因为栅极电压VG高于电源电压VDD，所以栅极晶体管171可以将电源电压VDD传递到传输门172，而没有显著的压降或者具有非常小的压降。也就是说，电源电压VDD可以被传递到参考电阻元件173，而没有显著的压降或者具有非常小的压降。
图5示出了写入驱动器WD1到WDk的示例。参考图1、图4和图5，写入驱动器WD1到WDk可以具有相同或相似的结构。写入驱动器WD1到WDk中的每一个包括写入晶体管141和写入传输门142。
写入驱动器WD1到WDk中的每一个的写入晶体管141可以从电压生成器170接收栅极电压VG。写入晶体管141可以具有与栅极晶体管171相同或相似的结构和相同或相似的尺寸。写入晶体管141可以是NMOS晶体管。
因为栅极电压VG高于电源电压VDD，所以写入晶体管141可以以饱和模式操作。如同栅极晶体管171，写入晶体管141可以将作为写入电压的电源电压VDD传递到写入传输门142，而没有显著的压降或具有非常小的压降。
写入传输门142可以具有连接到写入晶体管141的第一端、连接到列解码器130的第二端和被分别应用了写入使能信号WREN和反相写入使能信号/WREN的栅极。反相写入使能信号/WREN可以对应于写入使能信号WREN的反相版本。
写入传输门142可以具有其中响应于反相写入使能信号/WREN操作的PMOS晶体管和响应于写入使能信号WREN操作的NMOS晶体管并联连接的结构。
写入传输门142可以具有与传输门172相同或相似的结构和相同或相似的尺寸。如同传输门172，电源电压VDD可以通过列解码器130被供应给存储器单元MC，并且被供应给位线(或源极线)作为写入电压，而没有显著的压降或具有非常小的压降。
在一些实施例中，栅极电压控制器180可以控制第一修整信号T1，使得参考电阻元件173的电阻值对应于(例如，相同于或近似于)的存储器单元的电阻值。
例如，在将存储器单元的状态从第一状态切换到第二状态的写入操作中，栅极电压控制器180可以控制第一修整信号T1，使得参考电阻元件173的电阻值对应于具有第一状态的存储器单元的电阻值。在将存储器单元的状态从第二状态切换到第一状态的写入操作中，栅极电压控制器180可以控制第一修整信号T1，使得参考电阻元件173的电阻值对应于具有第二状态的存储器单元的电阻值。
如果参考电阻元件173的电阻值被调节到对应于存储器单元的电阻值，则传递到存储器单元的电压可以与比较电压VC基本上相同或相似。因此，在写入操作中，传递到存储器单元的电压可以被一致地调节到目标电平。
栅极电压控制器180可以通过使用第三修整信号T3来调节参考电压VREF的电平。调节栅极电压VG的电平，使得比较电压VC与参考电压VREF相同。因此，可以通过调节参考电压VREF在写入操作中调节要传递到存储器单元的电压的电平。
写入晶体管141可以形成针对栅极电压VG的源极跟随器。因此，写入晶体管141可以具有低输出阻抗和快速的调节和恢复速度，而不包括诸如电容器的占据大面积的元件。这意味着写入驱动器WD1到WDk的面积可以减小并且调节和恢复速度被改进。
因为栅极电压VG高于电源电压VDD，所以写入晶体管141可以以饱和模式操作，并且因此，电源电压VDD可以作为写入电压被供应，而没有显著的压降或具有非常小的压降。即，可以确保近似于电源电压VDD的高电平的写入电压。而且，解决了能够在写入晶体管141中发生的电压净空问题。
图6示出了参考电压生成器175的示例。参考图4和图6，参考电压生成器175可以包括第一参考电阻器RR1到第四参考电阻器RR4、第一参考晶体管RET1到第四参考晶体管RET4以及电流源CS。
第一参考电阻器RR1到第四参考电阻器RR4串联地连接在参考节点NR和被供应接地电压VSS的接地节点之间。电流源CS可以连接在被供应电源电压VDD的功率节点和参考节点NR之间。
第一参考晶体管RET1到第三参考晶体管RET3可以分别并联地与第一参考电阻器RR1到第三参考电阻器RR3连接，并且可以由第三修整信号T3控制。第四参考晶体管RET4连接在参考节点NR和接地节点之间并且由第二使能信号EN2控制。
如果第二使能信号EN2被非激活(例如，到高电平)，则参考节点NR通过第四参考晶体管RET4连接到接地节点。因此，参考电压VREF可以变为接地电压VSS。
如果第二使能信号EN2被激活(例如，到低电平)，则参考节点NR与接地节点被电隔离。电流源CS输出的电流可以生成参考节点NR的参考电压VREF。
如果第一参考晶体管RET1到第三参考晶体管RET3导通，则可以不应用第一参考电阻器RR1到第三参考电阻器RR3的电阻值。因此，参考电压VREF降低。如果第一参考晶体管RET1到第三参考晶体管RET3截止，则可以应用第一参考电阻器RR1到第三参考电阻器RR3的电阻值。因此，参考电压VREF增加。
图7是示出根据本发明构思的一些实施例的存储器器件100的操作方法的流程图。参考图1、图4、图5和图7，在操作S110中，栅极电压控制器180可以通过使用第三修整信号T3来调节参考电压VREF的电平。
在操作S120中，栅极电压控制器180可以通过使用第一修整信号T1来调节参考电阻元件173的电阻值。例如，栅极电压控制器180可以控制参考电阻元件173的电阻值使其对应于存储器单元的电阻值。
在操作S130中，栅极电压控制器180可以调节电荷泵块179的泵送容量的。随着电荷泵块179的泵送容量增加，栅极电压VG被调节到目标电平的速度增加。随着电荷泵块179的泵送容量减小，当栅极电压VG被调节到目标电平时发生的脉动减小。
栅极电压控制器180可以考虑调节栅极电压VG的速度和栅极电压VG的脉动来调节电荷泵块179的泵送容量。例如，一开始当栅极电压VG开始生成时，栅极电压控制器180可以通过经由第二修整信号T2增加电荷泵块179的泵送容量来将栅极电压VG调节得更高。
如果栅极电压VG增加，例如，如果栅极电压VG在给定时间期间增加，增加到目标电平，或增加到与特定电平相同或高于特定电平且低于目标电平的电平，则栅极电压控制器180可以降低泵送容量，并且因此，栅极电压VG的脉动降低。
在操作S150中，比较器176可以将参考电压VREF和比较电压VC进行比较。在操作S150中，比较器176可以根据比较的结果而激活或非激活电荷泵P1到P3，并且因此，可以将栅极电压VG调节到目标电平。
在操作S160中，写入驱动器WD1到WDk可以通过使用栅极电压VGL将写入电压供应给存储器单元MC。例如，写入驱动器WD1到WDk可以将电源电压VDD作为写入电压供应，而没有显著的压降或具有非常小的压降。
图8示出了进一步包括辅助块182的电压生成器170a的示例。参考图1、图4和图8，电压生成器170a包括栅极晶体管171、传输门172、参考电阻元件(RREF)173、电阻晶体管块174、参考电压生成器175、比较器176、时钟生成器177、泵晶体管块178、电荷泵块179、栅极电压控制器180、电容器181和/或辅助块182。
栅极晶体管171、传输门172、参考电阻元件(RREF)173、电阻晶体管块174、参考电压生成器175、比较器176、时钟生成器177、泵晶体管块178、电荷泵块179、栅极电压控制器180和电容器181具有如参考图4所描述的相同或相似的结构，并且以与参考图4所描述的相同或相似的方式操作，并且因此，这里将不重复其描述。
与图4的电压生成器170相比，电压生成器170a可以进一步包括辅助块182。辅助块182可以响应于第一使能信号EN1和第二使能信号EN2操作。辅助块182可以响应于第一使能信号EN1和第二使能信号EN2来预充电栅极电压VG。例如，当写入操作开始时，辅助块182可以用电源电压VDD预充电栅极电压VG。
而且，辅助块182可以充当从栅极节点NG排出电流的负载。例如，因为电荷泵块179增加栅极电压VG并且辅助块182降低栅极电压VG，所以栅极电压VG可以更轻易地调节到目标电平。
图9示出了辅助块182的示例。参考图9，辅助块182包括第一辅助晶体管AT1到第七辅助晶体管AT7、反相器INV和第二电流源CS2。第一辅助晶体管AT1具有连接到栅极节点NG的第一端，连接到第二辅助晶体管AT2的第二端，以及被应用了第二使能信号EN2的栅极。第一辅助晶体管AT1可以是PMOS晶体管。
第二辅助晶体管AT2具有连接到第一辅助晶体管AT1的第二端的第一端，连接到第三辅助晶体管AT3的第二端，以及被供应电源电压VDD的栅极。第二辅助晶体管AT2可以是NMOS晶体管。第三辅助晶体管AT3具有连接到第二辅助晶体管AT2的第二端的第一端，被供应接地电压VSS的第二端，以及被应用了第二使能信号EN2的栅极。第三辅助晶体管AT3可以是NMOS晶体管。
第四辅助晶体管AT4具有连接到栅极节点NG的第一端，连接到反相器INV的输出的第二端，以及连接到第一辅助晶体管AT1的第二端与第二辅助晶体管AT2的第一端的栅极。第五辅助晶体管AT5具有连接到栅极节点NG的第一端，连接到反相器INV的输出的第二端，以及被供应电源电压VDD的栅极。第四辅助晶体管AT4和第五辅助晶体管AT5可以是NMOS晶体管。
反相器INV可以反相并输出第一使能信号EN1。第一辅助晶体管AT1到第五辅助晶体管AT5和反相器INV可以充当在生成栅极电压VG时将栅极节点NG的电压增加到电源电压VDD的预充电电路。
第六辅助晶体管AT6具有连接到栅极节点NG的第一端，连接到第七辅助晶体管AT7的第二端，以及被供应电源电压VDD的栅极。第七辅助晶体管AT7具有连接到第六辅助晶体管AT6的第二端的第一端，被供应接地电压VSS的第二端，以及到第二电流源CS2的栅极。第六辅助晶体管AT6和第七辅助晶体管AT7可以是NMOS晶体管。
第二电流源CS2连接在被供应电源电压VDD的功率节点和第七辅助晶体管AT7的栅极之间。第二电流源CS2可以将电流供应给第七辅助晶体管AT7的栅极。由于所供应的电流，第七辅助晶体管AT7的栅极的电压可能会增加。即，第六辅助晶体管AT6和第七辅助晶体管AT7总是导通，并且可以充当放电栅极节点NG的电压的放电电路。
图10示出了当第一使能信号EN1和第二使能信号EN2被非激活时辅助块182的状态。参考图10，第一使能信号EN1可以具有高电平，并且第二使能信号EN2可以具有高电平。第一辅助晶体管AT1可以取决于第二使能信号EN2而截止。
因为第三辅助晶体管AT3被第二使能信号EN2导通，所以接地节点的接地电压VSS可以被提供给第四辅助晶体管AT4的栅极，并且因此，第四辅助晶体管AT4被截止。反相器INV可以取决于第一使能信号EN1而输出低电平。
反相器INV的输出通过第五辅助晶体管AT5被提供给栅极节点NG。反相器INV可以将栅极节点NG的栅极电压VG降低到接地电压VSS。也就是说，当第一使能信号EN1和第二使能信号EN2被非激活时，栅极电压VG可以是接地电压VSS。
图11示出了当第一使能信号EN1和第二使能信号EN2被激活时辅助块182的状态。参考图11，第一使能信号EN1可以具有低电平，并且第二使能信号EN2可以具有低电平。第三辅助晶体管AT3可以取决于第二使能信号EN2而截止。
反相器INV的输出通过第五辅助晶体管AT5被提供给栅极节点NG。因为第一使能信号EN1具有低电平，所以反相器INV可以输出高电平。也就是说，反相器INV可以将栅极节点NG的栅极电压VG增加到高电平(例如，电源电压VDD)。
第一辅助晶体管AT1可以取决于第二使能信号EN2而导通。栅极电压VG通过第一辅助晶体管AT1被提供给第四辅助晶体管AT4的栅极。也就是说，如果栅极电压VG通过反相器INV开始增加，则第四辅助晶体管AT4可以通过栅极电压VG导通。因此，反相器INV可以通过第四辅助晶体管AT4和第五辅助晶体管AT5更快速地增加栅极电压VG。
电荷泵块179可以将栅极电压VG泵送到高于电源电压VDD的电平。在一些实施例中，当栅极电压VG高于电源电压VDD时，反相器INV可以作为充当将栅极电压VG降低到电源电压VDD的负载。
图12示出了进一步包括开关SW的电压生成器170b的示例。参考图1、图8和图12，电压生成器170b包括栅极晶体管171、传输门172、参考电阻元件(RREF)173、电阻晶体管块174、参考电压生成器175、比较器176、时钟生成器177、泵晶体管块178、电荷泵块179、栅极电压控制器180、电容器181、辅助块182和/或开关(SW)183。
栅极晶体管171、传输门172、参考电阻元件(RREF)173、电阻晶体管块174、参考电压生成器175、比较器176、时钟生成器177、泵晶体管块178、电荷泵块179、栅极电压控制器180、电容器181和辅助块182具有如参照图8所描述的相同或相似的结构，并且如参照图8所描述的相同地或以相似的方式操作，并且因此，这里将不重复其描述。
与图8的电压生成器170a相比较，电压生成器170b可以进一步包括开关183。开关183可以响应于第一使能信号EN1来电连接、电隔离或分离栅极节点NG和图1的写入和读出块140。也就是说，开关183可以控制是否将栅极电压VG传递到图1的写入和读出块140。
图13示出了图12的开关183的示例。参考图12和图13，开关183包括第一开关晶体管SWT1、第二开关晶体管SWT2和开关电阻器SWR。
第一开关晶体管SWT1具有连接到栅极节点NG的第一端，连接到写入和读出块140的第二端，以及连接到开关电阻器SWR的栅极。第一开关晶体管SWT1可以是PMOS晶体管。
第二开关晶体管SWT2具有被应用第一使能信号EN1的第一端，连接到写入和读出块140的第二端，以及连接到栅极节点NG或第一开关晶体管SWT1的第一端的栅极。第二开关晶体管SWT2可以是PMOS晶体管。
开关电阻器SWR可以连接在第一开关晶体管SWT1的栅极和第二开关晶体管SWT2的第一端之间。开关电阻器SWR可以将第一使能信号EN1传递到第一开关晶体管SWT1的栅极。
当第一使能信号EN1处于非激活状态时，即，当第一使能信号EN1处于高电平时，栅极节点NG的栅极电压VG可以是接地电压(参考图10)。第一开关晶体管SWT1取决于第一使能信号EN1而截止。第二开关晶体管SWT2取决于栅极电压VG而导通。
当第一使能信号EN1处于激活状态时，即，当第一使能信号EN1处于低电平时，栅极节点NG的栅极电压VG可以从接地电压VSS经过电源电压VDD增加到高于电源电压VDD的电平，(例如，通过预充电操作)。
第一开关晶体管SWT1取决于第一使能信号EN1而导通。即，第一开关晶体管SWT1将栅极电压VG传递到写入和读出块140。当栅极电压VG是电源电压时，第二开关晶体管SWT2截止。
也就是说，当栅极电压VG为低时，第一开关晶体管SWT1和第二开关晶体管SWT2两者都将栅极电压VG发送到写入和读出块140。因此，当栅极电压VG为低时，可能加快栅极电压VG的增加。
在上述实施例中，上面通过使用术语“第一”、“第二”、“第三”等描述了存储器器件100的组件。然而，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分并且不限制本发明构思。例如，术语“第一”、“第二”、“第三”等不牵涉任何形式的顺序或数字含义。
在上述实施例中，通过使用术语“块”来指代根据本发明构思的实施例的组件。可以用各种硬件设备(诸如集成电路、专用IC(application specific IC，ASCI)、现场可编程门阵列(field programmable gate array，FPGA)和复杂可编程逻辑器件(complexprogrammable logic device，CPLD))、软件(诸如在硬件设备中驱动的固件和应用)或硬件设备和软件的组合来实施“块”。而且，“块”可以包括用半导体器件实施的电路或知识产权(intellectual property，IP)。
根据本发明构思，写入电压是基于源极跟随器结构而生成的。因此，提供了一种存储器器件和该存储器器件的操作方法，该存储器器件不需要分开的高容量电容器用于确保低输出阻抗和快速的调节和恢复速度，并且其生成具有减小的面积、减小的功率和改进的调节和恢复速度的写入电压。
根据本发明构思，写入电压是通过使用由电荷泵泵送到高于电源电压的电压而生成。因此，提供了不具有电压净空的问题并且能够确保更高写入电压的存储器器件和该存储器器件的操作方法。
如本文所使用的，术语“和/或”包括相关联的所列出的术语中的一个或多个任何组合和所有组合。诸如当在元件列表之前的“……中的至少一个”的表达，修饰整个元件的列表，而不修饰列表中的单个元件。
虽然已经参考本发明构思的示例实施例描述了本发明构思，但对本领域的普通技术人员将显而易见的是，可以对其作出各种变化和修改而不脱离如在下面的权利要求中所阐述的本发明构思的精神和范围。

Claims (20)

1.一种存储器器件，包括：
存储器单元阵列，包括多个存储器单元；
行解码器，通过多个字线连接到所述存储器单元阵列；
列解码器，通过多个位线和多个源极线连接到所述存储器单元阵列；
写入驱动器，被配置为将写入电压传递到多个位线中的某一位线，其中所述位线由所述列解码器在写入操作中通过使用栅极电压从所述多个位线当中选择；以及
控制逻辑，被配置为生成所述栅极电压，
其中，所述栅极电压高于所述写入电压。
2.根据权利要求1所述的存储器器件，其中所述控制逻辑包括：
电荷泵，被配置为生成所述栅极电压；和
控制器，被配置为调节所述电荷泵的容量。
3.根据权利要求2所述的存储器器件，其中所述电荷泵包括第一电荷泵、第二电荷泵和第三电荷泵，并且其中所述控制逻辑进一步包括：
时钟生成器，被配置为生成分别供应给第一电荷泵、第二电荷泵和第三电荷泵的第一时钟信号、第二时钟信号和第三时钟信号。
4.根据权利要求3所述的存储器器件，其中，在时钟生成器被激活的同时，第一时钟信号被连续地供应给第一电荷泵，并且其中所述控制逻辑进一步包括：
第一泵晶体管和第二泵晶体管，被配置为在所述控制器的控制下将第二时钟信号和第三时钟信号分别传递到第二电荷泵和第三电荷泵或分别阻挡第二时钟信号和第三时钟信号到第二电荷泵和第三电荷泵。
5.根据权利要求1所述的存储器器件，其中所述控制逻辑包括：
栅极晶体管，被配置为响应于所述栅极电压来传递电源电压；
传输门，并联地连接在栅极晶体管和比较节点之间，并且被配置为分别响应于第一和第二使能信号而操作；以及
参考电阻元件，连接在比较节点和接地节点之间。
6.根据权利要求5所述的存储器器件，其中多个存储器单元中的存储器单元具有第一状态和第二状态，所述第一状态具有第一电阻值，所述第二状态具有第二电阻值，并且其中所述控制逻辑进一步包括：
控制器，被配置为将参考电阻元件的电阻值调节到第一电阻值。
7.根据权利要求6所述的存储器器件，其中参考电阻元件包括第一电阻器、第二电阻器和第三电阻器，其中第一电阻器连接在比较节点和接地节点之间，并且其中控制逻辑进一步包括：
第一电阻晶体管和第二电阻晶体管，被配置为在所述控制器的控制下将第二电阻器和第三电阻器与接地节点电连接或电隔离。
8.根据权利要求5所述的存储器器件，其中所述控制逻辑进一步包括：
参考电压生成器，被配置为生成参考电压；
比较器，被配置为将比较节点的比较电压和参考电压进行比较，并且被配置为基于比较的结果来输出使能信号；以及
电荷泵，被配置为生成所述栅极电压，所述电荷泵响应于所述使能信号而被激活或非激活。
9.根据权利要求8所述的存储器器件，其中所述控制逻辑进一步包括：
时钟生成器，被配置为响应于所述使能信号而被激活或非激活，并且被配置为当激活时向所述电荷泵供应时钟信号。
10.根据权利要求8所述的存储器器件，进一步包括：
控制器，被配置为控制参考电压生成器以调节参考电压的电平。
11.根据权利要求1所述的存储器器件，其中所述写入驱动器包括：
写入晶体管，被配置为响应于所述栅极电压来传递作为写入电压的电源电压。
12.根据权利要求11所述的存储器器件，其中，所述控制逻辑进一步被配置为在写入操作中生成第一写入使能信号和第二写入使能信号，并且其中所述写入驱动器进一步包括：
写入传输门，连接在所述写入晶体管和所述列解码器之间，并且被配置为同时响应于第一和第二写入使能信号而操作。
13.根据权利要求1所述的存储器器件，其中所述控制逻辑包括：
辅助块，被配置为当写入操作开始时预充电栅极电压，并且当写入操作完成时放电栅极电压。
14.一种存储器器件，包括：
存储器单元阵列，包括多个存储器单元；
行解码器，通过多个字线连接到所述存储器单元阵列；
列解码器，通过多个位线和/或多个源极线连接到所述存储器单元阵列；
写入驱动器，被配置为将写入电压传递到多个位线中的某一位线，所述位线由列解码器在写入操作中通过使用栅极电压从多个位线当中选择；以及
控制逻辑，被配置为生成所述栅极电压，
其中所述控制逻辑包括：
参考电阻元件，连接在比较节点和接地节点之间；
传输门，连接到比较节点并且被配置为响应于第一和第二使能信号而操作；
栅极晶体管，连接在功率节点和传输门之间并且被配置为响应于栅极电压而操作；
比较器，被配置为将参考电压和比较节点的比较电压进行比较，并且响应于比较的结果输出第三使能信号；以及
电荷泵，被配置为响应于第三使能信号而生成栅极电压。
15.根据权利要求14所述的存储器器件，其中所述写入驱动器包括：
写入晶体管，被配置为响应于所述栅极电压而传递作为写入电压的电源电压；和
写入传输门，连接在写入晶体管和列解码器之间。
16.根据权利要求15所述的存储器器件，
其中所述栅极晶体管的尺寸与所述写入晶体管的尺寸相似，并且其中所述传输门的尺寸与所述写入传输门的尺寸相似。
17.根据权利要求15所述的存储器器件，其中电源电压被供应到多个存储器单元作为写入电压，而没有显著的压降。
18.根据权利要求15所述的存储器器件，其中所述栅极电压高于所述电源电压。
19.根据权利要求14所述的存储器器件，其中所述参考电阻元件的电阻值被调节到与多个存储器单元中的相应存储器单元的电阻值相对应。
20.一种操作包括存储器单元的存储器器件的方法，所述方法包括：
调节参考电压；
将参考电阻元件的电阻值从第一电阻值调节到第二电阻值；
将电荷泵的容量从第一容量调节到第二容量；
将由具有第二电阻值的参考电阻元件生成的比较电压与参考电压进行比较；
基于比较的结果激活或非激活具有第二容量的电荷泵，以便将栅极电压从第一栅极电压调节到第二栅极电压；以及
响应于第二栅极电压，将写入电压供应给存储器单元中的一个或多个。
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