JP2010182377A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置のシリアル入出力アクセスを高速化する。
【解決手段】半導体記憶装置５０には、メモリ部、センスアンプ部、及びシフトレジスタがｎ段配置形成される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎは、左端部側で接続される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎには、信号処理部と反転型信号処理部がそれぞれ隣接配置され、入力信号側に対して奇数番目の信号処理部どうしが接続され、入力信号側に対して偶数番目の反転型信号処理部どうしが接続され、入力信号側に対して端部の信号処理部と入力信号側に対して端部の反転型信号処理部が接続される。信号処理部には論理回路部１２ａとフリップフロップＦＦａが設けられ、反転型信号処理部には反転型論理回路部１２ｂと反転型フリップフロップＦＦｂが設けられる。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。

シリアル入出力を有するメモリには、シフトレジスタは必須の回路である。このメモリでは、読み出し時にセンスしたデータをシフトレジスタに格納することでデータをシリアルに出力している。また、書き込み時に書き込みデータをシフトレジスタに格納し、シリアルに書き込みを行っている（例えば、特許文献１参照。）。

特許文献１などに記載されるシフトレジスタでは、分割されたシフトレジスタのデータはシフトされる向きが全て同じであり、隣り合うシフトレジスタどうしが接続される分割されたシフトレジスタ間を接続する配線の長さが内部に設けられるフリップフロップを接続する配線の長さと比較して長くなり、抵抗や寄生容量が増大してシフトレジスタの最大動作周波数が低下する。この結果、高速シリアル入出力アクセスすることができないという問題点がある。

特開２００４−６４５５７号公報

本発明は、高速シリアル入出力アクセスすることができる半導体記憶装置を提供することにある。

本発明の一態様の半導体記憶装置は、第１のラッチ回路と前記第１のラッチ回路の反転パターンである第２のラッチ回路とが交互に隣接配置され、前記第１のラッチ回路どうしと前記第２のラッチ回路どうしとがそれぞれ接続され、入力信号側とは反対方向の端部側の前記第１のラッチ回路と端部側の前記第２のラッチ回路とが接続され、シリアルアクセスされた出力信号を入力信号側から出力するシフトレジスタを具備することを特徴とする。

更に、本発明の他態様の半導体記憶装置は、第１のラッチ回路、前記第１のラッチ回路の反転パターンである第２のラッチ回路、第１の論理回路部、及び前記第１の論理回路部の反転パターンである第２の論理回路部が設けられ、前記第１及び第２の論理回路部には読み出されたメモリの情報が入力され、前記第１の論理回路部から出力される信号が前記第１のラッチ回路に入力され、前記第２の論理回路部から出力される信号が前記第２のラッチ回路に入力され、前記第１のラッチ回路及び前記第１の論理回路部を有する第１の信号処理部と前記第２のラッチ回路及び前記第２の論理回路部を有する第２の信号処理部とが交互に隣接配置され、前記第１の信号処理部どうしと前記第２の信号処理部どうしとがそれぞれ接続され、入力信号側とは反対方向の端部側の前記第１の信号処理部と端部側の前記第２の論理回路部とが接続され、シリアルアクセスされた出力信号を入力信号側から出力するシフトレジスタを具備することを特徴とする。

本発明によれば、高速シリアル入出力アクセスすることができる半導体記憶装置を提供することができる。

本発明の実施例１に係る半導体記憶装置を示すブロック図。 本発明の実施例１に係るシフトレジスタの構成を示すブロック図。 本発明の実施例１に係る論理回路部の構成を示すブロック図。 本発明の実施例１に係る比較例のシフトレジスタの構成を示すブロック図。 本発明の実施例２に係る半導体記憶装置を示すブロック図。 本発明の実施例２に係るメモリセルアレイの構成を示すブロック図。 本発明の実施例３に係る半導体記憶装置を示すブロック図。 本発明の実施例４に係る半導体記憶装置を示すブロック図。 本発明の実施例４に係るデータ読み出し動作を示すタイミングチャート。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示すブロック図、図２はシフトレジスタの構成を示すブロック図、図３は論理回路部の構成を示すブロック図である。本実施例では、シフトレジスタの偶数番目の信号処理部のパターンを奇数番目の信号処理部のパターンに対して左右反転させている。

図１に示すように、半導体記憶装置５０には、メモリ部、センスアンプ部、及びシフトレジスタが図中縦方向にｎ段配置形成される。

１段目のメモリ部１ａには、図中横方向にｍ個のメモリセル（メモリセル１ａａ、メモリセル１ａｂ、メモリセル１ａｃ、・・・、メモリセル１ａｍ）が設けられ、それぞれのメモリセルに情報が格納される。１段目のセンスアンプ部２ａは、１段目のメモリ部１ａと接している。１段目のセンスアンプ部２ａには、図中横方向にｍ個のセンスアンプ（センスアンプ２ａａ、センスアンプ２ａｂ、センスアンプ２ａｃ、・・・、センスアンプ２ａｍ）が設けられ、それぞれのセンスアンプはメモリセルに接続され、メモリセルの情報を増幅して出力する。１段目のシフトレジスタ３ａは、センスアンプ部２ａと接している。１段目のシフトレジスタ３ａには、シリアル入力信号Ｓｓｉが入力される。１段目のシフトレジスタ３ａは、メモリセルから読み出された情報がシリアルアクセスされ、シリアル入力信号Ｓｓｉが入力される側からシリアル出力信号である出力信号Ｓｏｕｔ１を出力する。

２段目のメモリ部１ｂには、図中横方向にｍ個のメモリセル（メモリセル１ｂａ、・・・、メモリセル１ｂｍ）が設けられ、それぞれのメモリセルに情報が格納される。２段目のセンスアンプ部２ｂは、２段目のメモリ部１ｂと接している。２段目のセンスアンプ部２ｂには、図中横方向にｍ個のセンスアンプ（センスアンプ２ｂａ、・・・、センスアンプ２ｂｍ）が設けられ、それぞれのセンスアンプはメモリセルに接続され、メモリセルの情報を増幅して出力する。２段目のシフトレジスタ３ｂは、センスアンプ部２ｂと接している。２段目のシフトレジスタ３ｂには、１段目のシフトレジスタ３ａから出力される出力信号Ｓｏｕｔ１が入力信号Ｓｉｎ２として入力される。２段目のシフトレジスタ３ｂは、メモリセルから読み出された情報がシリアルアクセスされ、入力信号Ｓｉｎ２が入力される側からシリアル出力信号である出力信号Ｓｏｕｔ２を出力する。

ｎ段目のメモリ部１ｎには、図中横方向にｍ個のメモリセル（メモリセル１ｎａ、・・・、メモリセル１ｎｍ）が設けられ、それぞれのメモリセルに情報が格納される。ｎ段目のセンスアンプ部２ｎは、ｎ段目のメモリ部１ｎと接している。ｎ段目のセンスアンプ部２ｎには、図中横方向にｍ個のセンスアンプ（センスアンプ２ｎａ、・・・、センスアンプ２ｎｍ）が設けられ、それぞれのセンスアンプはメモリセルに接続され、メモリセルの情報を増幅して出力する。ｎ段目のシフトレジスタ３ｎは、センスアンプ部２ｎと接している。ｎ段目のシフトレジスタ３ｎには、図示しない（ｎ−１）段目のシフトレジスタから出力される出力信号Ｓｏｕｔ（ｎ−１）が入力信号Ｓｉｎｎとして入力される。ｎ段目のシフトレジスタ３ｎは、メモリセルから読み出された情報がシリアルアクセスされ、入力信号Ｓｉｎｎが入力される側からシリアル出力信号である出力信号Ｓｏｕｔｎを出力する。

図２に示すように、１段目のシフトレジスタ３ａは、センスアンプにそれぞれ接続されるｍ個の信号処理部を有し、（ｍ／２）個の信号処理部（１１ａ、１１ｃ、・・・）と（ｍ／２）個の反転型信号処理部（１１ｂ、１１ｄ、・・・、１１ｍ）が設けられる。

信号処理部１１ａ、信号処理部１１ｃ、・・・は、シリアル信号Ｓｓｉが入力される側から数えて奇数番目に配置される。１番目の信号処理部１１ａ、３番目の信号処理部１１ｃ、・・・には、それぞれ論理回路部１２ａ及びフリップフロップＦＦａが設けられる。信号処理部１１ａ、信号処理部１１ｃ、・・・どうしは、電気的に接続される。

１番目の信号処理部１１ａは、３番目の信号処理部１１ｃに接続される。１番目の信号処理部１１ａの論理回路部１２ａには、シリアル入力信号Ｓｓｉ、ロード信号Ｓｌｄ、及びセンスアンプ２ａａで増幅されたメモリセル１ａａのメモリセルデータＤ１ａａが入力され、論理演算処理が行われ、論理演算結果を１番目の信号処理部１１ａのフリップフロップＦＦａのＤポートに出力する。１番目の信号処理部１１ａのフリップフロップＦＦａは、クロック信号Ｓｃｌｋの立ち上がりエッジでＤポートに入力されるデータをラッチし、ラッチしたデータをＱポートから出力する。

３番目の信号処理部１１ｃは、図示しない５番目の信号処理部１１ｅに接続される。３番目の信号処理部１１ｃの論理回路部１２ａには、１番目の信号処理部１１ａのフリップフロップＦＦａから出力される信号、ロード信号Ｓｌｄ、及びセンスアンプ２ａｃで増幅されたメモリセル１ａｃのメモリセルデータＤ１ａｃが入力され、論理演算処理が行われ、論理演算結果を３番目の信号処理部１１ｃのフリップフロップＦＦａのＤポートに出力する。３番目の信号処理部１１ｃのフリップフロップＦＦａは、クロック信号Ｓｃｌｋの立ち上がりエッジでＤポートに入力されるデータをラッチし、ラッチしたデータをＱポートから出力する。

なお、５番目の信号処理部１１ｅから（ｍ−１）番目の信号処理部１１（ｍ−１）については同様な構成及び動作なので図示及び説明を省略する。

反転型信号処理部１１ｂ、反転型信号処理部１１ｄ、・・・、反転型信号処理部１１ｍは、シリアル信号Ｓｓｉが入力される側から数えて偶数番目に配置され、信号処理部１１ａ、信号処理部１１ｂ、・・・に対してパターンを左右反転させている。２番目の反転型信号処理部１１ｂ、４番目の反転型信号処理部１１ｄ、・・・、ｍ番目の反転型信号処理部１１ｍには、それぞれ反転型論理回路部１２ｂ及び反転型フリップフロップＦＦｂが設けられる。２番目の反転型信号処理部１１ｂ、４番目の反転型信号処理部１１ｄ、・・・、ｍ番目の反転型信号処理部１１ｍどうしは、電気的に接続される。

ｍ番目の反転型信号処理部１１ｍは、奇数番目である図示しない（ｍ−１）番目の信号処理部１１（ｍ−１）に接続される。ｍ番目の反転型信号処理部１１ｍの反転型論理回路部１２ｂには、（ｍ−１）番目の信号処理部１１（ｍ−１）のフリップフロップＦＦａから出力される信号、ロード信号Ｓｌｄ、及びセンスアンプ２ａｍで増幅されたメモリセル１ａｍのメモリセルデータＤ１ａｍが入力され、論理演算処理が行われ、論理演算結果をｍ番目の反転型信号処理部１１ｍの反転型フリップフロップＦＦｂのＤポートに出力する。ｍ番目の反転型信号処理部１１ｍの反転型フリップフロップＦＦｂは、クロック信号Ｓｃｌｋの立ち上がりエッジでＤポートに入力されるデータをラッチし、ラッチしたデータをＱポートから出力信号を出力する。この出力信号は、（ｍ−２）番目の反転型信号処理部１１（ｍ−２）の反転型論理回路部１２ｂに入力される。

なお、（ｍ−２）番目の信号処理部１１（ｍ−２）から６番目の信号処理部１１ｆについては同様な構成及び動作なので図示及び説明を省略する。

４番目の信号処理部１１ｄは、図示しない６番目の信号処理部１１ｆに接続される。４番目の反転型信号処理部１１ｄの反転型論理回路部１２ｂには、６番目の信号処理部１１ｆの反転型フリップフロップＦＦｂから出力される信号、ロード信号Ｓｌｄ、及びセンスアンプ２ａｆで増幅されたメモリセル１ａｆのメモリセルデータＤ１ａｆが入力され、論理演算処理が行われ、論理演算結果を４番目の反転型信号処理部１１ｄの反転型フリップフロップＦＦｂのＤポートに出力する。４番目の反転型信号処理部１１ｄの反転型フリップフロップＦＦｂは、クロック信号Ｓｃｌｋの立ち上がりエッジでＤポートに入力されるデータをラッチし、ラッチしたデータをＱポートから出力信号を出力する。

２番目の反転型信号処理部１１ｂの反転型論理回路部１２ｂには、４番目の信号処理部１１ｄの反転型フリップフロップＦＦｂから出力される信号、ロード信号Ｓｌｄ、及びセンスアンプ２ａｂで増幅されたメモリセル１ａｂのメモリセルデータＤ１ａｂが入力され、論理演算処理が行われ、論理演算結果を２番目の反転型信号処理部１１ｂの反転型フリップフロップＦＦｂのＤポートに出力する。２番目の反転型信号処理部１１ｂの反転型フリップフロップＦＦｂは、クロック信号Ｓｃｌｋの立ち上がりエッジでＤポートに入力されるデータをラッチし、ラッチしたデータをＱポートからシフトレジスタ３ａの出力信号Ｓｏｕｔ１として出力する。

つまり、１段目のシフトレジスタ３ａに設けられる（ｍ／２）個の信号処理部（１１ａ、１１ｃ、・・・）と（ｍ／２）個の反転型信号処理部（１１ｂ、１１ｄ、・・・、１１ｍ）では、それぞれロード信号ＳｌｄがハイレベルのときにフリップフロップがＱポートに入力される外部からの情報を取り込み、ロード信号Ｓｌｄがローレベルのときに直前のフリップフロップの情報を出力する。ここでは、１段目のシフトレジスタ３ａについて、図示及び説明をしているが、１段目のシフトレジスタ３ａと同じ構成を有する２段目のシフトレジスタ３ｂからｎ段目のシフトレジスタ３ｎについても同様な動作が行われる（ただし、入力信号が変わる）。

なお、フリップフロップＦＦａ及び反転型フリップフロップＦＦｂには、Ｄ型フリップフロップを用いているが、代りにＪ−Ｋ型フリップフロップなどを用いてもよい。また、フリップフロップにセット及びリセット機能を持たせてもよい。

論理回路部１２ａには、２入力ＡＮＤ回路ＡＮＤ１、２入力ＡＮＤ回路ＡＮＤ２、及び２入力ＡＮＤ回路ＡＮＤ３が設けられる。論理回路部１２ａの反転パターンの論理回路部１２ｂにも２入力ＡＮＤ回路ＡＮＤ１、２入力ＡＮＤ回路ＡＮＤ２、及び２入力ＡＮＤ回路ＡＮＤ３が設けられる。図３では、１番目の信号処理部１１ａの論理回路部１２ａを構成例として示している。

図３に示すように、２入力ＡＮＤ回路ＡＮＤ１は、メモリセルデータＤ１ａａとロード信号Ｓｌｄが入力され、論理演算処理を行う。２入力ＡＮＤ回路ＡＮＤ２は、シリアル入力信号Ｓｓｉとロード信号Ｓｌｄの反転信号が入力され、論理演算処理を行う。２入力ＡＮＤ回路ＡＮＤ３は、２入力ＡＮＤ回路ＡＮＤ１から出力される信号と２入力ＡＮＤ回路ＡＮＤ１から出力される信号が入力され、論理演算処理を行う。２入力ＡＮＤ回路ＡＮＤ３で論理演算された信号がフリップフロップのＤポートに出力される。

なお、１番目の信号処理部１１ａの論理回路部１２ａと他の論理回路部１２ａ及び論理回路部１２ｂの差異は、シリアル入力信号Ｓｓｉが前段のフリップフロップから出力される信号に代わり、メモリセルデータが代わるだけであるので、図示及び説明を省略する。

次に、比較例の半導体記憶装置に使用されるシフトレジスタについて図４を参照して説明する。図４は、比較例のシフトレジスタの構成を示すブロック図である。

図４に示すように、比較例のシフトレジスタ３１ａには、隣接配置されるｍ個の信号処理部（１１１ａ、・・・、１１１ｍ）が設けられる。ｍ個の信号処理部（１１１ａ、・・・、１１１ｍ）には、フリップフロップＦＦａと論理回路部１２ａがそれぞれ設けられる。なお、比較例の半導体記憶装置は、センスアンプ部とメモリ部が本実施例の半導体記憶装置５０と同様な構成を有する。

シリアル信号Ｓｓｉが入力される側から数えて１番目の信号処理部１１１ａは、図示しない２番目の信号処理部１１１ｂに接続される。１番目の信号処理部１１１ａの論理回路部１２ａには、シリアル入力信号Ｓｓｉ、ロード信号Ｓｌｄ、及びセンスアンプ２ａａで増幅されたメモリセル１ａａのメモリセルデータＤ１ａａが入力され、論理演算処理が行われ、論理演算結果を１番目の信号処理部１１１ａのフリップフロップＦＦａのＤポートに出力する。１番目の信号処理部１１１ａのフリップフロップＦＦａは、クロック信号Ｓｃｌｋの立ち上がりエッジでＤポートに入力されるデータをラッチし、ラッチしたデータをＱポートから出力する。

なお、２番目の信号処理部１１１ｂから（ｍ−１）番目の信号処理部１１１（ｍ−１）については同様な構成及び動作なので図示及び説明を省略する。

ｍ番目の信号処理部１１１ｍは図示しない（ｍ−１）番目の信号処理部１１１（ｍ−１）に接続される。ｍ番目の信号処理部１１１ｍの論理回路部１２ａには、（ｍ−１）番目の信号処理部１１１（ｍ−１）のフリップフロップＦＦａから出力される信号、ロード信号Ｓｌｄ、及びセンスアンプ２ａｍで増幅されたメモリセル１ａｍのメモリセルデータＤ１ａｍが入力され、論理演算処理が行われ、論理演算結果をｍ番目の信号処理部１１１ｍのフリップフロップＦＦａのＤポートに出力する。ｍ番目の信号処理部１１１ｍのフリップフロップＦＦａは、クロック信号Ｓｃｌｋの立ち上がりエッジでＤポートに入力されるデータをラッチし、ラッチしたデータをＱポートからシフトレジスタ３１ａの出力信号Ｓｏｕｔ１として出力する。

比較例のシフトレジスタ３１ａの出力信号Ｓｏｕｔを伝送する伝送線路長は、シフトレジスタ３１ａの図中横方向寸法と略同一となり、本実施例の半導体記憶装置５０と比較して長くなり、信号遅延の影響が顕著となる。

上述したように、本実施例の半導体記憶装置では、メモリ部、センスアンプ部、及びシフトレジスタがｎ段配置形成される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎは、左端部側で接続される。１段目のシフトレジスタ３ａにはシリアル入力信号Ｓｓｉが入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔ１が出力される。２段目のシフトレジスタ３ｂには、出力信号Ｓｏｕｔ１がシリアル入力信号として入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔ２が出力される。ｎ段目のシフトレジスタ３ｎは、出力信号Ｓｏｕｔ（ｎ−１）がシリアル入力信号として入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔｎが出力される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎには、信号処理部と反転型信号処理部がそれぞれ隣接配置され、入力信号側に対して奇数番目の信号処理部どうしが接続され、入力信号側に対して偶数番目の反転型信号処理部どうしが接続され、入力信号側に対して端部の信号処理部と入力信号側に対して端部の反転型信号処理部が接続される。信号処理部には論理回路部１２ａとフリップフロップＦＦａが設けられ、反転型信号処理部には反転型論理回路部１２ｂと反転型フリップフロップＦＦｂが設けられる。

このため、配線遅延の影響を大幅に抑制することができるので、半導体記憶装置５０では高速シリアル入出力アクセスすることができる。また、論理回路部１２ａ及びフリップフロップＦＦａからなる信号処理部と反転型論理回路部１２ｂ及び反転型フリップフロップＦＦｂを交互に隣接配置しているので、パターレイアウト上、トランジスタの素子形成領域（ソース或はドレイン領域）を共有化することが可能となり、半導体記憶装置５０を高集積度化することができる。

なお、本実施例では、信号処理部及び反転型信号処理部にフリップフロップを用いているが、フリップフロップの代わりに、クロック信号の立ち下りエッジでデータをラッチするラッチ回路を用いてもよい。また、論理回路部１２ａ及び論理回路部１２ｂを２入力ＡＮＤ回路ＡＮＤ１乃至ＡＮＤ３から構成しているが、必ずしもこれに限定されるものではなく、他の論理回路で論理を構成してもよい。

次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図５は半導体記憶装置を示すブロック図、図６はメモリセルアレイの構成を示すブロック図である。本実施例では、メモリセルがマトリックス状に配置されるメモリセルアレイが設けられる。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図５に示すように、半導体記憶装置５１には、メモリセルアレイ、センスアンプ部、及びシフトレジスタが図中縦方向にｎ段配置形成される。半導体記憶装置５１のｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎは、実施例１と同様に配置及び接続される。

１段目のメモリセルアレイ４ａは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。１段目のセンスアンプ部２ａは、１段目のメモリセルアレイ４ａと接している。

２段目のメモリセルアレイ４ｂは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。２段目のセンスアンプ部２ｂは、２段目のメモリセルアレイ４ｂと接している。

ｎ段目のメモリセルアレイ４ｎは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。ｎ段目のセンスアンプ部２ｎは、ｎ段目のメモリセルアレイ４ｎと接している。

図６に示すように、ｎ個のメモリセルアレイ（４ａ、４ｂ、・・・、４ｎ）には、ビット線ＢＬとワード線ＷＬが交差する部分に設けられたメモリセルがマトリックス状（ｍ×ｎ個）にそれぞれ配置形成される。

メモリセル５ａａは、ビット線ＢＬａとワード線ＷＬａに接続される。メモリセル５ｂａは、ビット線ＢＬａとワード線ＷＬｂに接続される。メモリセル５ｎａは、ビット線ＢＬａとワード線ＷＬｎに接続される。メモリセル５ａｂは、ビット線ＢＬｂとワード線ＷＬａに接続される。メモリセル５ｂｂは、ビット線ＢＬｂとワード線ＷＬｂに接続される。メモリセル５ｎｂは、ビット線ＢＬｂとワード線ＷＬｎに接続される。メモリセル５ａｍは、ビット線ＢＬｍとワード線ＷＬａに接続される。メモリセル５ｂｍは、ビット線ＢＬｍとワード線ＷＬｂに接続される。メモリセル５ｎｍは、ビット線ＢＬｍとワード線ＷＬｎに接続される。

選択されたビット線ＢＬと選択されたワード線ＷＬに接続されるメモリセルアレイのメモリセルに格納される情報は、センスアンプを介してシフトレジスタでシリアルに読み出される。

上述したように、本実施例の半導体記憶装置では、メモリセルアレイ、センスアンプ部、及びシフトレジスタがｎ段配置形成される。ｎ個のメモリセルアレイ（４ａ、４ｂ、・・・、４ｎ）には、ビット線ＢＬとワード線ＷＬが交差する部分に設けられたメモリセルがマトリックス状（ｍ×ｎ個）にそれぞれ配置形成される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎは、左端部側で接続される。１段目のシフトレジスタ３ａにはシリアル入力信号Ｓｓｉが入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔ１が出力される。２段目のシフトレジスタ３ｂには、出力信号Ｓｏｕｔ１がシリアル入力信号として入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔ２が出力される。ｎ段目のシフトレジスタ３ｎは、出力信号Ｓｏｕｔ（ｎ−１）がシリアル入力信号として入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔｎが出力される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎには、信号処理部と反転型信号処理部がそれぞれ隣接配置され、入力信号側に対して奇数番目の信号処理部どうしが接続され、入力信号側に対して偶数番目の反転型信号処理部どうしが接続され、入力信号側に対して端部の信号処理部と入力信号側に対して端部の反転型信号処理部が接続される。信号処理部には論理回路部１２ａとフリップフロップＦＦａが設けられ、反転型信号処理部には反転型論理回路部１２ｂと反転型フリップフロップＦＦｂが設けられる。

このため、配線遅延の影響を大幅に抑制することができるので、半導体記憶装置５１では大規模なデータの高速シリアル入出力アクセスすることができる。

次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図７は半導体記憶装置を示すブロック図である。本実施例では、シフトレジスタの接続方法を変更している。

図７に示すように、半導体記憶装置５２には、メモリセルアレイ、センスアンプ部、及びシフトレジスタが図中縦方向に６段配置形成される。

１段目のメモリセルアレイ４ａ、２段目のメモリセルアレイ４ｂ、３段目のメモリセルアレイ４ｃ、４段目のメモリセルアレイ４ｄ、５段目のメモリセルアレイ４ｅ、及び６段目のメモリセルアレイ４ｆは、同一回路構成を有する。

１段目のセンスアンプ部２ａ、２段目のセンスアンプ部２ｂ、３段目のセンスアンプ部２ｃ、４段目のセンスアンプ部２ｄ、５段目のセンスアンプ部２ｅ、及び６段目のセンスアンプ部２ｆは、同一回路構成を有する。

１段目のシフトレジスタ３ａ、２段目のシフトレジスタ３ｂ、３段目のシフトレジスタ３ｃ、４段目のシフトレジスタ３ｄ、５段目のシフトレジスタ３ｅ、及び６段目のシフトレジスタ３ｆは、同一回路構成を有する。

１段目のメモリセルアレイ４ａは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。１段目のセンスアンプ部２ａは、１段目のメモリセルアレイ４ａと接している。１段目のシフトレジスタ３ａは、１段目のセンスアンプ部２ａと接し、シリアル入力信号Ｓｓｉが入力され、１段目のメモリセルアレイ４ａのメモリセルの情報をシリアルに読み出して出力信号Ｓｏｕｔ１をシリアル入力信号Ｓｓｉが入力され側から出力する。

３段目のメモリセルアレイ４ｃは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。３段目のセンスアンプ部２ｃは、３段目のメモリセルアレイ４ｃと接している。３段目のシフトレジスタ３ｃは、３段目のセンスアンプ部２ｃと接し、１段目のシフトレジスタ３ａから出力される出力信号Ｓｏｕｔ１が入力信号として入力され、３段目のメモリセルアレイ４ｃのメモリセルの情報をシリアルに読み出し、出力信号Ｓｏｕｔ２を入力信号が入力され側から出力する。

５段目のメモリセルアレイ４ｅは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。５段目のセンスアンプ部２ｅは、５段目のメモリセルアレイ４ｅと接している。５段目のシフトレジスタ３ｅは、５段目のセンスアンプ部２ｅと接し、３段目のシフトレジスタ３ｃから出力される出力信号Ｓｏｕｔ２が入力信号として入力され、５段目のメモリセルアレイ４ｅのメモリセルの情報をシリアルに読み出し、出力信号Ｓｏｕｔ３を入力信号が入力され側から出力する。

６段目のメモリセルアレイ４ｆは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。６段目のセンスアンプ部２ｆは、６段目のメモリセルアレイ４ｆと接している。６段目のシフトレジスタ３ｆは、６段目のセンスアンプ部２ｆと接し、５段目のシフトレジスタ３ｅから出力される出力信号Ｓｏｕｔ３が入力信号として入力され、６段目のメモリセルアレイ４ｆのメモリセルの情報をシリアルに読み出し、出力信号Ｓｏｕｔ４を入力信号が入力され側から出力する。

４段目のメモリセルアレイ４ｄは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。４段目のセンスアンプ部２ｄは、４段目のメモリセルアレイ４ｄと接している。４段目のシフトレジスタ３ｄは、４段目のセンスアンプ部２ｄと接し、６段目のシフトレジスタ３ｆから出力される出力信号Ｓｏｕｔ４が入力信号として入力され、４段目のメモリセルアレイ４ｄのメモリセルの情報をシリアルに読み出し、出力信号Ｓｏｕｔ５を入力信号が入力され側から出力する。

２段目のメモリセルアレイ４ｆは、複数のメモリセルが設けられ、それぞれのメモリセルに情報が格納される。２段目のセンスアンプ部２ｂは、２段目のメモリセルアレイ４ｂと接している。２段目のシフトレジスタ３ｂは、２段目のセンスアンプ部２ｂと接し、４段目のシフトレジスタ３ｄから出力される出力信号Ｓｏｕｔ５が入力信号として入力され、２段目のメモリセルアレイ４ｂのメモリセルの情報をシリアルに読み出し、出力信号Ｓｏｕｔ６を入力信号が入力され側から出力する。

上述したように、本実施例の半導体記憶装置では、メモリセルアレイ、センスアンプ部、及びシフトレジスタが６段配置形成される。６個のメモリセルアレイ（４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ）には、ビット線ＢＬとワード線ＷＬが交差する部分に設けられたメモリセルがマトリックス状（ｍ×ｎ個）にそれぞれ配置形成される。１段目のシフトレジスタ３ａにはシリアル入力信号Ｓｓｉが入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔ１が出力される。３段目のシフトレジスタ３ｃには、１段目のシフトレジスタ３ａの出力信号Ｓｏｕｔ１がシリアル入力信号として入力される。５段目のシフトレジスタ３ｅには、３段目のシフトレジスタ３ｃの出力信号Ｓｏｕｔ２がシリアル入力信号として入力される。６段目のシフトレジスタ３ｆには、５段目のシフトレジスタ３ｅの出力信号Ｓｏｕｔ３がシリアル入力信号として入力される。４段目のシフトレジスタ３ｄには、６段目のシフトレジスタ３ｆの出力信号Ｓｏｕｔ４がシリアル入力信号として入力される。２段目のシフトレジスタ３ｂには、４段目のシフトレジスタ３ｄの出力信号Ｓｏｕｔ５がシリアル入力信号として入力され、シリアル入力信号側からシリアル出力信号である出力信号Ｓｏｕｔ６が出力される。シフトレジスタ３ａ、シフトレジスタ３ｂ、シフトレジスタ３ｃ、シフトレジスタ３ｄ、シフトレジスタ３ｅ、シフトレジスタ３ｆには、信号処理部と反転型信号処理部がそれぞれ隣接配置され、入力信号側に対して奇数番目の信号処理部どうしが接続され、入力信号側に対して偶数番目の反転型信号処理部どうしが接続され、入力信号側に対して端部の信号処理部と入力信号側に対して端部の反転型信号処理部が接続される。信号処理部には論理回路部１２ａとフリップフロップＦＦａが設けられ、反転型信号処理部には反転型論理回路部１２ｂと反転型フリップフロップＦＦｂが設けられる。

このため、配線遅延の影響を大幅に抑制することができるので、半導体記憶装置５２では大規模なデータの高速シリアル入出力アクセスすることができる。また、シフトレジスタの段数によらず入力信号側と出力信号側の位置が固定され、拡張性の高く、読み出し動作の速い半導体記憶装置５２を実現することができる。

なお、本実施例では、メモリセリアレイ、センスアンプ部、及びシフトレジスタを６段構成にしているが、奇数段構成や６段以外の４段以上の構成にしてもよい。

次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図８は半導体記憶装置を示すブロック図である。本実施例では、クロックツリー同一階層のクロック信号線を用いている。

以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図８に示すように、半導体記憶装置５３には、センスアンプ部２ａ、センスアンプ部２ｂ、シフトレジスタ３ａ、シフトレジスタ３ｂ、メモリセルアレイ４ａ、メモリセルアレイ４ｂ、バッファＢＵＦＦ１乃至ＢＵＦＦ５、及びバッファＢＵＦＦ１１乃至ＢＵＦＦ１５が設けられる。半導体記憶装置５３では、クロックツリー同一階層のクロック信号線が設けられる。

ここでは、センスアンプ部２ｃ、シフトレジスタ３ｃ、メモリセルアレイ４ｃ、及びバッファＢＵＦＦ２１乃至ＢＵＦＦ２５とそれ以降については、同様に配置形成されているので図示及び説明を省略する。

バッファＢＵＦＦ１は、クロック信号Ｓｃｌｋが入力され、この信号をドライブする。バッファＢＵＦＦ２乃至５は、バッファＢＵＦＦ１とシフトレジスタ３ａの間に縦続接続され、入力信号をドライブする。バッファＢＵＦＦ５から出力されるクロック信号Ｓｃｌｋ１は、ＲＣ遅延などの影響によりクロック信号Ｓｃｌｋよりも遅くなる。

バッファＢＵＦＦ１１は、クロック信号Ｓｃｌｋが入力され、この信号をドライブする。バッファＢＵＦＦ１２乃至１５は、バッファＢＵＦＦ１１とシフトレジスタ３ｂの間に縦続接続され、入力信号をドライブする。バッファＢＵＦＦ１５から出力されるクロック信号Ｓｃｌｋ２は、ＲＣ遅延などの影響によりクロック信号Ｓｃｌｋよりも遅くなる。また、クロック信号Ｓｃｌｋ２でのＲＣ遅延値は、クロック信号Ｓｃｌｋ１が伝送される信号線でのＲＣ遅延値よりも小さいので、クロック信号Ｓｃｌｋ１よりも早くなる。

次に、データ読み出し動作について図９を参照して説明する。図９はデータ読み出し動作を示すタイミングチャートである。

図９に示すように、１段目のシフトレジスタ３ａでは、フリップフロップのＤポートにデータＤ１が入力され、クロック信号Ｓｃｌｋ１の立ち上がりエッジでデータラッチし、フリップフロップのＱポートからラッチされたデータＱ１を出力する。１段目のシフトレジスタ３ａでは、シリアル出力信号である出力信号Ｓｏｕｔ１が出力される。

２段目のシフトレジスタ３ｂでは、２段目のシフトレジスタ３ｂでは、１段目のシフトレジスタ３ａから出力される出力信号Ｓｏｕt１が入力信号として入力される。２段目のシフトレジスタ３ｂでは、データＤ１に対してＲＣ遅延により期間Ｔ２だけ遅延されたデータＤ２が入力され、クロック信号Ｓｃｌｋ１に対して期間Ｔ１だけ早いクロック信号Ｓｃｌｋ２の立ち上がりエッジでデータラッチし、フリップフロップのＱポートからラッチされたデータＱ２を出力する。

上述したように、本実施例の半導体記憶装置では、センスアンプ部２ａ、センスアンプ部２ｂ、シフトレジスタ３ａ、シフトレジスタ３ｂ、メモリセルアレイ４ａ、メモリセルアレイ４ｂ、バッファＢＵＦＦ１乃至ＢＵＦＦ５、及びバッファＢＵＦＦ１１乃至ＢＵＦＦ１５が設けられ、クロックツリー同一階層のクロック信号線が設けられる。シフトレジスタ３ａとシフトレジスタ３ｂでは、信号処理部と反転型信号処理部がそれぞれ隣接配置され入力信号側に対して奇数番目の信号処理部どうしが接続され、入力信号側に対して偶数番目の反転型信号処理部どうしが接続され、入力信号側に対して端部の信号処理部と入力信号側に対して端部の反転型信号処理部が接続される。信号処理部には論理回路部１２ａとフリップフロップＦＦａが設けられ、反転型信号処理部には反転型論理回路部１２ｂと反転型フリップフロップＦＦｂが設けられる。１段目のシフトレジスタ３ａには、シリアル入力信号Ｓｓｉが入力され、クロックツリー同一階層のクロック信号線を介してクロック信号Ｓｃｌｋ１に基づいて、シリアル出力信号である出力信号Ｓｏｕｔ１をシリアル入力信号Ｓｓｉが入力され側から出力する。２段目のシフトレジスタ３ｂには、ＲＣ遅延された出力信号Ｓｏｕｔ１がシリアル入力信号として入力され、クロックツリー同一階層のクロック信号線を介してクロック信号Ｓｃｌｋ１よりも期間Ｔ１だけ速いクロック信号Ｓｃｌｋ２に基づいて、シリアル出力信号である出力信号Ｓｏｕｔ２をシリアル入力信号が入力される側から出力する。

このため、１段目のシフトレジスタ３ａのデータに対する２段目のシフトレジスタ３ｂのデータのＲＣ遅延時間である期間Ｔ２を大幅に低減することができる。したがって、データがラッチされ損なう可能性が非常に低く、且つデータ読み出し動作の速い半導体記憶装置５３を実現することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

実施例では、反転型信号処理部に設けられる反転型フリップフロップと反転型論理回路部を信号処理部に設けられるフリップフロップと論理回路部に対して左右反転させているが、必ずしもこれに限定されるものでない。例えば、シフトレジスタが上下方向に配置形成される場合、上下反転させるのが好ましい。また、信号処理部のフリップフロップ及び論理回路部の配置位置を反転型論理回路部の反転型フリップフロップ及び反転型フリップフロップの配置位置に対して、例えば上下方向にずらして配置させてもよい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１のラッチ回路と前記第１のラッチ回路の反転パターンである第２のラッチ回路とが交互に隣接配置され、前記第１のラッチ回路どうしと前記第２のラッチ回路どうしとがそれぞれ接続され、入力信号側とは反対方向の端部側の前記第１のラッチ回路と端部側の前記第２のラッチ回路とが接続され、シリアルアクセスされた出力信号を入力信号側から出力するシフトレジスタが複数段設けられ、奇数段のシフトレジスタどうしと偶数段どうしとがそれぞれ接続され、終端部側の奇数段のシフトレジスタと終端部側の偶数段のシフトレジスタとが接続される半導体記憶装置。

（付記２） 第１のラッチ回路、前記第１のラッチ回路の反転パターンである第２のラッチ回路、第１の論理回路部、及び前記第１の論理回路部の反転パターンである第２の論理回路部が設けられ、前記第１及び第２の論理回路部には読み出されたメモリの情報が入力され、前記第１の論理回路部から出力される信号が前記第１のラッチ回路に入力され、前記第２の論理回路部から出力される信号が前記第２のラッチ回路に入力され、前記第１のラッチ回路及び前記第１の論理回路部を有する第１の信号処理部と前記第２のラッチ回路及び前記第２の論理回路部を有する第２の信号処理部とが交互に隣接配置され、前記第１の信号処理部どうしと前記第２の信号処理部どうしとがそれぞれ接続され、入力信号側とは反対方向の端部側の前記第１の信号処理部と端部側の前記第２の論理回路部とが接続され、シリアルアクセスされた出力信号を入力信号側から出力するシフトレジスタが複数段設けられ、奇数段のシフトレジスタどうしと偶数段どうしとがそれぞれ接続され、終端部側の奇数段のシフトレジスタと終端部側の偶数段のシフトレジスタとが接続される半導体記憶装置。

（付記３） 前記ラッチ回路は、Ｄ型フリップフロップ或いはＪＫ型フリップフロップである付記１又は２に記載の半導体記憶装置。

１ａ、１ｂ、１ｎ メモリ部
１ａａ、１ａｂ、１ａｃ、１ａｍ、１ｂａ、１ｂｍ、１ｎａ、１ｎｍ、５ａａ、５ａｂ、５ａｍ、５ｂａ、５ｂｂ、５ｂｍ、５ｎａ、５ｎｂ、５ｎｍ メモリセル
２ａ〜２ｆ、２ｎ センスアンプ部
２ａａ、２ａｂ、２ａｃ、２ａｍ、２ｂａ、２ｂｍ、２ｎａ、２ｎｍ センスアンプ
３ａ、３ｂ、３ｎ、３１ａ シフトレジスタ
４ａ〜４ｆ、４ｎ メモリセルアレイ
１１ａ、１１ｃ、１１１ａ、１１１ｍ 信号処理部
１１ｂ、１１ｄ、１１ｍ 反転型信号処理部
１２ａ 論理回路部
１２ｂ 反転型論理回路部
５０〜５３ 半導体記憶装置
ＡＮＤ１〜ＡＮＤ３ ２入力ＡＮＤ回路
ＢＬａ、ＢＬｂ、ＢＬｍ ビット線
ＢＵＦＦ１〜ＢＵＦＦ５、ＢＵＦＦ１１〜ＢＵＦＦ１５ バッファ
ＣＬＫ、ＣＬＫａ、ＣＬＫｂ クロック
Ｄａｔａ 読み出しデータ
Ｄ１ａａ、Ｄ１ａｂ、Ｄ１ａc、Ｄ１ａｄ、Ｄ１ａｍ メモリセルデータ
ＦＦａ フリップフロップ
ＦＦｂ 反転型フリップフロップ
Ｓｃｌｋ、Ｓｃｌｋ１、Ｓｃｌｋ２、Ｓｃｌｋ１ｍ、Ｓｃｌｋ２ｍ クロック信号
Ｓｉｎ２、Ｓｉｎｎ 入力信号
Ｓｌｄ ロード信号
Ｓｓｉ シリアル入力信号
Ｓｏｕｔ１〜Ｓｏｕｔ６、Ｓｏｕｔｎ 出力信号
Ｔ１、Ｔ２ 期間
ＷＬａ、ＷＬｂ、ＷＬｎ ワード線

Claims (5)

1. 第１のラッチ回路と前記第１のラッチ回路の反転パターンである第２のラッチ回路とが交互に隣接配置され、前記第１のラッチ回路どうしと前記第２のラッチ回路どうしとがそれぞれ接続され、入力信号側とは反対方向の端部側の前記第１のラッチ回路と端部側の前記第２のラッチ回路とが接続され、シリアルアクセスされた出力信号を入力信号側から出力するシフトレジスタ
   を具備することを特徴とする半導体記憶装置。
2. 第１のラッチ回路、前記第１のラッチ回路の反転パターンである第２のラッチ回路、第１の論理回路部、及び前記第１の論理回路部の反転パターンである第２の論理回路部が設けられ、前記第１及び第２の論理回路部には読み出されたメモリの情報が入力され、前記第１の論理回路部から出力される信号が前記第１のラッチ回路に入力され、前記第２の論理回路部から出力される信号が前記第２のラッチ回路に入力され、前記第１のラッチ回路及び前記第１の論理回路部を有する第１の信号処理部と前記第２のラッチ回路及び前記第２の論理回路部を有する第２の信号処理部とが交互に隣接配置され、前記第１の信号処理部どうしと前記第２の信号処理部どうしとがそれぞれ接続され、入力信号側とは反対方向の端部側の前記第１の信号処理部と端部側の前記第２の論理回路部とが接続され、シリアルアクセスされた出力信号を入力信号側から出力するシフトレジスタ
   を具備することを特徴とする半導体記憶装置。
3. 第１のラッチ回路、前記第１のラッチ回路の反転パターンである第２のラッチ回路、第１の論理回路部、及び前記第１の論理回路部の反転パターンである第２の論理回路部が設けられ、前記第１及び第２の論理回路部には読み出されたメモリの情報が入力され、前記第１の論理回路部から出力される信号が前記第１のラッチ回路に入力され、前記第２の論理回路部から出力される信号が前記第２のラッチ回路に入力され、前記第１のラッチ回路及び前記第１の論理回路部を有する第１の信号処理部と前記第２のラッチ回路及び前記第２の論理回路部を有する第２の信号処理部とが交互に隣接配置され、前記第１の信号処理部どうしと前記第２の信号処理部どうしとがそれぞれ接続され、入力信号側とは反対方向の端部側の前記第１の信号処理部と端部側の前記第２の論理回路部とが接続され、シリアルアクセスされた第１の出力信号を入力信号側から出力する第１のシフトレジスタと、
   前記第１のシフトレジスタと同一回路構成を有し、前記第１のシフトレジスタから出力される前記第１の出力信号を入力信号として入力し、シリアルアクセスされた第２の出力信号を入力信号側から出力する第２のシフトレジスタと、
   を具備することを特徴とする半導体記憶装置。
4. 前記第１のシフトレジスタに設けられた第１及び第２のラッチ回路には、第１のクロック信号が入力され、
   前記第２のシフトレジスタに設けられた第１及び第２のラッチ回路には、第２のクロック信号が入力され、前記第１及び第２のクロック信号はクロックツリー同一階層のクロック信号線から送信されるクロック信号であることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１及び第２の論理回路部は、読み出されたメモリの情報とロード信号が入力される第１の２入力ＡＮＤ回路と、シリアル入力信号或いはラッチ回路のＱポートから出力される信号と前記ロード信号の反転信号が入力される第２の２入力ＡＮＤ回路と、前記第１の２入力ＡＮＤ回路の出力信号と前記第２の２入力ＡＮＤ回路の出力信号が入力され、出力信号をラッチ回路のＤポートに出力する第３の２入力ＡＮＤ回路とを具備することを特徴とする請求項２乃至４のいずれか１項に記載の半導体記憶装置。

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